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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
管理番号 1355721
審判番号 不服2018-9724  
総通号数 239 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-11-29 
種別 拒絶査定不服の審決 
審判請求日 2018-07-13 
確定日 2019-10-29 
事件の表示 特願2013-191126「エンベデッドマルチメディアカード(eMMC)、それを制御するホスト、及びeMMCシステムの動作方法」拒絶査定不服審判事件〔平成26年 4月 3日出願公開、特開2014- 59872、請求項の数(14)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本件審判請求に係る出願(以下,「本願」という。)は,平成25年9月13日(パリ条約による優先権主張外国庁受理2012年9月14日(以下,「優先日」という。),大韓民国)の出願であって,その手続の経緯は以下のとおりである。
平成29年10月 6日付け :拒絶理由の通知
平成29年12月28日 :意見書,手続補正書の提出
平成30年 3月 6日付け :拒絶査定(原査定)
平成30年 7月13日 :審判請求書,手続補正書の提出
令和 元 年 8月23日 :拒絶理由の通知(当審)
令和 元 年 9月13日 :意見書,手続補正書の提出

第2 本願発明
本願請求項1-14に係る発明(以下,それぞれ「本願発明1」-「本願発明14」という。)は,令和元年9月13日付けの手続補正で補正された特許請求の範囲の請求項1-14に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。

「 【請求項1】
エンベデッドマルチメディアカード(embedded Multimedia Card;eMMC)であって,
フラッシュメモリと,
前記フラッシュメモリを制御するeMMCコントローラと,を備え,
前記eMMCコントローラは,
第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットをホストから受信する命令レジスタと,
前記第1データを保存するノーマルバッファと,
前記第2データを保存するキューデータバッファと,
を含み,
前記eMMCコントローラが前記第1データに対するリード動作を遂行する途中で,前記第2データに対するリード動作を遂行する場合,
前記eMMCコントローラは,
データバスを通じて前記第1データを前記ノーマルバッファから前記ホストに伝送すると同時に,サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し,
1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記フラッシュメモリから読み出し,前記キューデータバッファに保存し,
前記第1データの伝送が完了すれば,
前記ホストからの1回のマルチキューデータリードアウト命令に応答して,
前記1つ以上のデータを前記キューデータバッファから順次ホストに伝送し,
前記eMMCコントローラが前記第1データに対するライト動作を遂行する途中で,前記第2データに対するライト動作を遂行する場合,
前記eMMCコントローラは,前記第1データを前記ノーマルバッファから前記フラッシュメモリにプログラムする間,前記ホストからサイズ命令とアドレス命令からなる書き込み命令である前記命令セットを受信して前記命令レジスタに保存し,
前記第1データに対するプログラムが完了すれば,前記eMMCコントローラは前記ホストから,前記キューデータバッファのデータを前記フラッシュメモリに保存するデータライトイン命令CMDと前記第2データを受信して前記第2データを前記キューデータバッファに保存し,前記フラッシュメモリにプログラム命令を印加して前記キューデータバッファに保存された前記第2データを前記フラッシュメモリにプログラムするエンベデッドマルチメディアカード(eMMC)。」

なお,本願発明2-14の概要は以下のとおりである。

本願発明2-8は,本願発明1を減縮した発明である。

本願発明9は,本願発明1に対応する「eMMCの動作方法」の発明であって,本願発明1とカテゴリ表現が異なる発明である。本願発明10-14は,本願発明9を減縮した発明である。

第3 引用文献,引用発明等
1 引用文献1について
原査定の拒絶の理由に引用された引用文献1(特開昭62-210543号公報)には,図面とともに次の事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。以下,同様。)

A 「第1図に示すマイクロコンピュータシステムは,データの入出力処理,演算処理及びマイクロコンピュータシステム全体を制御する,16ビット幅の入出力端子100-1と8ビット幅の入力端子100-8を有するマイクロプロセッサ100と,マイクロプロセッサ100の入出力端子100-1から入出力されるマルチプレクスされたアドレス情報と入出力データとをデマルチプレクスする為のアドレスラッチ101と,マイクロプロセッサ100が実行するプログラムが格納されているメモリ部102-1,次にマイクロプロセッサ100が実行する命令コードが格納されているメモリ部102-1のアドレスを指すインストラクションポインタ102-2(以下IPと記す),IP102-2をインクリメントするインクリメンタ102-3より成るプログラムメモリ102と,マイクロプロセッサ100の処理データを格納するデータメモリ103と,外部とマイクロプロセッサ100とのデータ入出力をインターフェイスする周辺入出力装置104から構成され,これらのユニットが,命令コードが出力される8ビット幅のインストラクションバス105(以下Iバスと記す)と,マルチプレクスされたアドレス情報と入出力データとを送出するための16ビット幅のアドレス/データバス106(以下ADバスと記す)と,ADバス106を介してアドレスラッチ101によってラッチされたデマルチプレクスされたアドレスを送出する16ビット幅のアドレスバス107(以下Aバスと記す)によって接続されている。」(5頁左上欄16行-同頁左下欄4行)

B 「次に第2図にマイクロプロセッサ100内のハードウェア構成を示す。
マイクロプロセッサ100は,次に実行する命令コードが格納されているプログラムメモリ102内のアドレスを指すプログラムカウンタ200(以下PCと記す)と,PC200をインクリメントするインクリメンタ201と,プログラムメモリ102から先読みした命令コードを蓄えておく命令キュー202と,命令キュー202から読み出した命令コードを保持するインストラクションレジスタ203(以下IRと記す)と,IR203に格納された命令コードをデコードして命令実行に係わる各種制御信号を出力するインストラクションデコーダ204と,インストラクションデコーダ204からの制御信号を受けて命令処理を実行する処理実行部205と,マイクロプロセッサ100全体の動作を制御する実行制御部206とから構成されている。」(6頁左上欄1行-18行)

C 「次に第1図に示すマイクロコンピュータシステムのバスサイクル動作に関して述べる。
マイクロプロセッサ100のバスサイクルは,複数のクロックから成る3つの基本動作ステート及び空きステートから構成されており,実行制御部206がバスサイクルの基本タイミング信号であるT1,T2,T3の3つの動作信号及びバスサイクルが空き状態である事を示すTI信号を出力する事によって,命令実行によるデータメモリ103あるいは周辺入出力装置104とのデータリード/ライトサイクルと,プログラムメモリ102からの命令コードフェッチサイクルのバスサイクルを制御している。」(6頁右上欄15行-同頁左下欄7行)

D 「(1) 命令コードフェッチサイクル
命令コードフェッチサイクルは,T2,T3の2タイミングから成る。マイクロプロセッサ100は,T2タイミング後半からT3タイミングでIRD信号100-6をアクティブハイにする。IP102-2は,IRD信号100-6の立ち下がりでインクリメンタ102-3によりインクリメントされた結果を,IRD信号100-6の立ち上がりでメモリ部102-1に出力する。これによりプログラムメモリ102は,インクリメントされたIP102-2で指されているメモリ部102-1より命令コードを,T2タイミングの後半からIバス105に出力する。マイクロプロセッサ100は,プログラムメモリ102からIバス105上に読み出された命令コードが,有効になるT3タイミング内の所定のクロックで,Iバス105上の命令コードを命令キュー202に取り込む。」(6頁左下欄19行-同頁右下欄15行)

E 「(2) データリード/ライトサイクル
データリード/ライトサイクルは,T1,T2,T3の3タイミングから成る。T1タイミングでマイクロプロセッサ100は,ADバス106を通してデータリード/ライトの為の16ビットのアドレス情報を出力すると共に,ALE信号100-3をアクティブハイにする。これによりアドレスラッチ101は,ADバス106上のアドレス情報をラッチして,Aバス107上に出力する。T2タイミング及びT3タイミングでは,Aバス107上には,アドレスラッチを介して16ビットのアドレス情報が出力されている。
データリードサイクルの場合には,マイクロプロセッサ100が,T2タイミング前半でリードサイクル準備の為にADバス106をフローティング状態にした後,T2タイミング後半及びT3タイミングでリード信号100-4をアクティブハイにする。これによりAバス107上のアドレス情報で指されたデータメモリ103あるいは周辺入出力装置104から,ADバス106上にデータが出力され始める。そして,マイクロプロセッサ100は,ADバス106上に読み出されたデータが有効になるT3タイミング内の所定のクロックで,ADバス106上のデータを読み込む。
データライトサイクルの場合には,マイクロプロセッサ100が,T2タイミング後半及びT3タイミングでライト信号100-5をアクティブハイにすると共にADバス106上に書き込みデータを出力する。そして,ADバス106上のデータが有効になるT3タイミング内の所定のクロックで,ADバス106上のデータはAバス107上のアドレス情報で指されたデータメモリ103あるいは周辺入出力装置104へ書き込まれる。」(6頁右下欄16行-7頁右上欄8行)

F 「更に,データリード/ライトサイクルにおいて,キューフル信号202-2がインアクティブで命令キュー202内の命令コードに余裕がある場合には,データリード/ライトサイクルと並列にT2,T3のタイミングで,(1)で述べた命令コードフェッチサイクルが起動され,プログラムメモリ102から命令コードが読み出されて,命令キュー202に格納される。キューフル信号202-2がアクティブの場合には,データリード/ライトサイクルのみが起動される。」(7頁右上欄9行-18行)

したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「マイクロコンピュータシステムであって,
データの入出力処理,演算処理及びマイクロコンピュータシステム全体を制御する,16ビット幅の入出力端子100-1と8ビット幅の入力端子100-8を有するマイクロプロセッサ100と,マイクロプロセッサ100の入出力端子100-1から入出力されるマルチプレクスされたアドレス情報と入出力データとをデマルチプレクスする為のアドレスラッチ101と,マイクロプロセッサ100が実行するプログラムが格納されているメモリ部102-1,次にマイクロプロセッサ100が実行する命令コードが格納されているメモリ部102-1のアドレスを指すインストラクションポインタ102-2(以下IPと記す),IP102-2をインクリメントするインクリメンタ102-3より成るプログラムメモリ102と,マイクロプロセッサ100の処理データを格納するデータメモリ103と,外部とマイクロプロセッサ100とのデータ入出力をインターフェイスする周辺入出力装置104から構成され,
これらのユニットが,命令コードが出力される8ビット幅のインストラクションバス105(以下Iバスと記す)と,マルチプレクスされたアドレス情報と入出力データとを送出するための16ビット幅のアドレス/データバス106(以下ADバスと記す)と,ADバス106を介してアドレスラッチ101によってラッチされたデマルチプレクスされたアドレスを送出する16ビット幅のアドレスバス107(以下Aバスと記す)によって接続され,
マイクロプロセッサ100は,次に実行する命令コードが格納されているプログラムメモリ102内のアドレスを指すプログラムカウンタ200(以下PCと記す)と,PC200をインクリメントするインクリメンタ201と,プログラムメモリ102から先読みした命令コードを蓄えておく命令キュー202と,命令キュー202から読み出した命令コードを保持するインストラクションレジスタ203(以下IRと記す)と,IR203に格納された命令コードをデコードして命令実行に係わる各種制御信号を出力するインストラクションデコーダ204と,インストラクションデコーダ204からの制御信号を受けて命令処理を実行する処理実行部205と,マイクロプロセッサ100全体の動作を制御する実行制御部206とから構成され,
マイクロプロセッサ100のバスサイクルは,複数のクロックから成る3つの基本動作ステート及び空きステートから構成されており,実行制御部206がバスサイクルの基本タイミング信号であるT1,T2,T3の3つの動作信号及びバスサイクルが空き状態である事を示すTI信号を出力する事によって,命令実行によるデータメモリ103あるいは周辺入出力装置104とのデータリード/ライトサイクルと,プログラムメモリ102からの命令コードフェッチサイクルのバスサイクルを制御し,
前記命令コードフェッチサイクルは,T2,T3の2タイミングから成り,プログラムメモリ102は,インクリメントされたIP102-2で指されているメモリ部102-1より命令コードを,T2タイミングの後半からIバス105に出力し,マイクロプロセッサ100は,プログラムメモリ102からIバス105上に読み出された命令コードが,有効になるT3タイミング内の所定のクロックで,Iバス105上の命令コードを命令キュー202に取り込み,
データリードサイクルの場合には,マイクロプロセッサ100が,T2タイミング後半及びT3タイミングで,Aバス107上のアドレス情報で指されたデータメモリ103あるいは周辺入出力装置104から,ADバス106上にデータが出力され始め,マイクロプロセッサ100は,ADバス106上に読み出されたデータが有効になるT3タイミング内の所定のクロックで,ADバス106上のデータを読み込み,
データライトサイクルの場合には,マイクロプロセッサ100が,T2タイミング後半及びT3タイミングで,ADバス106上に書き込みデータを出力し,ADバス106上のデータが有効になるT3タイミング内の所定のクロックで,ADバス106上のデータはAバス107上のアドレス情報で指されたデータメモリ103あるいは周辺入出力装置104へ書き込まれ,
前記データリード/ライトサイクルにおいて,命令キュー202内の命令コードに余裕がある場合には,前記データリード/ライトサイクルと並列にT2,T3のタイミングで,前記命令コードフェッチサイクルが起動され,プログラムメモリ102から命令コードが読み出されて,命令キュー202に格納される,マイクロコンピュータシステム。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(特開2012-128644号公報)には,図面とともに次の事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

G 「【0016】
(第1の実施形態)
図2は,本発明の実施形態のメモリシステムを適用したSSDの構成を説明する図である。SSD1は,ホスト2との間でSATAインタフェースで接続されており,SATAインタフェースを介して,ホスト2からのリード/ライトコマンドおよびライトデータの受信,ホスト2へのリードデータの送信を実行する。
【0017】
SATAコントローラ10,リードキュー20,ライトキュー30,NANDメモリ40,リード制御部50,ライト制御部60,一時情報記憶装置70,データ転送部80,および追い出し制御部90を備えている。
…(中略)…
【0019】
SATAコントローラ10は,コマンドキュー11,コマンド振り分け部12および重複関係記憶部13を備えている。重複関係記憶部13はDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)などにより構成される。コマンドキュー11は,NCQ機能を用いて送信されてきたリード/ライトコマンドを到着順に蓄積記憶する。コマンド振り分け部12は,コマンドキュー11に蓄積記憶されている夫々のコマンドにかかるアクセス範囲をチェックして,コマンドキュー11に格納されているコマンドのうち先に到着したコマンドのアクセス範囲とアクセス範囲が重複する後に到着したコマンドがある場合,当該後に到着したコマンドを除いてコマンドをコマンドキュー11からデキューして,デキューしたコマンドのうちのリードコマンドをリードキュー20にエンキューし,ライトコマンドをライトキュー30にエンキューする。コマンド振り分け部12は,アクセス範囲が重複する先のコマンドと後のコマンドとの関係を重複関係記憶部13に記憶させる。具体的には,コマンド振り分け部12は,先のコマンドのタグ番号と後のコマンドのタグ番号とを対応づけて記憶させる。」

したがって,上記引用文献2には,「SSDメモリシステムにおいて,ホストからリード/ライトコマンドを受信し,コマンドキューに格納すること,複数個のリード/ライトコマンドを内部のコマンドキューに保持することができる」という技術的事項が記載されていると認められる。

3 引用文献3について
原査定の拒絶の理由に引用された引用文献3(特開2007-26041号公報)の段落【0020】-【0108】,図1-7の記載からみて,当該引用文献3には,「MMC(登録商標)規格のカードにおいて,Extended CSDレジスタを備え,ホストからExtended CSDレジスタの内容を取得する」という技術的事項が記載されているものと認められる。

4 引用文献4-5について
原査定の拒絶の理由に引用された引用文献4(特開2006-286179号公報)の段落【0048】,図7A,引用文献5(特開2005-285313号公報)の段落【0069】-【0071】,図11Aには,
「第1バッファメモリへの読み出し動作の間に,第2バッファメモリからメモリコントローラにページデータが伝送される」という技術的事項が記載されていると認められる。

第4 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 引用発明の「マイクロコンピュータシステム」は,「マイクロプロセッサ100」と「マイクロプロセッサ100の処理データを格納するデータメモリ103」を備えるところ,「マイクロプロセッサ100」は「データメモリ103」を制御するプロセッサであるといえるから,引用発明の「マイクロプロセッサ100」と本願発明1の「eMMCコントローラ」とは“制御プロセッサ”である点で共通し,引用発明の「データメモリ103」と本願発明1の「フラッシュメモリ」とは“メモリ”である点で共通するといえる。
そして,本願発明1の「eMMCコントローラ」と「フラッシュメモリ」を備えた「エンベデッドマルチメディアカード」は,上位概念では,“コンピュータシステム”とみることができるから,引用発明の「エンベデッドマルチメディアカード」と本願発明1の「マイクロコンピュータシステム」とは“コンピュータシステム”である点で共通する。
そうすると,引用発明と本願発明1とは,後記する点で相違するものの,
“コンピュータシステムであって,
メモリと,
前記メモリを制御する制御プロセッサと,を備え”る点で一致する。

イ 引用発明の「マイクロプロセッサ100」は,「プログラムメモリ102から先読みした命令コードを蓄えておく命令キュー202」,「インストラクションデコーダ204からの制御信号を受けて命令処理を実行する処理実行部205」,「マイクロプロセッサ100全体の動作を制御する実行制御部206」などから構成されるところ,引用発明の「命令コード」,「命令キュー202」は,それぞれ本願発明1の「命令セット」,「命令レジスタ」に相当するといえる。
また,引用発明では,「データリード/ライトサイクルにおいて,命令キュー202内の命令コードに余裕がある場合には,前記データリード/ライトサイクルと並列にT2,T3のタイミングで,前記命令コードフェッチサイクルが起動され,プログラムメモリ102から命令コードが読み出されて,命令キュー202に格納される」ものであるが,「データリード/ライトサイクル」は“第1データに対する現在の動作”の途中であり,起動される「命令コードフェッチサイクル」は“第2データを特定する次の動作”の過程と解され,引用発明の「命令コード」は本願発明1の「命令セット」に相当することから,「命令キュー202」は,“第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットを受信する”といえる。
そうすると,引用発明の「命令キュー202」は本願発明1の「命令レジスタ」に相当し,上記アでの検討より,引用発明の「マイクロプロセッサ100」と本願発明1の「eMMCコントローラ」とは“制御プロセッサ”である点で共通することから,引用発明と本願発明1とは,後記する点で相違するものの,
“前記制御プロセッサは,
第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットを受信する命令レジスタ,
を含”む点で一致するといえる。

ウ 引用発明では,「データライトサイクルの場合には,マイクロプロセッサ100が,T2タイミング後半及びT3タイミングで,ADバス106上に書き込みデータを出力」するところ,引用発明の「ADバス106」は本願発明1の「データバス」に相当するといえるから,「マイクロプロセッサ100」は「データライトサイクル」で“データバスを通じて第1データを出力する”といえる。
また,引用発明では,「命令コードフェッチサイクルは,T2,T3の2タイミングから成り,…(中略)…マイクロプロセッサ100は,プログラムメモリ102からIバス105上に読み出された命令コードが,有効になるT3タイミング内の所定のクロックで,Iバス105上の命令コードを命令キュー202に取り込」むところ,引用発明の「Iバス105」は本願発明1の「命令ライン」に相当するといえるから,「マイクロプロセッサ100」は「命令コードフェッチサイクル」で“命令セットを命令ラインを通じて受信して命令レジスタに保存”するといえる。
加えて,引用発明では,「前記データリード/ライトサイクルと並列にT2,T3のタイミングで,前記命令コードフェッチサイクルが起動され,プログラムメモリ102から命令コードが読み出されて,命令キュー202に格納される」ことから,引用発明では,「マイクロプロセッサ100」は“データバスを通じて第1データを出力すると同時に,命令セットを命令ラインを通じて受信して前記命令レジスタに保存”するといえる。
一方,本願発明1では,「前記eMMCコントローラが前記第1データに対するリード動作を遂行する途中で,前記第2データに対するリード動作を遂行する場合,前記eMMCコントローラは,データバスを通じて前記第1データを前記ノーマルバッファから前記ホストに伝送すると同時に,サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存」するところ,「eMMCコントローラ」は“データバスを通じて第1データを出力する”とみることができるから,“前記制御プロセッサは,データバスを通じて前記第1データを出力すると同時に,前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存”するといえる。
そうすると,上記アでの検討より,引用発明の「マイクロプロセッサ100」と本願発明1の「eMMCコントローラ」とは“制御プロセッサ”である点で共通することから,引用発明と本願発明1とは,後記する点で相違するものの,
“前記制御プロセッサは,データバスを通じて前記第1データを出力すると同時に,前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存”する点で一致するといえる。

エ 上記ウでの検討より,引用発明では,「マイクロプロセッサ100」は“データバスを通じて第1データを出力すると同時に,命令セットを命令ラインを通じて受信して前記命令レジスタに保存”するところ,上記イでの検討より,“第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットを受信する”といえ,引用発明の「データメモリ103」は「マイクロプロセッサ100の処理データを格納する」ものであって,上位概念では“メモリ”であり,“命令セットに対応して前記第2データを構成する1つ以上のデータ”を「データメモリ103」から読み出すことは明らかであることから,引用発明では,「マイクロプロセッサ100」は“1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記メモリから読み出す”といえる。
一方,本願発明1では,「1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記フラッシュメモリから読み出」すところ,本願発明1の「フラッシュメモリ」は上位概念では“メモリ”であることから,「eMMCコントローラ」は“1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記メモリから読み出す”といえる。
そうすると,上記アでの検討より,引用発明の「マイクロプロセッサ100」と本願発明1の「eMMCコントローラ」とは“制御プロセッサ”である点で共通することから,引用発明と本願発明1とは,後記する点で相違するものの,
“前記制御プロセッサは”,“1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記メモリから読み出す”点で一致するといえる。

したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「 コンピュータシステムであって,
メモリと,
前記メモリを制御する制御プロセッサと,を備え,
前記制御プロセッサは,
第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットを受信する命令レジスタ,
を含み,
前記制御プロセッサは,データバスを通じて前記第1データを出力すると同時に,前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し,
1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記メモリから読み出す,
コンピュータシステム。」

(相違点)
(相違点1)
システム全体の構成に関し,本願発明1は,「フラッシュメモリ」と「前記フラッシュメモリを制御するeMMCコントローラ」とを備える「エンベデッドマルチメディアカード(embedded Multimedia Card;eMMC)」であるのに対して,
引用発明は,「マイクロプロセッサ100」と「マイクロプロセッサ100の処理データを格納するデータメモリ103」を備える「マイクロコンピュータシステム」である点。

(相違点2)
制御プロセッサに関し,本願発明1では,「eMMCコントローラ」が,「第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットをホストから受信する命令レジスタ」と,「前記第1データを保存するノーマルバッファ」と,「前記第2データを保存するキューデータバッファと」を含むのに対して,
引用発明では,「マイクロプロセッサ100」は,第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットを受信する「命令キュー202」を有するものの,命令セットをホストから受信すること,第1データを保存するノーマルバッファと,第2データを保存するキューデータバッファとを含むことは特定されていない点,

(相違点3)
データバスを通じた第1データ出力と同時に,命令ラインを通じて命令セットを受信することに関し,本願発明1は,「eMMCコントローラが前記第1データに対するリード動作を遂行する途中で,前記第2データに対するリード動作を遂行する場合」に,「eMMCコントローラは,データバスを通じて前記第1データを前記ノーマルバッファから前記ホストに伝送すると同時に,サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し,
1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記フラッシュメモリから読み出し,前記キューデータバッファに保存」するのに対して,
引用発明では,「マイクロプロセッサ100」はデータバスを通じて第1データを出力すると同時に,命令セットを命令ラインを通じて受信して命令レジスタに保存し,前記命令セットに対応して第2データを構成するデータをメモリから読み出すものの,eMMCコントローラがデータバスを通じて第1データをノーマルバッファからホストに伝送するリード動作を遂行する途中であること,受信する命令セットはサイズ命令とアドレス命令からなるリード命令であること,第2データを構成するデータをフラッシュメモリから読み出し,キューデータバッファに保存することは特定されていない点。

(相違点4)
第1データを出力すると同時に,命令セットを受信して命令レジスタに保存することに関し,本願発明1は,「eMMCコントローラが前記第1データに対するリード動作を遂行する途中で,前記第2データに対するリード動作を遂行する場合」に「前記第1データの伝送が完了すれば,前記ホストからの1回のマルチキューデータリードアウト命令に応答して,前記1つ以上のデータを前記キューデータバッファから順次ホストに伝送」するのに対して,
引用発明はそのようなことは特定されていない点。

(相違点5)
本願発明1は,「eMMCコントローラが前記第1データに対するライト動作を遂行する途中で,前記第2データに対するライト動作を遂行する場合,
前記eMMCコントローラは,前記第1データを前記ノーマルバッファから前記フラッシュメモリにプログラムする間,
前記ホストからサイズ命令とアドレス命令からなる書き込み命令である前記命令セットを受信して命令レジスタに保存し,
前記第1データに対するプログラムが完了すれば,前記eMMCコントローラは前記ホストから,前記キューデータバッファのデータを前記フラッシュメモリに保存するデータライトイン命令CMDと前記第2データを受信して前記第2データを前記キューデータバッファに保存し,前記フラッシュメモリにプログラム命令を印加して前記キューデータバッファに保存された前記第2データを前記フラッシュメモリにプログラムする」のに対して,
引用発明では,「マイクロプロセッサ100」が,データバスを通じて第1データを出力すると同時に,命令セットを命令ラインを通じて受信して命令レジスタに保存し,前記命令セットに対応して第2データをメモリから読み出すものの,「第1データに対するライト動作を遂行する途中で,前記第2データに対するライト動作を遂行する場合」については特定されていない点。

(2)相違点についての判断
ア 相違点2,3について
事案に鑑みて,上記相違点2,3をまとめて先に検討すると,引用発明は,「マイクロプロセッサ100」は,第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットを受信する命令レジスタを有し,データバスを通じて第1データを出力すると同時に,命令セットを命令ラインを通じて受信して命令レジスタに保存し,前記命令セットに対応して第2データを構成するデータをメモリから読み出すといえるところ,「マイクロプロセッサ100」を「エンベデッドマルチメディアカード」内の「eMMCコントローラ」として用いることについて言及されておらず,命令セットをホストから受信すること,第1データを保存するノーマルバッファと,第2データを保存するキューデータバッファとを備えて,eMMCコントローラがデータバスを通じて第1データをノーマルバッファからホストに伝送するリード動作を遂行する途中に,第2データを構成するデータをフラッシュメモリから読み出し,キューデータバッファに保存することの動機付けもない。
そして,引用文献2に記載されるように,「SSDメモリシステムにおいて,ホストからリード/ライトコマンドを受信し,コマンドキューに格納すること,複数個のリード/ライトコマンドを内部のコマンドキューに保持することができる」旨の技術が,本願の優先日前に当該技術分野において公知であったと認められるものの,eMMCコントローラに,第1データを保存するノーマルバッファと,第2データを保存するキューデータバッファとを備えて,eMMCコントローラがデータバスを通じて第1データをノーマルバッファからホストに伝送するリード動作を遂行する途中に,リード命令である命令セットを命令ラインを通じて受信し,前記命令セットに対応して第2データをフラッシュメモリから読み出し,キューデータバッファに保存する旨の技術は,上記引用文献2-5には記載されておらず,本願の優先日前に当該技術分野において周知技術であったとまではいえず,当業者が適宜に選択し得た設計的事項であるとすることもできない。
そうすると,引用発明において,マイクロプロセッサ100をeMMCコントローラと成し,eMMCコントローラ内に,第1データを保存するノーマルバッファと,第2データを保存するキューデータバッファとを備えて,eMMCコントローラがデータバスを通じて第1データをノーマルバッファからホストに伝送するリード動作を遂行する途中に,サイズ命令とアドレス命令からなるリード命令である命令セットを命令ラインを通じて受信して命令レジスタに保存し,前記命令セットに対応して第2データを構成するデータをフラッシュメモリから読み出し,キューデータバッファに保存すること,すなわち,本願発明1の上記相違点2,3に係る構成とすることは,当業者が適宜なし得たものであるとすることはできない。

イ まとめ
したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明,引用文献2-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2 本願発明2-8について
本願発明2-8は本願発明1を減縮した発明であり,本願発明1の
「eMMCコントローラは,
第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する命令セットをホストから受信する命令レジスタと,
前記第1データを保存するノーマルバッファと,
前記第2データを保存するキューデータバッファと,
を含み,
前記eMMCコントローラが前記第1データに対するリード動作を遂行する途中で,前記第2データに対するリード動作を遂行する場合,
前記eMMCコントローラは,データバスを通じて前記第1データを前記ノーマルバッファから前記ホストに伝送すると同時に,サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し,
1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記フラッシュメモリから読み出し,前記キューデータバッファに保存し」(以下,「相違点2,3に係る構成」という。)
と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用文献2-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3 本願発明9について
本願発明9は,本願発明1に対応する「eMMCの動作方法」の発明であって,本願発明1とカテゴリ表現が異なるだけの発明であり,本願発明1の「相違点2,3に係る構成」と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用文献2-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

4 本願発明10-14について
本願発明10-14は本願発明9を減縮した発明であり,本願発明1の「相違点2,3に係る構成」と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用文献2-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,請求項1-14について上記引用文献1-5に記載された発明及び周知技術に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。
しかしながら,令和元年9月13日付け手続補正により補正された請求項1-14は,それぞれ「相違点2,3に係る構成」に対応する構成を有するものとなっており,
上記のとおり,本願発明1-14は,引用発明,引用文献2-5に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
(特許法第36条第6項第2号について)
(1)当審では,請求項1-8の「現在動作によって特定された第1データの伝送と同時に,第2データを特定する次の動作を定義する」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「第1データに対する現在の動作を遂行する途中で,第2データを特定する次の動作を定義する」と補正された結果,この拒絶の理由は解消した。

(2)当審では,請求項1-8の「第1データを保存する第1メモリ」,「データバスを通じる前記第1データの伝送と同時に,命令ラインを通じて受信され,」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「前記第1データを保存するノーマルバッファ」,「データバスを通じて前記第1データを前記ノーマルバッファから前記ホストに伝送すると同時に,サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し,」と補正された結果,この拒絶の理由は解消した。

(3)当審では,請求項1-8の「前記第2データを保存する第2メモリ」,「1つ以上の前記命令セットに対応して1つ以上のデータを読み出し,キューデータバッファに保存し,」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「前記第2データを保存するキューデータバッファ」,「1つ以上の前記命令セットに対応して前記第2データを構成する1つ以上のデータを前記フラッシュメモリから読み出し,前記キューデータバッファに保存し,」と補正された結果,この拒絶の理由は解消した。

(4)当審では,請求項2の「複数の命令セットエントリを含む前記命令セット」について,「命令セットエントリ」は誤記であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「複数の命令レジスタエントリを含む前記命令セット」と補正された結果,この拒絶の理由は解消した。

(5)当審では,請求項9-14の「前記第1データの伝送と同時に,前記命令ラインを通じて前記ホストから前記eMMCに第2データを特定する次の動作を定義する命令セットを伝送して,」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「第1データに対する現在の動作を遂行する途中で,前記命令ラインを通じて前記ホストから前記eMMCに第2データを特定する次の動作を定義する命令セットを伝送して,」と補正された結果,この拒絶の理由は解消した。

(6)当審では,請求項9-14の「現在命令に応答して,前記データバスを通じて前記eMMCの第1メモリに保存されている第1データを前記ホストに伝送する段階」,「前記書き込み命令を受信して前記命令レジスタに保存する間,前記第1データを前記フラッシュメモリにプログラムする段階」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,
「現在命令に応答して,前記データバスを通じて前記eMMCの第1メモリに保存されている第1データを前記ホストに伝送する段階」を削除し,「前記eMMCコントローラは,前記第1データを前記ノーマルバッファから前記フラッシュメモリにプログラムする間,前記ホストからサイズ命令とアドレス命令からなる書き込み命令を受信し,前記書き込み命令を前記命令レジスタに保存する段階」と補正された結果,この拒絶の理由は解消した。

(7)当審では,請求項9-14の「現在命令に応答して,前記データバスを通じて前記eMMCの第1メモリに保存されている第1データを前記ホストに伝送する段階」,「前記第1データに対するプログラムが完了すれば,前記eMMCコントローラは前記ホストからデータライトイン命令CMDとデータを受信して前記データを前記キューデータバッファに保存し,前記キューデータバッファに保存されたデータを前記フラッシュメモリにプログラムする段階」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「現在命令に応答して,前記データバスを通じて前記eMMCの第1メモリに保存されている第1データを前記ホストに伝送する段階」を削除し,「前記第1データに対するプログラムが完了すれば,前記eMMCコントローラは前記ホストから,キューデータバッファの書き込みデータを前記フラッシュメモリが保存するデータライトイン命令CMDと前記第2データを受信して前記第2データを前記キューデータバッファに保存し,前記フラッシュメモリにプログラム命令を印加して前記キューデータバッファに保存された前記第2データを前記フラッシュメモリにプログラムする段階」と補正された結果,この拒絶の理由は解消した。

(8)当審では,請求項10の「前記第2データは,前記第1メモリと別途に指定された前記eMMCの第2メモリに一時的に保存されたリードデータである」が特定する事項が不明確であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「前記第2データは,前記ノーマルバッファと別途に指定された前記eMMCの前記キューデータバッファに一時的に保存されたリードデータである」と補正された結果,この拒絶の理由は解消した。

(9)当審では,請求項11の「複数の命令セットエントリを含む前記命令セット」について,「命令セットエントリ」は誤記であるとの拒絶の理由を通知しているが,令和元年9月13日付けの手続補正により,「複数の命令レジスタエントリを含む前記命令セット」と補正された結果,この拒絶の理由は解消した。

第7 むすび
以上のとおり,本願発明1-14は,当業者が引用発明,引用文献2-5に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2019-10-16 
出願番号 特願2013-191126(P2013-191126)
審決分類 P 1 8・ 121- WY (G06F)
P 1 8・ 537- WY (G06F)
最終処分 成立  
前審関与審査官 梅沢 俊  
特許庁審判長 仲間 晃
特許庁審判官 辻本 泰隆
山崎 慎一
発明の名称 エンベデッドマルチメディアカード(eMMC)、それを制御するホスト、及びeMMCシステムの動作方法  
代理人 特許業務法人共生国際特許事務所  

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