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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1358157
審判番号 不服2018-16648  
総通号数 242 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-02-28 
種別 拒絶査定不服の審決 
審判請求日 2018-12-13 
確定日 2019-12-11 
事件の表示 特願2016-533320「埋込み型光シールド及び垂直ゲートを有する画像センサ」拒絶査定不服審判事件〔平成27年 2月12日国際公開、WO2015/020821、平成28年11月 4日国内公表、特表2016-534557〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年(2014年)7月28日を国際出願日(パリ条約による優先権主張 外国庁受理2013年8月5日 米国,以下,「本願優先日」という。)とする出願であって,その手続の経緯は以下のとおりである。
平成28年 3月31日 手続補正
平成29年 3月10日付け 拒絶理由通知
平成29年 8月17日 意見書・手続補正
平成30年 1月17日付け 拒絶理由通知
平成30年 7月19日 意見書・手続補正
平成30年 8月 3日付け 拒絶査定(以下,「原査定」という。)
平成30年12月13日 審判請求

第2 本願発明
本願の請求項13に係る発明(以下,「本願発明」という。)は,平成30年7月19日に補正された特許請求の範囲の請求項13に記載された事項により特定される発明であり,以下のとおりである。
「【請求項13】
画像センサであって,
感知層であって,
光検出器,
ストレージ領域,及び
前記光検出器の下,かつ前記ストレージ領域上の層に配設された埋込み型光シールド,を含む,感知層と,
前記感知層に取り付けてある金属層と,
前記金属層へ前記埋込み型光シールドを貫通し,当該前記埋込み型光シールドに囲まれて形成された垂直ゲートと,
前記光検出器と前記ストレージ領域との間に電荷転送経路を提供する前記垂直ゲートに隣接して形成される転送チャネルと,
を備える,画像センサ。」

第3 原査定の拒絶の理由
本願発明について,原査定の拒絶の理由は次のとおりである。
本願発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
2.特開2010-212668号公報
1.特開2013-098446号公報

第4 引用文献及び引用発明
1 引用文献2について
(1)引用文献2の記載
原査定の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。(下線は,当審で付加した。以下同じ。)
「【技術分野】
【0001】
本発明は,一般に,画素センサ・セル,それを製造するための方法,及びそれを製造するための設計構造体に関する。より詳細には,本発明は,グローバルシャッタ方式における使用を意図した,遮光が強化された裏面照射型画素センサ・セルに関する。」
「【0026】
図2は、裏面照射型撮像画素の従来技術を示す。図2は、キャリア基板200を示す。誘電体分離金属スタック223が、キャリア基板200上に配置される。分離領域224によって分離された半導体領域225が、誘電体分離金属スタック223上に配置される。フォトダイオードPDで覆われたソース/ドレイン領域228を含むトランジスタT1、T2、T3及びT4が、半導体領域225内に部分的に含まれる。スペーサ層226が半導体層225上に配置され、カラーフィルタ層227がスペーサ層226上に配置される。この画素は、キャリア基板200の裏面から照射される。シリコンは、特にスペクトルの赤色部分で部分的に透明であるため、この画素においては、ソース/ドレイン拡散部及びフォトダイオード拡散部を含めたいずれの拡散部上への光子の直接入射も防ぐ手だてはない。従って、垂直入射放射線NIR及び軸外入射放射線OAIRの両方が、フォトダイオードPD及びソース/ドレイン領域上に入射する。
【0027】
図3から図9は,本発明の特定の一般化された実施形態による半導体構造体内のCMOS画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の一般化された実施形態は,本発明の第1の一般化された実施形態を構成する。図3は,本発明のこの特定の第1の一般化された実施形態による,その製造の初期段階における半導体構造体の概略的な断面図を示す。」
「【0035】
図4は,最後に,複数の表面半導体層16’内に露出して配置及び形成され,かつその目的が表面半導体層16’へのコンタクトとして機能することにある複数のドープ領域22と,その目的がフォトダイオードとして機能することにあり,複数の表面半導体層16’内に埋め込まれ,かつ複数のコンタクト領域22から分離して配置及び形成された複数のドープ領域20も示す。
【0036】
フォトダイオード領域20の各々及びコンタクト領域22の各々は,典型的にはドープされた領域として,より詳細にはフォトダイオード領域20についてはnドープされた領域として,コンタクト領域22についてはpドープされた領域として,典型的にはイオン注入によって形成され,表面半導体層16’内に収容され,表面半導体層16’自体は,より軽度にpドープされた半導体材料で構成される。」
「【0038】
図5は、図4の半導体構造体をエッチバックした結果を示し、これは、マスキングによる半導体構造体のエッチバックとして意図される。このエッチバックにより、複数の半導体層16’から複数の表面半導体層16’’が設けられ、複数の分離領域18から複数の分離領域18’が設けられ、複数のコンタクト領域22から複数のコンタクト領域22’が設けられる。図5の概略的な断面図の中に示されるように、複数のコンタクト領域22’は、より低いところにある表面半導体層16’’の表面から立ち上がった複数のメサ23aを含む。さらに、複数の表面半導体層16’’は、より低いところにある表面半導体層16’’内の表面から立ち上がり、かつフォトダイオード領域20に水平方向に重なる複数のメサ23bを含む。典型的には、メサ23a及び23bの各々は、より低いところにある表面半導体層16’’の水平部分の上方に約0.1ミクロンから約1ミクロンまでの高さHだけ隆起し、一方、約0.2ミクロンから約2ミクロンまでの線幅を有するが、他の距離も企図される。」
「【0044】
光ブロッキング層26は,それらに限定されるものではないが,適切な光ブロッキング特性を有し,かつ一般に普通の方法を用いて形成することができる,特定の金属,金属合金,金属窒化物及び金属シリサイドを含む材料で構成されることができる。例示的ではあるが,決して限定的ではない例には,タングステン,チタン及びタンタルの,金属,金属合金,金属窒化物及び金属シリサイドが含まれる。典型的には,光ブロッキング層26は,約50ナノメートルから約500ナノメートルまでの厚さを有する。」
「【0049】
図8は,チャネル領域32’,コンタクト領域32’’及び浮遊拡散領域FDを形成するために半導体層32を処理した結果を示す。浮遊拡散領域FDが,ゲート誘電体36とゲート38とで上を覆われてトランジスタT1及びT2を形成する特定のチャネル領域32’同士の間に挿入される。さらに,誘電体層34が,特定のコンタクト層32’’を横方向に隔離している状態で示されている。チャネル領域32’内のドーパント・レベルは,トランジスタに対して適切な閾値電圧を提供するように選択される。コンタクト領域32’’及び浮遊拡散領域FD内のドーパント・レベルは,一般に従来のものである。誘電体層34は,分離領域18’を形成するために用いられた材料及び方法と類似,等価又は同一の材料で構成されることができ,かつ類似,等価又は同一の方法を用いて形成することができる。ゲート誘電体36を形成するための方法及び材料は,さらに詳細に後述される。ゲート38を形成するための方法及び材料は,光ブロッキング層26を形成するための方法及び材料と同様のものとすることができ,必ずしもそれらに限定されるものではないが,これもまた,ポリシリコン・ゲート材料及びポリサイド・ゲート材料を含むことができる。典型的には,ゲート38の各々は,約100ナノメートルから約300ナノメートルまでの厚さを有するが,他の厚さも企図される。」
「【0051】
誘電体分離金属スタック40は,その他の点では半導体製造技術において一般に普通の個別の誘電体層及び金属層を含むことができ,これらはその他の点では図9の概略的な断面図の中にさらに詳細に図示されてはいないが,後の概略的な断面図において一般化された様式で図示される。キャリア基板42は,必ずしもそれに限定されるものではないが,犠牲基板として意図される図3に示された基部半導体基板10と類似,等価又は同一の半導体基板で構成されることができる。」
「【0053】
図9は,次に,基部半導体基板10及び第1の埋込み誘電体層12が第2の埋込み誘電体層14から切り離された後で第2の埋込み誘電体層14の上に配置及び形成されるカラーフィルタ層44を示し,それにより,多数のCMOS画素センサ・セルを含む裏面CMOS画像センサで構成される完成された半導体構造体が提供される。図9はまた,裏面CMOS画像センサ内の特定の画素センサ・セル上に入射する入射放射線ビーム46も示す。カラーフィルタ層44は,幾つかのカラーフィルタ材料のいずれを含むこともできる。特定の例には,必ずしもそれらに限定されるものではないが,染料又は顔料が存在しない場合には,選択的に入射放射線ビーム46に対して光学的に透明な,染料含有材料又は顔料含有材料が含まれる。典型的には,カラーフィルタ層44は,赤,緑及び青のカラーフィルタ・セグメントで構成され,これは各々,約600ナノメートルから約1400ナノメートルまでの厚さを有する。」
「【0055】
図10から図13は,本発明の前述の第1の一般化された実施形態から派生した本発明の第1のより具体的な実施形態による半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【0056】
図10は,一般に図5に対応するが,メサ23a及び23bは,概ね細長く図示され,より低いところにある表面半導体層16’’の水平部分の上方に典型的には約0.4ミクロンから1.5ミクロンまでの高さHだけ隆起する。図10及び図5の中の類似の又は同一の構造体又は層は,同一に表記される。
【0057】
図11は,一般に図6に対応し,ゲート誘電体として意図されるライナ層24’を含み,ライナ層24’は,特にメサ23a及び23bを含む図10の半導体構造体上に配置及び形成される。
【0058】
ライナ層24’は,ゲート誘電体を構成し,真空中で測定して,誘電率が約4(すなわち,典型的には酸化シリコン)から約8(すなわち,典型的には窒化シリコン)までの,シリコンの酸化物,窒化物及び酸窒化物のような従来のゲート誘電体材料で構成され得る。或いは,ライナ層24’は,誘電率が約8から少なくとも約100までの,一般により高い誘電率の誘電体材料で構成され得る。このような高誘電率の誘電体材料は,それらに限定されるものではないが,酸化ハフニウム,ハフニウムシリケート,酸化ジルコニウム,酸化ランタン,酸化チタン,チタン酸バリウムストロンチウム(BST)及びジルコン酸チタン酸鉛(PZT)を含むことができる。ライナ層24’は,その組成の材料にふさわしい幾つかの方法のいずれかを用いて形成することができる。非限定的な例には,熱又はプラズマ酸化又は窒化法,化学気相成長法(原子層成長法を含む)及び物理蒸着法が含まれる。
【0059】
図11はまた,ライナ層24’上にメサ23bに隣接して配置された複数のスペーサ25も示す。スペーサ25は,導電性スペーサとして意図され,チャネルとしてのメサ23bとゲート誘電体としてのライナ層24’と共にゲートとしてのスペーサ25が,図11の半導体構造体内にトランジスタT1を設ける。
【0060】
図12はその他の点では図6に対応し,誘電体スペーサ27によって導体スペーサ25から分離された光ブロッキング層26’を示す。誘電体スペーサ27は誘電体材料で構成されるが,その他の点では導体スペーサ25を形成するために用いられる方法と類似の方法を用いて形成することができる。典型的には,誘電体スペーサ27は,約10ナノメートルから約30ナノメートルまでの厚さを有する。
【0061】
図13は,図12に概略的な断面図が示される半導体構造体のさらなる処理の結果を示す。図13は,図7に示される導体層28及び誘電体層30を示す(すなわち,少なくとも含意する)。図13はまた,図8にも示されるチャネル領域32’,コンタクト領域32’’,浮遊拡散領域FD及び誘電体層34,並びにこれもまた図8に示されるゲート誘電体36及びゲート38を示す。
【0062】
図13は,本発明の第1の一般化された実施形態から派生した第1のより具体的な実施形態による,半導体構造体の概略的な断面図を示す。この特定のより具体的な実施形態もまた,フォトダイオード領域20(表面半導体層16’’(すなわち,第1の半導体層)内の)と第2の半導体層32内のトランジスタT2との間に挿入された光ブロッキング層26’を半導体構造体内に有する。この特定の実施形態はまた,少なくとも部分的に表面半導体層16’’内に形成され,少なくとも部分的に,かつ一般には完全に光ブロッキング層26’によって遮蔽されないトランジスタT1も含む。」
図2は次のとおり。

図13は次のとおり。


(2)引用発明
図13は,第1のより具体的な実施形態による半導体構造体(【0062】)であるが,「誘電体分離金属スタック40」は図9より後の概略的な断面図においても一般化された様式で図示されている(【0051】)から,図13で図示された半導体構造体も図9と同様に「第2の半導体層32」に接して「誘電体分離金属スタック40」を有すると認められる。すると,前記(1)より,引用文献2には,「第1のより具体的な実施形態による半導体構造体」として,次の発明(以下,「引用発明」という。)が記載されていると認められる。
「CMOS画素センサ・セルを含む裏面CMOSセンサで構成される半導体構造体であって,
表面半導体層はメサを含み,
表面半導体層内に埋め込まれたフォトダイオード領域と,第2の半導体層内のトランジスタT2との間に挿入された光ブロッキング層を有し,部分的に表面半導体層内に形成されたトランジスタT1を含み,
第2の半導体層を処理し浮遊拡散領域が形成され,
ライナ層はメサ上に配置及び形成され,
ライナ層上にメサに隣接して配置された複数のスペーサであって,スペーサは導電性スペーサで,チャネルとしてのメサとゲート誘電体としてのライナ層と共にゲートとしてのスペーサが,トランジスタT1を設け,
光ブロッキング層は誘電体スペーサによってスペーサから分離され,
第2の半導体層に接して金属層を含む誘電体分離金属スタックを有すること。」

第5 対比及び判断
1 対比
(1)本願発明と引用発明との対比
ア 引用発明の「CMOS画素センサ・セルを含む裏面CMOSセンサで構成される半導体構造体」は,本願発明の「画像センサ」に相当する。
イ 引用発明の「フォトダイオード領域」は,本願発明の「光検出器」に相当する。
ウ 引用発明の「浮遊拡散領域」は,本願発明の「ストレージ領域」に相当する。
エ 引用発明の「光ブロッキング層」は「表面半導体層内に埋め込まれたフォトダイオード領域と,第2の半導体層内のトランジスタT2の間に挿入され」かつ「第2の半導体層を処理し浮遊拡散領域が形成され」ているから,前記イ及びウを考慮すると,引用発明の「光ブロッキング層」は,本願発明の「前記光検出器の下,かつ前記ストレージ領域上の層に配設された埋込み型光シールド」に相当する。
オ 前記イないしエを考慮すると,引用発明の「表面半導体層」,「光ブロッキング層」及び「第2の半導体層」は,本願発明の「感知層」に相当する。
カ 引用発明の「金属層を含む誘電体分離金属スタック」は「第2の半導体層に接して」いるから,前記オを考慮すると,引用発明の「金属層を含む誘電体分離金属スタック」は,本願発明の「前記感知層に取り付けてある金属層」に相当する。
キ 引用発明の「ゲートとしてのスペーサ」は「ライナ層上にメサに隣接して配置され」「チャネルとしてのメサ」の両側面において「チャネルとしてのメサ」と共に垂直方向に延びるものである(前記第4の1(1)図13)から「垂直ゲート」ということができ,さらに,「光ブロッキング層は誘電体スペーサによってスペーサから分離され」ているから,「スペーサ」は「誘電体スペーサ」を挟んで「光ブロッキング層」に囲まれており,引用発明の「ゲートとしてのスペーサ」は,本願発明の「当該前記埋込み型光シールドに囲まれて形成された垂直ゲート」に相当する。
ク 引用発明の「チャネルとしてのメサ」は,「隣接して配置された複数のスペーサ」「が,トランジスタT1を設け」るもので,引用文献2の図13(前記第4の1(1))から,「トランジスタT1」が「浮遊拡散領域FD」と「フォトダイオード領域20」の間にあることが認められるから,引用発明の「チャネルとしてのメサ」は,本願発明の「前記光検出器と前記ストレージ領域との間に電荷転送経路を提供する前記垂直ゲートに隣接して形成される転送チャネル」に相当する。
ケ すると,本願発明と引用発明とは,下記(2)の点で一致し,下記(3)の点で相違する。
(2)一致点
「画像センサであって,
感知層であって,
光検出器,
ストレージ領域,及び
前記光検出器の下,かつ前記ストレージ領域上の層に配設された埋込み型光シールド,を含む,感知層と,
前記感知層に取り付けてある金属層と,
当該前記埋込み型光シールドに囲まれて形成された垂直ゲートと,
前記光検出器と前記ストレージ領域との間に電荷転送経路を提供する前記垂直ゲートに隣接して形成される転送チャネルと,
を備える,画像センサ。」
(3)相違点
本願発明の「垂直ゲート」は「前記金属層へ前記埋込み型光シールドを貫通し」ているのに対し,引用発明の「ゲートとしてのスペーサ」は「誘電体分離金属スタック」へ「光ブロッキング層」を「貫通し」ているか不明である点。
2 相違点についての判断
引用発明の「ゲートとしてのスペーサ」が「ゲートとして」機能するためには電圧が印加される必要があることは,当業者に自明であり,電圧が印加されるために,配線層である引用発明の「誘電体分離金属スタック」の「金属層」と電気的に接続しなければならないこと(前記第4の1(1)図2参照。)も,当業者に自明のことである。
してみると,引用発明において,「ゲートとしてのスペーサ」と「誘電体分離金属スタック」とを電気的に接続するために両者を垂直孔により接続し,その結果,「ゲートとしてのスペーサ」が光ブロッキング層を貫通して「誘電体分離金属スタック」に達する形状とすることは,当業者が容易になし得る設計変更である。
以上のとおりであるから,本願発明は,引用文献2に記載された発明に基いて,当業者が容易に発明をすることができたものである。

第6 結言
以上のとおり,本願の請求項13に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-07-10 
結審通知日 2019-07-16 
審決日 2019-07-29 
出願番号 特願2016-533320(P2016-533320)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 田邊 顕人  
特許庁審判長 恩田 春香
特許庁審判官 鈴木 和樹
深沢 正志
発明の名称 埋込み型光シールド及び垂直ゲートを有する画像センサ  
代理人 那須 威夫  
代理人 田中 伸一郎  
代理人 大塚 文昭  
代理人 弟子丸 健  
代理人 西島 孝喜  
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