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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1368458
審判番号 不服2019-14132  
総通号数 253 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-01-29 
種別 拒絶査定不服の審決 
審判請求日 2019-10-24 
確定日 2020-12-08 
事件の表示 特願2017-161492「階段ステップ構造を含む半導体デバイス構造を形成する方法」拒絶査定不服審判事件〔平成30年 4月12日出願公開、特開2018- 61010、請求項の数(17)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成29年8月24日(パリ条約による優先権主張2016年9月21日:米国)の出願であって,その手続の経緯は以下のとおりである。
平成30年11月26日付け :拒絶理由通知書
平成31年 2月21日 :意見書,補正書の提出
令和元年 6月17日付け :拒絶査定
令和元年 10月24日 :審判請求書,手続補正書の提出
令和2年 6月15日付け :拒絶理由通知書(当審)
令和2年 9月10日 :意見書,手続補正書の提出


第2 原査定の概要
原査定(令和元年6月17日付け拒絶査定)の概要は,以下の(理由1),(理由2)のとおりである。
(理由1)本願の請求項1?4,6?20に係る発明は,以下の引用文献1に記載された発明であるから,特許法29条1項3号に該当し,同法同条1項の規定により特許を受けることができない。
(理由2)本願の請求項1?4,6?20に係る発明は,以下の引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものである。また,本願の請求項5に係る発明は,以下の引用文献1に記載された発明及び引用文献2に記載された技術的事項に基づいて当業者が容易に発明をすることができたものである。よって,本願の請求項1?20に係る発明は,特許法29条2項の規定により特許を受けることができない。

引用文献1:米国特許出願公開第2014/0162420号明細書
引用文献2:特開2016-166405号公報


第3 当審拒絶理由の概要
当審拒絶理由(令和2年6月15日付け拒絶理由通知)の概要は,本願の請求項1?8,10?18に係る発明は,以下の引用例1に記載された発明及び引用例2?4に記載された技術的事項に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用例1.米国特許出願公開第2014/0162420号明細書(原査定における引用文献1)
引用例2.特開2014-42029号公報
引用例3.特開2015?133355号公報
引用例4.特開2016-166405号公報(原査定における引用文献2)

第4 本願発明
本願の請求項1?17に係る発明(以下,それぞれ「本願発明1」?「本願発明17」という。)は,令和2年9月10日提出の手続補正書により補正された特許請求の範囲の請求項1?17に記載された事項により特定される発明であり,そのうちの本願発明1は以下のとおりである。

「【請求項1】
半導体デバイス構造を形成する方法であって,
複数の階層を含むスタック構造を基板上に形成することであって,前記複数の階層の各々は,実質的に同じ厚さを有し,かつ,個々に,窒化シリコンを含む犠牲構造と,前記犠牲構造上の,酸化シリコンを含む絶縁構造とを含む,ことと,
前記スタック構造の最上階層の前記絶縁構造の一部分の上に接触してマスキング構造を形成することと,
前記マスキング構造の上,および,前記マスキング構造によって覆われていない前記スタック構造の追加の部分の上に,フォトレジストを形成することと,
前記フォトレジストおよび前記スタック構造を一連の材料除去処理にさらし,前記フォトレジストの一部分と,前記マスキング構造および前記フォトレジストの残りの部分のうちの1つ以上によって覆われていない前記スタック構造の一部分とを選択的に除去して,複数のステップを含む階段ステップ構造を形成することであって,前記複数のステップのうち垂直方向に最も下のステップが,前記マスキング構造の水平方向の境界に直接隣接して配置される,ことと,
前記階段ステップ構造を形成した後に,前記マスキング構造を除去することと,
を含む方法。」

本願発明2?12は,本願発明1を減縮した発明である。
本願発明13は,本願発明1の「スタック構造」「窒化シリコンを含む犠牲構造」「酸化シリコンを含む絶縁構造」を「非導電性スタック構造」「窒化シリコン構造」「酸化シリコン構造」にそれぞれ置き換え,「階段構造を形成すること」について「少なくとも3つのステップを含む」と限定し,本願の請求項2及び請求項10の特定事項を含むものであるから,本願発明1を減縮した発明である。
本願発明14?17は,本願発明13を減縮した発明である。

第5 引用例の記載と引用発明
1.引用例1について
(1)引用例1の記載事項
当審拒絶理由で引用された引用例1には,図2A?2B,図7A?7P,図9A?9C,図10A?10Cとともに次の記載がある。(下線及び和訳は当審による。以下同じ。)
“[0065] FIG. 2A is a perspective view of a vertical-cell-type semiconductor device according to example embodiments of inventive concepts, and FIG. 2B is a cross-sectional view of a portion of an X-axial plane surface and a Y-axial plane surface of FIG. 2A.
[0066] Referring to FIGS. 2A and 2B, according to example embodiments of inventive concepts, a vertical-cell-type semiconductor device 100b may include a substrate 102, and a stack structure stack structure 100S formed on the substrate 102. The stack structure 100S may include an upper stack structure 100HS and a lower stack structure 100LS into which the stack structure 100S is halved.
[0067] The stack structure 100S and a first vertical structure VS1 and a second vertical structure VS2, which may penetrate the stack structure 100S, may be formed in the cell area CA.
[0068] The upper stack structure 100HS may extend to the first pad area WPA1, and the lower stack structure 100LS may extend to the second pad area WPA2. A sacrificial stack structure 100SS may be separated from the upper stack structure 100HS and formed in the sacrificial area SA. Each of the lower stack structure 100LS and the upper stack structure 100HS may include n patterns stacked, and the sacrificial stack structure 100SS may include n-1 floating patterns stacked. A dummy pattern DP may be further formed on the upper stack structure 100HS.
[0069] One end portions of the respective patterns of the lower stack structure 100LS may be formed as a staircase type in the second pad area WPA2, and one end portions of the respective patterns of the upper stack structure 100HS may be formed as a staircase type in the first pad area WPA1.
[0070] One side surfaces of the respective patterns of the sacrificial stack structure 100SS formed in the sacrificial area SA, which face the respective patterns of the upper stack structure 100HS, may be vertically aligned.
[0071] In according to example embodiments of inventive concepts, a staircase forming process may be simultaneously performed in both the first pad area WPA1 and the second pad area WPA2. Thus, the time taken to form word pads 170WP, which are end portions of the respective word lines 170WL, in a staircase form, may be reduced. In this connection, processes of fabricating the semiconductor device according to example embodiments of inventive concepts will now be described with reference to the following drawings.”
(和訳)
“[0065] 図2Aは,本発明の一実施形態による縦型セルタイプの半導体デバイスの斜視図であり,図2BはX軸方向の平面の一部であり,図2AのY軸方向の平面の断面図である。
[0066] 図2A及び図2Bを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bは,基板102と,この基板102上に形成された積層スタック構造100を含むことができる。積層スタック構造100Sは,積層スタック構造100Sで2分割して上部スタック構造100HS及び下部スタック構造100LSを含むことができる。
[0067] スタック構造100S及びスタック構造100Sを貫通する第1垂直構造VS1および第2垂直構造VS2は,セル領域CAに形成されてもよい。
[0068] 上部スタック構造100HSは,第1のパッド領域WPA1まで延びていてもよく,下部スタック構造100LSは,第2パッド領域WPA2まで延びていてもよい。犠牲スタック構造100SSは,上部スタック構造100HSから分離され,そして犠牲領域SAに形成されてもよい。また,下部スタック構造100LS及び前記上部スタック構造100HSの各々は,積層された複数n個のパターンを含んでもよく,犠牲スタック構造100SSはn-1個の浮遊パターンの積層を含んでいてもよい。ダミーパターンDPは,上部スタック構造100HS上にさらに形成することができる。
[0069] 下部スタック構造100LSのそれぞれのパターンの一方の端部は,第2パッド領域WPA2で階段状に形成され,前記上部スタック構造100HSのそれぞれのパターンの一方の端部は,第1パッド領域WPA1で階段状に形成することができる。
[0070] 上部スタック構造HSの各パターンに面する,犠牲領域SAに形成された犠牲スタック構造100SSの各パターンの一方の表面側は,垂直に整列することができる。
[0071] 本発明の一実施形態による,階段形成プロセスは,第1パッド領域WPA1と第2パッド領域WPA2の両方に対して同時に行われることができる。このように,ワードパッド170WPは,各ワード線170WLの端部にあり,階段状に形成されるワードパッド170WPを形成するのに要する時間を減少させることができる。これに関連して,本発明の実施形態に係る半導体装置の製造方法は,以下の図面を参照して説明される。“

“[0075] The substrate 102 may be divided into a cell area CA, a first pad area WPA1, a sacrificial area SA, and a second pad area WPA2 and defined, and the stack structure 108 may be formed on the entire surface of the substrate 102.
[0076] The preliminary stack structure 108 may include interlayer insulating layers 104 and sacrificial layers 106 stacked alternately and repetitively.”
(和訳)
“[0075] 基板102は,セル領域CA,第1パッド領域WPA1,犠牲領域SAと,第2パッド領域WPA2に分割することができ,スタック構造108は,基板102の全面に形成されてもよい。
[0076] 予備スタック構造108は,層間絶縁膜104と犠牲膜106とが交互に繰り返し積層された構造を含むことができる。“

“[0078] The substrate 102 may include a semiconductor material, for example, Si, SiGe, or SOI. The interlayer insulating layer 104 may include SiO_(2), while the sacrificial layer 106 may include silicon nitride (SiNx). Also, the capping layer 110 may include silicon oxide (SiO_(2)).”
(和訳)
“[0078] 基板102は,半導体材料,例えば,Si,SiGe,又はSOIを含むことができる。層間絶縁層104は,SiO_(2)を含んでいてもよく,犠牲層106は,窒化ケイ素(SiNx)を含むことができる。また,キャッピング層110は,酸化シリコン(SiO_(2))を含むことができる。“

“[0144] FIGS. 7A through 7P are cross-sectional views of process operations of a method of fabricating the vertical-cell-type semiconductor device shown in FIGS. 2A and 2B, according to example embodiments of inventive concepts.
[0145] When subsequent processes are the same as in the previous embodiments, a description thereof will be omitted or briefly presented.
[0146] Referring to FIG. 7A, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming a stack structure 108 and a first capping layer 110 on a substrate 102, forming a poly-Si layer 112 on the first capping layer 110, and forming first masks 122b on the poly-Si layer 112.
[0147] The formation of the poly-Si layer 112 may include depositing an amorphous silicon (a-Si) layer, and applying desired (and/or alternatively predetermined) heat. The formation of the first masks 122b may include coating photoresist on a top surface of the poly-Si layer 112 to form a photoresist layer, performing an exposure process, and removing photoresist to leave the photoresist layer 122b only in the cell area CA and the sacrificial area SA.
[0148] For brevity, the preliminary stack structure 108 will be divided into an upper preliminary stack structure 108H and a lower preliminary stack structure 108L and described.
[0149] Referring to FIG. 7B, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include performing a first etching process to remove the poly-Si layer 112, the first capping layer 110 disposed under the poly-Si layer 112, and the sacrificial layer 106 and the interlayer insulating layer 104 disposed under the first capping layer 110, from the first pad area WPA1 and the second pad area WPA2.
[0150] Due to the first etching process, a first poly-Si pattern 112a, a preliminary string selection gate pattern SGP, and a capping pattern 110` may be formed in the cell area CA, and a second poly-Si pattern 112b, a first floating pattern FP1 disposed under the second poly-Si pattern 112b, and a second floating pattern FP2 disposed under the first floating pattern FP1 may be formed in the sacrificial area SA.
[0151] The second poly-Si pattern 112b may be subsequently used as an etch stop pattern configured to stop (and/or limit) an underlying layer from being etched during a staircase forming process. Hereinafter, the second poly-Si pattern 112b will be referred to as an etch stop pattern 112b.
[0152] Referring to FIG. 7C, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming a second mask 124b on the cell area CA, the first pad area WPA1, and the sacrificial area SA. The second mask 124b may include photoresist.
[0153] Referring to FIG. 7D, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include removing the upper preliminary stack structure 108H corresponding to the second pad area WPA2, and removing the second mask 124b. Accordingly, only the lower preliminary stack structure 108L may be present in the second pad area WPA2.
[0154] Referring to FIG. 7E, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming third masks 126b to cover the entire cell area CA and a portion L1 of the first pad area WPA1, and simultaneously, cover the entire sacrificial area SA and a portion L2 of the second pad area WPA2.
[0155] Cut-off lengths L1 and L2 of the first pad area WPA1 and the second pad area WPA2 respectively covered with the third masks 126b may be equal to or greater than the product of an exposed width of a staircase to be formed and the number of steps of the staircase.
[0156] A region of the first pad area WPA1, which is not covered with the third mask 126b, may be referred to as a first exposed area EPA1, while a region of the second pad area WPA2, which is not covered with the third masks 126b, may be referred to as a second exposed area EPA2.
[0157] Hereinafter, staircase forming processes will be described with reference to FIGS. 7F and 7K.
[0158] Referring to FIG. 7F, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include performing a first etching process to form first patterns 130d, 130e and 130f in the first pad area WPA1, the sacrificial area SA, and the second pad area WPA2.
[0159] The first etching process may include removing each of the sacrificial layer 106 exposed by the first exposed area EXP1 and the second exposed area EXP2, and the interlayer insulating layer 104 disposed under the sacrificial layer 106, and simultaneously, shrinking top and side surfaces of the third masks 126a. Accordingly, first patterns 130d and 130f may be formed in the respective areas WPA1, and WPA2, and simultaneously, one end portions of the first patterns 130d and 130f may be exposed in the first pad area WPA1 and the second pad area WPA2.
[0160] The first pattern 130e may be separated from the first pattern 130d of the first pad area WPA1 and formed in the sacrificial area SA, and one side surface of the separated first pattern 130e may be vertically aligned with one side surface of the second etch stop pattern 112b disposed thereon.
[0161] Referring to FIG. 7G, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include performing a second etching process (i.e., a staircase forming process) of forming second patterns 132d, 132e, and 132f under the first patterns 130d, 130e, and 130f.
[0162] Due to the second etching process, the second patterns 132d, 132e, and 132f may be formed under the first patterns 130d, 130e, and 130f in the respective areas WPA1, SA, and WPA2, and simultaneously, end portions of the first patterns 130d and 130f and the second patterns 132d and 132f may be formed as a staircase type in the first pad area WPA1 and the second pad area WPA2. One end portions of the first patterns 130d and 130f may be exposed on side surfaces of the third masks 126b.
[0163] The second pattern 132e may be separated from the second pattern 132d of the first pad area WPA1 and formed in the sacrificial area SA, and one side surface of the second pattern 132e close to the first pad area WPA1 may be vertically aligned with one side surface of the first pattern 130e disposed thereon.”
(和訳)
“[0144] 図7Aから図7Pは,本発明の一実施形態に係る図2A及び2Bに示した縦型セルタイプの半導体デバイスの製造方法の工程の断面図である。
[0145] 以降の処理は,前述の実施形態と同様の場合,その説明は省略または簡略に説明する。
[0146] 図7Aを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,基板102上のスタック構造108および第1キャッピング層110を形成する工程と,前記第1キャッピング層110上に多結晶シリコン層112を形成する工程と,多結晶シリコン層112上に第1マスク122bを形成する工程を含めてもよい。
[0147] 多結晶シリコン層112の形成は,非晶質シリコン(a-Si)層を堆積させ,所望の(及び/又は所定の)熱を適用することを含み得る。第1マスク122bの形成は,フォトレジスト層を形成するために多結晶シリコン層112の上面にフォトレジストを塗布し,露光工程を行い,フォトレジストを除去し,セル領域CAと犠牲領域SAにのみフォトレジスト層122bを残すようにする。
[0148] 簡潔にするために,予備スタック構造108は,上部予備スタック構造108hと下部予備スタック構造108Lに分けて説明する。
[0149] 図7Bを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,第1パッド領域WPA1と第2パッド領域WPA2から多結晶シリコン層112,多結晶シリコン層112の下に配置された第1キャップ層110,及び第1キャッピング層110の下に配置された犠牲層106及び層間絶縁層104を除去する,第1エッチング処理を含むこともできる。
[0150] 第1エッチング処理により,第1多結晶シリコンパターン112a,予備ストリング選択ゲートパターンSGPと,キャッピングパターン110’は,セル領域CAに形成され,前記第2の多結晶シリコンパターン112b,第2の多結晶シリコンパターン112bの下に配置された第1浮遊パターンFP1,および第1浮遊パターンFP1の下に配置された第2浮遊パターンFP2は,犠牲領域SAに形成される。
[0151] 第2多結晶シリコンパターン112bは,その後,階段形成プロセス中に下の層がエッチングされるのを停止(及び/又は制限)するように構成されたエッチストップパターンとして使用することができる。以下では,第2の多結晶シリコンパターン112bをエッチストップパターン112bと呼ぶことにする。
[0152] 図7Cを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,セル領域CA,第1パッド領域WPA1と,犠牲領域SA上の第2マスク124bを形成する工程を含む。第2マスク124bは,フォトレジストを含むことができる。
[0153] 図7Dを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,第2パッド領域WPA2に対応する予備スタック構造108Hを除去し,第2のマスク124bを除去することを含む。従って,下部の予備スタック構造108Lのみが,第2のパッド領域WPA2に存在してもよい。
[0154] 図7Eを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,セル領域CA全体と前記第1パッド領域WPA1の一部L1を覆い,同時に,全犠牲領域SA及び第2パッド領域WPA2の一部L2を覆う第3マスク126bを形成することを含む。
[0155] 第3マスク126bでそれぞれ覆われた第1のパッド領域WPA1と第2パッド領域WPA2のカットオフ長さL1およびL2は,形成すべき階段の幅と階段数との積と同じかそれより大きくすることができる。
[0156] 第3のマスク126bに覆われていない第1のパッド領域WPA1の領域は,第一露出領域EPA1と称されてもよく,第3のマスク126bで覆われていない,第2パッド領域WPA2の領域を第2露出領域EPA2と称されてもよい。
[0157] 以下,階段形成プロセスは,図7F及び図7Kを参照して説明する。
[0158] 図7Fを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,第1パッド領域WPA1,犠牲領域SAと,第2パッド領域WPA2に第1パターン130d,130e,130fを形成する第1のエッチング処理を含むこともできる。
[0159] 第1のエッチング処理では第1露出領域EXP1と第2露出領域EXP2により露出された犠牲層106と,犠牲層106の下に配置された層間絶縁層104を除去すると同時に,第3のマスク126aの上面および側面を縮小することを含むことができる。これにより,第1のパターン130d,130fが,領域WPA1とWPA2にそれぞれ形成され,同時に,第1のパターン130dおよび130fの一方の端部は,第1のパッド領域WPA1と第2パッド領域WPA2を露出させることができる。
[0160] 第1パターン130eは第1パッド領域WPA1の第1パターン130dから分離し,犠牲領域SAに形成されてもよく,分離された第1パターン130eの1つの側面は,その上に配置された第2エッチング停止パターン112bの一側面に垂直に整列される。
[0161] 図7Gを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,第1のパターン130d,130e,130f下の第2パターン132d,132e,132fを形成する第2のエッチング処理(すなわち階段状形成処理)を実行することを含み得る。
[0162] 第2のエッチングプロセスにより,第2パターン132d,132e,および132fは,それぞれ領域WPA1,SA,及びWPA2の第1パターン130d,130e,130fの下に形成されており,同時に,第1のパターン130dと130fと第2パターン132dと132fの端部は,第1パッド領域WPA1と第2パッド領域WPA2に階段型に形成することができる。第1のパターン130d,130fの一方の端部は,第3マスク126bの側面に露出していてもよい。
[0163] 第2パターン132eは,第1のパッド領域WPA1の第2パターン132dから離れ,犠牲領域SAに形成されてもよく,第1パッド領域WPA1に近接する第2パターン132eの一側面は,その上に配置された第1パターン130eの一側面に垂直整列される。

“[0182] Referring to FIG. 7P, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming an insulating layer 152 to cover the first pad area WPA1, the sacrificial area SA, and the second pad area WPA2. The insulating layer 152 may cover the first pad area WPA1, the sacrificial area SA, and the second pad area WPA2, and planarize a top surface of the substrate 102. The insulating layer 152 may include silicon oxide (SiO_(2)).”
(和訳)
[0182] 図7Pを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,第1パッド領域WPA1,犠牲領域SAと,第2パッド領域WPA2を覆うように絶縁層152を形成することを含む。絶縁層152は,第1パッド領域WPA1,犠牲領域SAと,第2パッド領域WPA2を覆い,基板102の上部表面を平坦化することができる。絶縁層152は,酸化シリコン(SiO_(2))を含むことができる。“

“[0189] Referring to FIGS. 8, 9A, and 10A, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming a plurality of through holes H in the cell area CA.
[0190] The through hole H may be formed through the first poly-Si pattern 112a, the first capping pattern 110`, and the preliminary stack structure 108. In some cases, the through hole H may be formed in the pad area PA.
[0191] Referring to FIGS. 9B and 10B, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming a first vertical structure VS 1 to fill the through hole H.
[0192] The formation of the first vertical structure VS1 may include forming a gap-fill pattern GFP to mostly fill the through hole H, forming a channel pattern 120 around the gap-fill pattern GFP, forming a gate dielectric layer GDa around the channel pattern 120, and forming a contact pad CP to fill an upper portion of the gap-fill pattern GFP. In this case, when the through hole H is formed in the pad area PA, the through hole H formed in the pad area PA may not be filled with a vertical structure.
[0193] A process of forming the gate dielectric layer GDa and the channel pattern 120 may include a CMP process for planarizing the surface of the resultant structure. During the CMP process, the first poly-Si pattern 112a and the etch stop pattern 112b formed on the cell area CA and the sacrificial area SA may be removed.
[0194] Referring to FIGS. 9C and 10C, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include forming a second capping layer 160 and a trench T.
[0195] The second capping layer 160 may be formed on the entire surface of the substrate 102 having the vertical structure VS2, and the trench T may penetrate the second capping layer 160, the first capping pattern 110`, and the preliminary stack structure 108 and extend in one direction. Referring to FIG. 8, the trench T may extend from the cell area CA to the pad area PA.”
(和訳)
[0189] 図8,9A及び10Aを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,複数のセル領域CA内のスルーホールHを形成することができる。
[0190] スルーホールHは,第1多結晶シリコンパターン112a,前記第1キャッピング膜パターン110‘,予備スタック構造108を貫通して形成することができる。いくつかの場合において,スルーホールHは,パッド領域PAに形成されてもよい。
[0191] 図9B及び図10Bを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,スルーホールHを埋め込むように第1垂直構造VS1を形成することを含んでもよい。
[0192] 第1垂直構造VS1の形成は,主に,スルーホールHを充填するギャップ充填パターンGFPを形成し,ギャップ充填パターンGFPの周りのチャネルパターン120を形成し,前記チャンネルパターン120付近のゲート誘電体GDaを形成し,ギャップ充填パターンGFPの上部を埋めるようにコンタクトパッドCPを形成することを含む。この場合,スルーホールHがパッド領域PAに形成された時には,パッド領域PAに形成されたスルーホールHは垂直構造で充填されなくてもよい。
[0193] ゲート誘電体GDa及びチャンネルパターン120を形成する工程は,得られた構造の表面を平坦化するためのCMP工程を含むことができる。CMPプロセスの間に,前記セル領域CAと犠牲領域SAに形成された第1多結晶シリコンパターン112a及びエッチストップパターン112bは除去されてもよい。
[0194] 図9C及び図10Cを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,第2キャッピング層160およびトレンチTを形成することを含むことができる。
[0195] 第2キャッピング層160は,垂直構造VS2を有する前記基板102の全面上に形成され,トレンチTは,第2キャッピング層160,前記第1キャッピング膜パターン110’,予備スタック構造108を貫通し,かつ1つの方向に延びていてもよい。図8を参照すれば,トレンチTは,セル領域CAからパッド領域PAまで延びていてもよい。“

“[0198] Referring to FIGS. 8, 9D, and 10D, according to example embodiments of inventive concepts, the method of fabricating the vertical-cell-type semiconductor device 100b may include removing the sacrificial layer 106 from the cell area CA and the pad area PA through the trench T, forming a block layer 168 in contact with the interlayer insulating layer 104 and the gate dielectric layer GDa, and forming a conductive layer 170 in contact with the blocking layer 168 to fill a portion from which the sacrificial layer 106 is removed. The conductive layer 170 may be referred to as a gate electrode 170G, a word line 170WL, and a word pad 170P according to position.
[0199] Next, the method may include forming a second vertical structure VS2 to fill the trench T of the cell area CA, forming cell vias 172 exposing top surfaces of the contact pad CP and pad vias 174 exposing top surfaces of the word pads 170WP, and forming contact electrodes 176 filling the cell vias 172 and pad contact electrodes 178 filling the pad vias 174.”
(和訳)
“[0198] 図8,図9d及び図10dを参照すると,本発明の一実施形態によれば,縦型セルタイプの半導体デバイス100bの製造方法は,セル領域CAとパッド領域PAからトレンチT1を介して犠牲層106を除去し,層間絶縁膜104及びゲート誘電体GDaに接触したブロッキング層168を形成し,ブロッキング層168と接触するように導電層170を形成して犠牲層106が除去された部分を充填することを含むことができる。導電層170は,その位置に応じて,ゲート電極170G,ワード線170WL,ワードパッド170Pと称することができる。
[0199] 次に,本方法は,セル領域CAのトレンチTを埋めるように第2垂直構造VS2を形成し,コンタクトパッドCPの上面を露出するセルビア172と,ワードパッド170WPの上面を露出するパッドビア174を形成し,セルビア172を充填するコンタクト電極176と,パッドビア174を充填するパッドコンタクト電極178を形成する。“

図7Aとして,以下の図面が示されている。


図7Bとして,以下の図面が示されている。


図7Fとして,以下の図面が示されている。


図7Gとして,以下の図面が示されている。


図10Cとして,以下の図面が示されている。


図9Dとして,以下の図面が示されている。


(2)摘記事項の整理
以上によれば,引用例1には以下の事項が記載されているものと理解できる。

ア 縦型セルタイプの半導体デバイス(vertical-cell-type semiconductor device)の製造方法であること。(段落[0144])
イ 基板(substrate)102上に,層間絶縁層(interlayer insulating layer)104と犠牲層(sacrificial layer)106とを交互に繰り返し積層して,予備スタック構造(preliminary stack structure)108を形成すること。(段落[0075]?[0076])
ウ 層間絶縁層104が酸化シリコンを,犠牲層106が窒化シリコンを含んでなること。また,層間絶縁層104と犠牲層106が実質的に同じ厚さを有すること(段落[0078]及び図7A)
エ 第1マスクをフォトレジストのコーティング,露光及び除去プロセスにより形成すること。(段落[0147])
オ 第1マスク(first masks)122bを用いたエッチングにより,予備スタック構造108の最上階層の犠牲層106の犠牲領域(sacrificial area)SA上に,エッチストップパターン(etch stop pattern)112b,第1浮遊パターン(first floating pattern)FP1,及び,第2浮遊パターン(second floating pattern)FP2が積層された構造を形成すること。(段落[0146],[0149]?[0150]及び図7B)
カ セル領域(cell area)CA全体,第1パッド領域(first pad area)WPA1の部分(portion)L1及び犠牲領域SA全体に,第3マスク(third masks)126bを形成すること。(段落[0154])
キ 第1エッチング工程により,犠牲層106及びその下の層間絶縁層104を除去して第1パターン130d及び130eを形成し,同時に第3マスクの上面と側面を縮小すること。(段落[0158]?[0159]及び図7F)
ク 第1エッチング工程により,第1パターン130eが犠牲領域SA上に形成されること。また,第1パターン130eの一方側が,その上に配置されたエッチストップパターン112bの一方側と垂直に整合(align)していること。(段落[0160])
ケ 第2エッチング工程により,第1パターン130dの下方に第2パターン132dを形成し,同時に,第1パターン130dの端部を第3マスクの側面までエッチングして,階段状にすること。(段落[0161]?[0162]及び図7G)
コ 第2エッチング工程により,第2パターン132eが犠牲領域SAに形成されること。また,第2パターン132eの第1パッド領域側の側面が,その上に配置された第1パターン130eと垂直に整合していること。(段落[0163])
サ 第2エッチング工程により階段状にした後,第1パッド領域WPA1,第2パッド領域WPA2及び犠牲領域SAを覆う絶縁層152を形成し,エッチストップパターン112bが露出するまで上面を平坦化すること。(段落[0182]及び図7P)
シ 上面を平坦化した後,セル領域CAに複数のスルーホールHを形成し,当該スルーホールHにチャネルパターン120,ゲート誘電体層GDaを埋め込んでCMP工程により平坦化するとともにエッチストップパターン112bを除去すること。(段落[0192]?[0193]及び図9B,10B)
ス エッチングストップパターン112bが除去された犠牲領域SAを含む基板表面上に第2のキャッピング層160を形成すること。(段落[0194]及び図10C)

(3)引用発明1
上記ア?スによれば,引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「縦型セルタイプの半導体装置の製造方法であって,
基板102上に,酸化シリコンを含んでなる層間絶縁層104と,窒化シリコンを含んでなる犠牲層106を,実質的に同じ厚さで,交互に繰り返し積層して,予備スタック構造108を形成する工程と,
前記予備スタック構造108の最上階層の前記犠牲層106の犠牲領域SAの上に,エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造を形成する工程と,
セル領域CA全体,第1パッド領域WPA1の部分L1及び犠牲領域SA全体に,フォトレジストからなる第3マスク126bを形成する工程と,
前記犠牲層106及びその下の前記層間絶縁層104を除去して第1パターン130d及び130eを形成し,同時に前記第3マスクの上面と側面を縮小する第1エッチング工程と,
前記第1パターン130dの下方に第2パターン132dを形成し,同時に,前記第1パターン130dの端部を第3マスクの側面までエッチングして階段状にする,第2エッチング工程と,
前記第1エッチング工程により,前記第1パターン130eの一方側がその上に配置された前記エッチストップパターン112bの一方側と垂直に整合し,前記第2エッチング工程により,前記第2パターン132eの前記第1パッド領域側の側面が,その上に配置された前記第1パターン130eと垂直に整合し,
前記第2エッチング工程の後,前記第1パッド領域WPA1,前記第2パッド領域WPA2及び前記犠牲領域SAを覆う絶縁層152を形成し,前記エッチストップパターン112bが露出するまで上面を平坦化する工程と,
前記上面を平坦化する工程の後,前記セル領域CAに複数のスルーホールHを形成し,当該スルーホールHに前記チャネルパターン120,前記ゲート誘電体層GDaを埋め込んでCMPにより平坦化するとともに前記エッチストップパターン112bを除去する工程と,
前記エッチングストップパターン112bが除去された前記犠牲領域SAを含む基板表面上に第2のキャッピング層160を形成する工程,
を含む,縦型セルタイプの半導体装置の製造方法。」

2.引用例2の記載
当審拒絶理由で引用された引用例2には,次の記載がある。
「【0021】
他の実施形態によれば,図1の電極ELは,水平膜を以下で説明されるパターニング方法を利用してエッチングし,水平膜を選択的に除去して空いた空間を形成した後,空いた空間を導電膜で満たすことによって,得られる結果物であり得る。
即ち,水平膜は電極ELが配置される空間を定義する犠牲膜として使用され得る。」
「【0031】
図3?図5を参照すると,基板10上に水平膜100及び層間絶縁膜200を交互に積層して積層体STを形成する(ステップS1)。 基板10は,第1領域R1,第2領域R2,及びこれらの間のアレイ領域RAを含む。
水平膜100は,層間絶縁膜200に対してエッチング選択性を有する物質で形成する。例えば,層間絶縁膜200はシリコン酸化膜であり,水平膜100はシリコン窒化膜,シリコン酸化窒化膜,多結晶シリコン膜,又は金属膜の中の少なくとも1つを含む。
実施形態において,水平膜100は同一の物質で形成され得る。
【0032】
図3,図4及び図6を参照すると,積層体STに対する第1パターニング工程(ステップS21)を実施する。
この実施形態によれば,第1パターニング工程(ステップS21)は複数回のエッチング段階を含み,エッチング段階の各々は,上述した共通的な多層エッチング方式で実施することができる。
【0033】
例えば,第1パターニング工程(ステップS21)は少なくとも2回のエッチング段階を含み,エッチング段階の各々は,第1及び第2領域R1,R2上に位置する積層体STの部分を同一のエッチング深さにエッチングするように実施する。
このような共通的なエッチング方式の具現のために,エッチング段階の各々は,第1及び第2領域R1,R2の全てを露出させる所定のエッチングマスクを使用して実施する。
図6に示すように,一実施形態によれば,エッチング段階の各々でのエッチング深さは水平膜100の垂直的なピッチの2倍に相当する。
【0034】
一方,第1パターニング工程(ステップS21)が共通的なエッチング方式で実施される複数回のエッチング段階を含む場合,エッチング段階の中で時間的に連続する少なくとも2つの段階は1つのエッチングマスクを共通に使用して実施することができる。
例えば,時間的に後行するエッチング段階は時間的に先行するエッチング段階で使用された第1エッチングマスク201の水平的な大きさを縮小させる段階を含む。
縮小された第1エッチングマスク201は時間的に後行するエッチング段階でエッチングマスクとして再使用される。このようなエッチングマスクの再使用は,誤整列によって起こる技術的難しさ,そして高費用のフォトリソグラフィー工程の回数を減らすことができる。
【0035】
この実施形態での第1パターニング工程(ステップS21)でのように,複数回のエッチング段階がエッチングマスクの縮小段階を含む場合,積層体STの外側部分にはその内側部分に比べてエッチング段階がさらに数回実施される。
これによって,第1パターニング工程(ステップS21)の間にエッチングされる積層体STの部分(以下,第1エッチング部分E1)の深さは,アレイ領域RAから遠くなるほど,不連続的に増加する。 即ち,図6に示すように,積層体ST及び第1エッチング部分E1は,第1及び第2領域R1,R2上で階段形態の構造を有するように形成される。
【0036】
上述したように,第1パターニング工程(ステップS21)が共通的なエッチング方式に実施されるので,第1領域R1と第2領域R2上に位置する積層体STの2つの部分,又は第1エッチング部分E1は実質的にミラー対称性を有するように形成される。
【0037】
図3,図4,及び図7を参照すると,積層体STに対する第2パターニング工程(ステップS22)を実施する。 この実施形態によれば,第2パターニング工程(ステップS22)は上述した選択的な単層エッチングの方式で実施される1回のエッチング段階を含む。 例えば,第2パターニング工程(ステップS22)は,第2領域R2上に位置する積層体STの一部を水平膜100の垂直的なピッチPに該当する深さにエッチングする段階を含む。第2パターニング工程(ステップS22)は第1領域R1を覆い,第2領域R2を露出させる第2エッチングマスク202を使用して実施する。第2エッチングマスク202は,図7に示すように,第2領域R2上の第1エッチング部分E1及びその周辺領域を露出させるように形成される。
【0038】
以下,説明を簡単にするため,第2パターニング工程(ステップS22)を通じて新しくエッチングされた積層体STの一部分は第2エッチング部分E2と称する。 この実施形態によれば,第2パターニング工程(ステップS22)は選択的なエッチング方式で実施されるので,第2エッチング部分E2は第2領域R2上のみに局所的に形成される。 これによって,第1領域R1と第2領域R2との上に位置する積層体STの2つの部分はそれ以上ミラー対称性を有しないようになる。
【0039】
また,第2パターニング工程(ステップS22)が単層エッチングの方式で実施されるので,露出部分の高さにおいて,第1及び第2領域R1,R2の各々の上部に位置する積層体STの2つの部分は,水平膜100の垂直的なピッチPに該当する高さの差を有するようになる。 その結果,積層体STを構成する水平膜100は,図1を参照して説明したのと同一である階段形態の連結構造を有するようになる。また,上述した実施形態によれば,水平膜100の各々は連結部CP及び整列部APを有するように形成される。
【0040】
図3,図4,及び図8を参照すると,第2パターニング工程(ステップS22)が実施された結果物上に配線構造体300を形成する(ステップS3)。 一実施形態によれば,図8に示すように,配線構造体300は,水平膜100の連結部CPに接続するプラグ301及びプラグ301と連結されるパッド302,ビア303,及び金属ライン304を含むが,本発明の実施形態がこれに限定されることではない。」
「【0128】
図60及び図61は,本発明の実施形態による半導体装置の製造方法を利用して形成された3次元半導体メモリ装置を例示的に示す斜視図である。 先に説明したことと同一の構成要素に対する重複する説明は省略する。 図60及び図61を参照すると,電極ELが図1又は図27を参照して説明した構造的特徴を有するように形成される。」
以上の記載から,引用例2には,階段状の構造を備えた3次元半導体メモリ装置の製造方法において,犠牲膜の上に層間絶縁膜を積層した構成を各階層としてスタック構造を形成する技術が記載されているものと理解できる。また,上記段落[0034]?[0035]から,エッチングマスクの水平的な方向を縮小させてからエッチングを行うことにより階段形態の構造を形成する技術が記載されているものと理解できる。

3.引用例3の記載
当審拒絶理由で引用された引用例3には,次の記載がある。
「【0126】
まず,図7Aに示すように,絶縁膜-電極膜積層体53上にハードマスク膜31(311a)を介してマスク71を配置するマスク配置工程を行う。この際,次のエッチング工程で絶縁膜及び電極膜をエッチングする分だけ絶縁膜-電極膜積層体53上に配置したハードマスク膜311aが露出するようにマスク71を形成する。
【0127】
なお,後述するマスク71の一部を除去するトリム工程を繰り返し実施する際,マスク71の厚さも徐々に減少する。このため,マスク71はトリム工程の繰り返し回数等を勘案して十分な厚さとなるように形成することが好ましい。マスク71の材料は特に限定されないが,絶縁膜や電極膜をエッチングした際に,マスク71もエッチングされないことが好ましい。このため,マスク71は有機物のマスク,例えばフォトレジストとすることが好ましい。
【0128】
また,図7A,図7Bでは,ワードラインコンタクト部領域Yのみを示しているが,メモリストリングス領域Xの絶縁膜-電極膜積層体53上の全面にもマスクを配置することが好ましい。これは,メモリストリングス領域Xに形成した絶縁膜や電極膜が後述するエッチング工程等でエッチングされることを防止するためである。
【0129】
次に,異方性エッチングにより,絶縁膜-電極膜積層体53の最上層の絶縁膜12h及び電極膜52gのうち,マスク71から露出した,図中点線で囲まれたエッチング領域72を除去する絶縁膜-電極膜エッチング工程を実施する。なお,この際エッチング領域72内のハードマスク膜311aもエッチングにより除去される。
【0130】
さらに段差を形成するため,等方性エッチングにより,マスク71のうち点線で囲まれたトリム領域73を除去するトリム工程を実施する。トリム工程後は図7Bに示した状態となる。
【0131】
その後,絶縁膜-電極膜エッチング工程と,トリム工程と,を交互に繰り返し実施する繰り返し工程を実施することができる。
【0132】
例えば,図7Bに示した状態から上述のエッチング工程と同様にエッチングを実施することにより,エッチング領域74,75を除去することができる。そして,トリム工程を実施することによりマスク71のうち,トリム領域76を除去することができる。
【0133】
繰り返し工程を実施することにより,例えば図7Cに示したような絶縁膜-電極膜積層体53の端部を階段状に加工し,ワードラインコンタクト部を形成することができる。」
以上の記載から,引用例3には,絶縁膜-電極積層体に段差を形成するために,フォトレジストマスクの一部を除去する工程が記載されているものと理解できる。


4.引用例4の記載
当審拒絶理由で引用された引用例4には,次の記載がある。
「【0019】
非晶質炭素およびシリコン膜は,高アスペクト比のフィーチャをエッチングするためのハードマスクとして使用される。3Dメモリ等の一部の用途において,ハードマスク膜は高エッチング選択性である必要がある。結果的に,ハードマスク膜は硬く,高密度で,除去し易さとエッチング選択性とのバランスがとれていなくてはならない。本明細書に記載のシステムおよび方法は,非晶質炭素またはシリコンハードマスク膜を高密度化することで誘電エッチング化学反応に対するエッチング選択性を上昇させることに使用し得る。
【0020】
本明細書に記載のシステムおよび方法では,非晶質炭素またはシリコンハードマスク膜に金属系ドーパントをドープする。単なる例ではあるが,金属系ドーパントは金属ハロゲン化物前駆体によりもたらされ得る。幾つかの例において,金属ハロゲン化物前駆体は,フッ化タングステン(WFa),塩化チタン(TiClb),塩化タングステン(WClc),塩化ハフニウム(HfCld),塩化タンタル(TaCle)および他の適切な金属ハロゲン化物前駆体を含み得て,a,b,c,dおよびeはゼロより大きい整数である。前述の金属ハロゲン化物前駆体例はフッ素および塩素を含むが,臭素(Bｒ)またはヨウ素(I)を含む他の金属ハロゲン化物前駆体も使用し得る。他の例において,金属系ドーパントは,テトラキス(ジメチルアミノ)チタン(TDMAT)前駆体,ビス(ｔeｒｔ-ブチルイミド)-ビス-(ジメチルアミド)タングステン(BTBMW)前駆体または他の適切な金属前駆体によりもたらされ得る。」
「【0022】
本明細書に記載の金属系前駆体を使用してドープされる非晶質炭素またはシリコンハードマスク膜は,より高い架橋度により,それぞれ金属炭化物または金属ケイ化物を含むハードマスク膜を作り出す。ドーピングレベルが高いと選択性は上昇するが,続くステップにかかるコストも上昇する傾向がある。したがって,ドーピングレベルと選択性とのバランスをとる。得られる金属ドープ非晶質炭素またはシリコンハードマスク膜はより硬く,より高密度であり,それでいて半導体ハードマスク用途向けに除去可能なままである。」
以上の記載から,引用例4には,エッチング用ハードマスクとして金属系ドーパントをドープされた非晶質炭素を使用することが記載されていると理解できる。


第6 対比・判断
1.本願発明1と引用発明1との一致点及び相違点
本願発明1と引用発明1を比較する。

ア 引用発明1における「縦型セルタイプの半導体装置の製造方法」は,本願発明1における「半導体デバイス構造を形成する方法」に相当する。
イ 引用発明1における「予備スタック構造104」が,本願発明1における「スタック構造」に相当し,以下同様に,「犠牲層106」が「犠牲構造」に,「層間絶縁層104」が「絶縁構造」に,「フォトレジストからなる第3マスク」が「フォトレジスト」に,それぞれ相当する。
ウ エッチング工程の際に積層構造をマスクとすることは慣用手段(必要ならば上記引用例3の段落[0053]を参照。)であるから,引用発明1における「エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造」は,本願発明1における「マスキング構造」に相当する。
エ 引用発明1における「基板102上に,酸化シリコンを含んでなる層間絶縁層104と,窒化シリコンを含んでなる犠牲層106を,実質的に同じ厚さで,交互に繰り返し積層して,予備スタック構造108を形成する工程」は,本願発明1における「複数の階層を含むスタック構造を基板上に形成することであって,前記複数の階層の各々は,実質的に同じ厚さを有し,かつ,個々に,窒化シリコンを含む犠牲構造と,前記犠牲構造上の,酸化シリコンを含む絶縁構造とを含む,こと」に相当する。
オ 引用発明1における「前記予備スタック構造108の最上階層の前記犠牲層106の犠牲領域SAの上に,エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造を形成する工程」は,本願発明1における「前記スタック構造の最上階層の前記絶縁構造の一部分の上に接触してマスキング構造を形成すること」に対応する。ここで,引用発明1における「犠牲領域SA」は,「予備スタック構造108の最上階層の前記犠牲層106」の一部分であることは明らかであるから,本願発明1と引用発明1は,「前記スタック構造の最上階層の一部分の上に接触してマスキング構造を形成する」点で一致する。
カ 引用発明1における「セル領域CA全体,第1パッド領域WPA1の部分L1及び犠牲領域SA全体に,フォトレジストからなる第3マスク126bを形成する工程」は,本願発明1における「前記マスキング構造の上,および,前記マスキング構造によって覆われていない前記スタック構造の追加の部分の上に,フォトレジストを形成すること」に相当する。
キ 引用発明1における「第1エッチング工程により,前記犠牲層106及びその下の前記層間絶縁層104を除去して第1パターン130dを形成し,同時に前記第3マスクの上面と側面を縮小する第1エッチング工程」と,「第2エッチング工程により,前記第1パターン130dの下方に第2パターン132dを形成し,同時に,前記第1パターン130dの端部を第3マスクの側面までエッチングして階段状にする,第2エッチング工程」は,本願発明1における「前記フォトレジストおよび前記スタック構造を一連の材料除去処理にさらし,前記フォトレジストの一部分と,前記マスキング構造および前記フォトレジストの残りの部分のうちの1つ以上によって覆われていない前記スタック構造の一部分とを選択的に除去して,複数のステップを含む階段ステップ構造を形成すること」に相当する。
ク 引用発明1における「前記第1エッチング工程により,前記第1パターン130eの一方側がその上に配置された前記エッチストップパターン112bの一方側と垂直に整合し,前記第2エッチング工程により,前記第2パターン132eの第1パッド領域側の側面が,その上に配置された前記第1パターン130eと垂直に整合していること」は,本願発明1における「前記複数のステップのうち垂直方向に最も下のステップが,前記マスキング構造の水平方向の境界に直接隣接して配置される,こと」に相当する。
ケ 引用発明1における「前記第2エッチング工程の後」は,本願発明1における「前記階段ステップ構造を形成した後」に対応し,本願発明1と引用発明1は,ともに「前記階段ステップ構造を形成した後に所定の工程を行うこと」で共通する。

以上によれば,本願発明1と引用発明1の一致点,相違点は以下のとおりである。
＜一致点＞
「半導体デバイス構造を形成する方法であって,
複数の階層を含むスタック構造を基板上に形成することであって,前記複数の階層の各々は,実質的に同じ厚さを有し,かつ,個々に,窒化シリコンを含む犠牲構造と,前記犠牲構造上の,酸化シリコンを含む絶縁構造とを含む,ことと,
前記スタック構造の最上階層の一部分の上に接触してマスキング構造を形成することと,
前記マスキング構造の上,および,前記マスキング構造によって覆われていない前記スタック構造の追加の部分の上に,フォトレジストを形成することと,
前記フォトレジストおよび前記スタック構造を一連の材料除去処理にさらし,前記フォトレジストの一部分と,前記マスキング構造および前記フォトレジストの残りの部分のうちの1つ以上によって覆われていない前記スタック構造の一部分とを選択的に除去して,複数のステップを含む階段ステップ構造を形成することであって,前記複数のステップのうち垂直方向に最も下のステップが,前記マスキング構造の水平方向の境界に直接隣接して配置される,ことと,
を含む方法。」である点。

＜相違点1＞
本願発明1では,「マスキング構造」を「スタック構造の最上階層の前記絶縁構造の一部分の上に接触して」形成するのに対し,引用発明1では,「エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造」を,「予備スタック構造の最上階層の前記犠牲層106」の一部分の上に形成する点。
＜相違点2＞
本願発明1は「前記階段ステップ構造を形成した後に,前記マスキング構造を除去する」のに対し,引用発明1では「前記第2エッチング工程の後」に,「エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造」を除去していない点。

2.相違点に対する判断
事案に鑑み,はじめに相違点2から検討する。
引用発明1では,「前記第2エッチング工程の後」に「前記第2エッチング工程の後,前記第1パッド領域WPA1,前記第2パッド領域WPA2及び前記犠牲領域SAを覆う絶縁層152を形成し,前記エッチストップパターン112bが露出するまで上面を平坦化する工程」と,「前記上面を平坦化する工程の後,前記セル領域CAに複数のスルーホールHを形成し,当該スルーホールHに前記チャネルパターン120,前記ゲート誘電体層GDaを埋め込んでCMPにより平坦化するとともに前記エッチストップパターン112bを除去する工程」と,「前記エッチングストップパターン112bが除去された前記犠牲領域SAを含む基板表面上に第2のキャッピング層160を形成する工程」とを行っている。
すなわち,引用発明1では,「エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造」のうち,「第1浮遊パターンFP1」及び「第2浮遊パターンFP2」を残したまま,その上に「第2のキャッピング層160」を形成している。
そして,引用例1の図9Dから,第1浮遊パターンFPを構成する層と同一の層である「第1キャッピング層110‘」によって,最上層に位置する「ゲート電極170」と「第2のキャッピング層160」を貫通する「コンタクト電極176」との間隔が保持されていることが見て取れる。そして,当該間隔によって,「ゲート電極170」と「コンタクト電極176」の絶縁が確保されているものと理解できる。
そうすると,引用発明1において,本願発明1の「マスキング構造」に相当する「エッチストップパターン112b,第1浮遊パターンFP1,第2浮遊パターンFP2が積層された構造」を除去することには,阻害要因があるといえる。
また,上記引用例2?4にも,上記の阻害要因を克服しつつ引用例1の当該「積層された構造」を除去することを示唆するような技術は,開示されていない。
したがって,当業者といえども,引用発明1及び引用例2?4に記載された技術的事項に基づいて,上記相違点2に係る構成を想到することが容易になし得たとはいえないから,相違点1について検討するまでもなく,本願発明1は,引用発明1及び引用例2?4に記載された事項から当業者が容易に発明できたものとはいえない。

3.本願発明2?17について
本願発明2?17も,上記相違点2に係る構成,すなわち,本願発明1の「前記階段ステップ構造を形成した後に,前記マスキング構造を除去する」との構成を備えるものであるから,本願発明1と同じ理由により,引用発明1及び引用例2?4に記載された技術的事項に基づいて当業者が容易に発明できたものとはいえない。


第7 原査定についての判断
当審拒絶理由通知後の補正により,本願発明1?17は「前記階段ステップ構造を形成した後に,前記マスキング構造を除去する」という事項を有するものとなっており,拒絶査定において引用された引用文献1(すなわち引用例1)に記載された発明ではなく,また,当業者であっても,拒絶査定において引用された引用文献1?2に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由1及び2を維持することはできない。


第8 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2020-11-18 
出願番号 特願2017-161492(P2017-161492)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 恩田 春香
特許庁審判官 小川 将之
脇水 佳弘
発明の名称 階段ステップ構造を含む半導体デバイス構造を形成する方法  
代理人 大菅 義之  
代理人 野村 泰久  
代理人 天田 昌行  
代理人 青木 宏義  

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