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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1368607
審判番号 不服2020-3454  
総通号数 253 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-01-29 
種別 拒絶査定不服の審決 
審判請求日 2020-03-12 
確定日 2020-12-15 
事件の表示 特願2018-567723「強誘電体メモリの中のマルチレベルストレージ」拒絶査定不服審判事件〔平成30年 1月 4日国際公開, WO2018/005019,令和 1年 8月15日国内公表,特表2019-522863, 請求項の数(15)〕について, 次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は, 特許すべきものとする。 
理由 第1 手続の経緯
本願は,2017年6月6日(パリ条約による優先権主張外国庁受理 2016年6月27日 米国)を国際出願日とする出願であって,令和1年5月17日付けで拒絶理由通知がされ,令和1年8月20日に意見書と補正書が提出され,令和1年11月11日付けで拒絶査定(原査定)がされ,これに対し,令和2年3月12日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。


第2 原査定の概要
原査定(令和1年11月11日付け拒絶査定)の概要は次のとおりである。

本願の請求項1-7,9-16に係る発明は,以下の引用文献1,2に基づいて,本願の請求項8に係る発明は,以下の引用文献1-3に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引 用 文 献 等 一 覧
1.特開平09-102191号公報
2.特開2001-067880号公報
3.特表2002-529876号公報


第3 本願発明
本願請求項1ないし15に係る発明(以下,それぞれ「本願発明1」ないし「本願発明15」という。)は,令和2年3月12日付けの手続補正で補正された特許請求の範囲の請求項1ないし15に記載された事項により特定される発明であり,以下のとおりのものである。

「【請求項1】
強誘電体メモリセルを動作させる方法であって、
センス増幅器において、前記強誘電体メモリセルの誘電体に関連付けられる第1の電荷を受け取ることと、
第1の時間において前記センス増幅器を活性化させることと、
前記第1の電荷を受け取った後に前記強誘電体メモリセルと結合されたディジットラインから前記センス増幅器を絶縁することと、
前記強誘電体メモリセル及び前記センス増幅器と結合された前記ディジットラインから前記センス増幅器を絶縁解除することと、
前記ディジットラインから前記センス増幅器を絶縁解除した後に、前記センス増幅器において、前記強誘電体メモリセルの分極に関連付けられる第2の電荷を受け取ることと、
前記第1の時間の後の第2の時間において前記センス増幅器を活性化させることと
を含む、方法。
【請求項2】
前記センス増幅器において前記第1の電荷を受け取ることを少なくとも部分的に開始させるために、前記強誘電体メモリセルと結合されたワードラインを活性化させることをさらに含む、請求項1に記載の方法。
【請求項3】
前記第1の時間において前記センス増幅器を活性化させることに少なくとも部分的に基づいて、ラッチにおいて前記第1の電荷を蓄積することをさらに含む、請求項1に記載の方法。
【請求項4】
前記第2の時間に前記センス増幅器を活性化した後に、前記第1の電荷を前記強誘電体メモリセルに書き込むことをさらに含む、請求項3に記載の方法。
【請求項5】
前記方法は、前記第1の時間に前記センス増幅器を活性化させることに少なくとも部分的に基づいて、前記強誘電体メモリセルの中に記憶されている情報を出力することをさらに含み、
前記情報を出力することは、前記第2の電荷を受け取ることと重なり合っている、
請求項3に記載の方法。
【請求項6】
前記第2の時間に前記センス増幅器を活性化させる前に、前記第1の電荷を前記強誘電体メモリセルに書き込むことをさらに含む、請求項3に記載の方法。
【請求項7】
第2のセンス増幅器において、第2の強誘電体メモリセルの誘電体に関連付けられる電荷を受け取ることと、
前記第2のセンス増幅器を活性化させることと、
前記第2のセンス増幅器を活性化させることに少なくとも部分的に基づいて、前記第2の強誘電体メモリセルの中に記憶されている情報を出力することと
をさらに含む、請求項1に記載の方法。
【請求項8】
前記第1の時間において前記センス増幅器を活性化した後に、前記強誘電体メモリセルと結合されたワードラインを非活性化させることと、
少なくとも1つのイコライザを使用して、前記強誘電体メモリセルと前記センス増幅器との間のターゲットディジットラインを事前充電することと
をさらに含む、請求項1に記載の方法。
【請求項9】
前記センス増幅器を非活性化させることと、
前記センス増幅器において前記第2の電荷を受け取ることを少なくとも部分的に開始させるために、前記強誘電体メモリセルと結合されたワードラインを活性化させることと
をさらに含む、請求項1に記載の方法。
【請求項10】
前記第2の時間において前記センス増幅器を活性化させることは、前記センス増幅器の中のディジットライン間の電圧差を増加させることを含む、請求項1に記載の方法。
【請求項11】
前記第1の電荷は、第1の極性を有しており、前記第2の電荷は、前記第1の電荷の反対の第2の極性を有している、請求項1に記載の方法。
【請求項12】
前記第1の電荷および前記第2の電荷は、同じ極性を有している、請求項1に記載の方法。
【請求項13】
前記センス増幅器が前記第2の時間において活性化されているときに、セルプレートの電圧が前記センス増幅器の基準電圧以下であるかどうかを決定することと、
前記決定に少なくとも部分的に基づいて、前記第2の時間の後に前記強誘電体メモリセルに前記第2の電荷を書き込むことと
をさらに含む、請求項1に記載の方法。
【請求項14】
前記第2の時間の後に前記強誘電体メモリセルに前記第1の電荷を書き込むことをさらに含む、請求項13に記載の方法。
【請求項15】
前記第1の時間において前記強誘電体メモリセルに前記第1の電荷を書き込むことと、
前記第1の時間と重なり合う前記第2の時間において前記強誘電体メモリセルに前記第2の電荷を書き込むことと
をさらに含む、請求項1に記載の方法。」

第4 引用文献,引用発明等
1 引用文献1について
ア 本願の優先日前に頒布され,原査定の拒絶の理由に引用された,特開平9-102191号公報(以下,これを「引用文献1」という。)には,図面とともに次の事項が記載されている。(下線は当審により付与。以下同じ。)

a 「【0001】
【発明の属する技術分野】本発明は強誘電体材料を容量キャパシタの誘電体に用いたメモリセルを有する半導体記憶装置に関し、特に低電力でかつ大容量化を図った半導体記憶装置と、そのメモリセルへのデータのアクセス方法に関する。」

b 「【0010】そこで、本発明においては、強誘電体材料の分極を多元的に行わせ、1つの容量キャパシタにおいて4つの異なる状態を現出させて容量の増大を図っている。すなわち、図3は強誘電性材料のヒステリシス特性を示しており、強誘電性材料の膜厚をdとしたとき、Vc=Ec・d以上の電場が印加されると分極が反転する。ここで、Ecは抗電界と呼ばれる強誘電体特有の電気特性で、強誘電体材料の種類、膜質により決定される。強誘電性材料を用いたメモリの電源を遮断した時に、図3中にA点、C点で示す双安定状態が存在することで、分極を利用してデータを記憶することができる。この、A点、C点の安定状態をここではFRAMモードと称する。また、強誘電性材料は強誘電成分とともに常誘電成分も持っており、通常のDRAMと同様にC点、B点、若しくはA点、D点をデータの記憶に用いることもできる。このB点、D点をここではDRAMモードと称する。
【0011】このような、ヒステリシス特性上の4つの安定状態を、図1及び図2に示したIT-IC型メモリセルにおいて考慮すると、ワード線1がLowレベルのときには、D点、B点の状態にあり、ワード線1をLowレベルからHighレベルに変化させる時に、Dの状態はAの状態に変化し、-(Pmax-Pr)の電荷を放出する。同様に、Bの状態は、(Pmax-Pr)の電荷を放出してCの状態に遷移する。
【0012】いま、図4で示すように、複数個のメモリセルMCのビット線2とプレート線3を共通とし、センスアンプ回路20により前記ビット線2の電位を、これと対をなすビット線2’に対して参照電位発生回路21から供給される参照電位と比較してメモリセルMCのデータ読み出しを行う場合を考える。Vddを高電位、Vssを低電位としたとき、ビット線2及びプレート線3のレベルを(Vdd-Vss)/2の電位にプリチャージして、各メモリセルMCのワード線10,11,12,?,1nをLowレベルからHighレベルに変化させるとする。ビット線2,2’の容量をC_(B) とすれば、D点、B点の状態は、A点、C点の状態に遷移する際に、それぞれ、
-(Pmax-Pr)/C_(B) 、(Pmax-Pr)/C_(B)
だけビット線電位を変化させる。また、同図のSAP、SANはセンスアンプ活性化信号で、通常(Vdd-Vss)/2の電位にプリチャージしておき、ビット線電位が確定した後にそれぞれVdd,Vssの電位にすることで、センスアンプ回路20を活性化する。
【0013】ここで、|Pmax-Pr|C_(B) の値が、ビット線に乗るノイズレベルVnoiseより十分大きい場合は、センスアンプ回路にリファレンス電位Vrefとして(Vdd-Vss)/2を供給することにより、B点の状態でデータを記憶しているメモリセルは、ワード線のLowレベルからHighレベルへの変化に対応してビット線に(Pmax-Pr)/C_(B) だけの電位変化を起こし、ビット線の電位は、
(Vdd-Vss)/2+(Pmax-Pr)/C_(B)
となる。D点の状態でデータを記憶しているメモリセルは、同様に、ビット線に-(Pmax-Pr)/C_(B) の電位変化を起こす。センスアンプ回路20はビット線対2,2’の差電位を増幅するため、センスアンプ活性化時にB点の状態はビット線2をVddに、C点の状態はビット線2をVssにする。このときのビット線電位の変化を図5に示す。
【0014】B点とC点が引き起こすビット線2上の電位変化は、D点とA点を用いても同様に引き起こされる。これは通常のDRAMの読み出し方法と同様である。この場合、センスアンプ回路20の参照電位としては、(Vdd-Vss)/2の電位を用いればよい。
【0015】次に、C点とA点の情報を読み出すことを考える。これは通常の強誘電体メモリの読み出し方と同様であり、前記T.Sumiらによる文献にも示されている。この様子を図6に示す。この場合は、ビット線レベル、センスアンプ回路20のSAP,SANノードをそれぞれ低電位レベル(Vss)にプリチャージしておき、参照電位として、2Pr/CB>Vref2>(Pmax-Pr)/CBである電位Vref2を用いる。
【0016】以上の2通りの方法を用いることにより、図3に示すところの、A、B、C、Dの各点に対応する情報を読み出すことができる。ここで、FRAMモードの情報を先に読み出してしまうと、DRAMモードで保持された情報は破壊される。したがって、読み出し時においては、DRAMモードでの読み出しを先に、FRAMモードでの読み出しを後で行うことが必要である。4値のデータの読み出しに関しては、DRAMモードで読み出した2値のデータを保存しておき、FRAMモードで読み出したデータとの論理和を取ることで行える。このことを実現する回路構成を図7に示す。」

c 「図1



d 「図3




e 「図4




イ 上記aないしeからすると,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されている。

「強誘電体材料を容量キャパシタの誘電体に用いたメモリセルへのデータのアクセス方法であって,
1つの容量キャパシタの4つの異なる状態である,強誘電性材料を用いたメモリの電源を遮断した時に安定状態である分極を利用してデータを記憶するA点,C点(FRAMモードと称する)と,強誘電性材料が強誘電成分とともに持っている常誘電成分を利用したB点,D点(DRAMモードと称する)を現出させて容量の増大を図るものであって,ワード線1がLowレベルのときには,D点,B点の状態にあり,ワード線1をLowレベルからHighレベルに変化させる時には,Dの状態はAの状態に変化し電荷を放出し,同様に,Bの状態は電荷を放出してCの状態に遷移するものであり,
複数個のメモリセルのビット線2とプレート線3を共通とし,センスアンプ回路20により前記ビット線2の電位を,これと対をなすビット線2’に対して参照電位発生回路21から供給される参照電位と比較してメモリセルのデータ読み出しを行う場合であって,
Vddを高電位,Vssを低電位としたとき,ビット線2及びプレート線3のレベルを(Vdd-Vss)/2の電位にプリチャージして,各メモリセルのワード線をLowレベルからHighレベルに変化させると,D点,B点の状態は,A点,C点の状態に遷移し,それぞれ,ビット線電位が変化し,ビット線電位が確定した後,センスアンプ回路20を活性化させ,センスアンプ回路20でビット線対2,2’の差電位を増幅させ,
C点とA点の情報を読み出しの場合は,ビット線レベル,センスアンプ回路20のSAP,SANノードをそれぞれ低電位レベル(Vss)にプリチャージして行い,
A,B,C,Dの各点に対応する情報の読み出しにおいては,DRAMモードでの読み出しを先に,FRAMモードでの読み出しを後で行う,
強誘電体材料を容量キャパシタの誘電体に用いたメモリセルへのデータのアクセス方法。」

2 引用文献2について
ア 本願の優先日前に頒布され,原査定の拒絶の理由に引用された特開2001-67880号公報(以下,これを「引用文献2」という。)には,図面とともに次の事項が記載されている。

a 「【0017】(2)強誘電体キャパシタに対してユニポーラ(単極)パルスを繰り返し印加する,または,直流電圧を継続して印加すると,分極が反転し難くなる現象(インプリント:擦り込み)
【0018】現象(1)に関しては,近年,Fatigue現象がほとんど生じない強誘電体材料および電極材料が研究開発され,問題が解消されつつある。
【0019】一方,現象(2)に関しては,未だ有効な手段が見いだされていない。しかも,強誘電体メモリ装置を例えばロジックICに搭載するためには,80℃程度の動作保証が要求されるが,この温度下でインプリントが著しくなることが明らかになっている。
【0020】以上のように,インプリントによる特性劣化が1T1Cタイプの強誘電体メモリ装置の実用化を阻害する大きな要因であった。
【0021】本発明は,上記のような問題点に鑑みてなされたものであり,その目的は,インプリントによる特性劣化が防止された強誘電体メモリ装置,および,インプリントによる特性劣化を防止する強誘電体メモリ装置の動作方法を提供することにある。」


b 「【0051】時点t1において,第1制御信号Sを論理的低レベル(以下,「Lレベル」という。)とし,第2制御信号/Sを論理的高レベル(以下,「Hレベル」という。)とする。これによって,第1スイッチ部SW1はオフ状態となり,第2スイッチ部SW2はオン状態となる。したがって,ビット線BLは,プリチャージ回路111から電気的に切り離され,第1サブビット線SBLに電気的に接続される。
【0052】時点t2において,ワード線WLをHレベルとする。
【0053】時点t3において,プレート線PLをHレベルとする。ここで,強誘電体キャパシタ105は,状態0にある場合は状態Aに遷移し,状態0’にある場合は状態A’に遷移する。
【0054】時点t4において,第1制御信号SをHレベルとし,第2制御信号/SをLレベルとする。これによって,第1スイッチ部SW1はオン状態となり,第2スイッチ部SW2はオフ状態となる。したがって,ビット線BLは,第1サブビット線SBLから切り離され,プリチャージ回路111に電気的に接続され,グランド電位とされる。このとき,強誘電体キャパシタ105は,状態Aから状態Bに,あるいは,状態A’から状態B’に遷移する。」

c 「【0060】時点t11において,第2制御信号/SをHレベルとする。これによって第2スイッチ部SW2がオン状態となり,第1サブビット線SBLがビット線BLに電気的に接続され,第1サブビット線SBLのラッチ電圧がビット線BLに転送される。このとき,強誘電体キャパシタ105が状態Eにある場合は状態Fに遷移し,状態E’にある場合は状態F’に遷移する。」

d 「【0070】このように,本発明の実施の形態にかかる強誘電体メモリ100によれば,所定のメモリセルからのデータ読み出し動作の際,このメモリセルに備えられた強誘電体キャパシタに対して,正負パルスが1回ずつまたは2回ずつバランスよく印加される。したがって,従来,読み出し動作が繰り返されることによって発生していたインプリント現象が完全に抑制される。」

e 「図1



f 「図3



g 「図4


h 図1によれば,「第1サブビット線SBL」は「センスアンプ部113」に接続されており,「第2スイッチ部SW2」のオン・オフで「ビット線BL」と「センスアンプ部113」の絶縁と絶縁解除の制御が行われることが看取できる。

i 図3によれば,「ビット線BL」は「時点t3」で電圧が変化しており、電荷を受け取ったことが看取できる。

イ 上記aないしiからすると,上記引用文献2には,次の技術(以下,「引用文献2に記載の技術」という。)が記載されている。

「強誘電体メモリ装置の強誘電体キャパシタのインプリントによる特性劣化を防止するために,電荷を受け取った後にビットラインとセンスアンプ部を絶縁し,その後,絶縁解除することで,強誘電体キャパシタに正負パルスをバランスよく印加させること。」


第5 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比する。
(ア)引用発明の「メモリセル」は,「強誘電体材料を容量キャパシタの誘電体に用いた」ものであるから,本願発明1の「強誘電体メモリセル」に相当する。
また,引用発明は「メモリセルへのデータのアクセス方法」であって,「メモリセル」のデータへアクセスを行う際には,メモリセルを動作させているといえるから,引用発明の「メモリセルへのデータのアクセス方法」は,本願発明1の「強誘電体メモリセルを動作させる方法」に相当する。

(イ)引用発明の「センスアンプ回路20」は,本願発明1の「センス増幅器」に相当する。
また,引用発明の「B点,D点」は,「強誘電性材料が強誘電成分とともに持っている常誘電成分を利用した」ものであって,また「ワード線1をLowレベルからHighレベルに変化させる時には,Dの状態はAの状態に変化し電荷を放出し,同様に,Bの状態は電荷を放出してCの状態に遷移するものであ」る。
してみると,引用発明の「複数個のメモリセルのビット線2とプレート線3を共通とし,センスアンプ回路20により前記ビット線2の電位を,これと対をなすビット線2’に対して参照電位発生回路21から供給される参照電位と比較してメモリセルのデータ読み出しを行う場合」において,「ビット線2及びプレート線3のレベルを(Vdd-Vss)/2の電位にプリチャージして,各メモリセルのワード線をLowレベルからHighレベルに変化させると,D点,B点の状態は,A点,C点の状態に遷移し,それぞれ,ビット線電位が変化し,ビット線電位が確定した後,センスアンプ回路20を活性化させ」た際には,B点からC点,及びD点からA点の遷移で「センスアンプ回路20」は誘電体の常誘電成分に関連付けられた電荷を受け取っているものと認められる。
したがって,引用発明は,本願発明1の「センス増幅器において、前記強誘電体メモリセルの誘電体に関連付けられる第1の電荷を受け取ること」に相当する構成を有しているものと認められる。
また,引用発明の「ビット線電位が変化し,ビット線電位が確定した後,センスアンプ回路20を活性化させ」ることは,本願発明1の「第1の時間において前記センス増幅器を活性化させることと」に相当する。

(ウ)引用発明の「A点,C点」は,「強誘電性材料を用いたメモリの電源を遮断した時に安定状態である分極を利用」したものであるから,「C点とA点の情報を読み出しの場合」に「センスアンプ回路20」は,メモリセルの分極に関連付けられる電荷を受け取っているものと認められる。
したがって,引用発明は,本願発明1の「前記センス増幅器において,前記強誘電体メモリセルの分極に関連付けられる第2の電荷を受け取ること」に相当する構成を有しているものと認められる。

(エ)また,引用発明では「C点とA点の情報を読み出しの場合は,ビット線レベル」を「低電位レベル(Vss)にプリチャージして行う」ものであって,そして,その後,「センスアンプ回路20」による参照電位との比較が行われるものと認められるが,通常であれば,この比較は,ビット線電位が変化し,ビット線電位が確定した後に行うものであり,「センスアンプ回路20」は,プリチャージ後に活性化されるものと認められる。
さらに,引用発明は「A,B,C,Dの各点に対応する情報の読み出しにおいては,DRAMモードでの読み出しを先に,FRAMモードでの読み出しを後で行う」ものであって,「DRAMモード」は,B点,D点を利用した読み出しであり,「FRAMモード」は,A点,C点を利用した読み出しである。
してみると,引用発明は,本願発明1の「前記第1の時間の後の第2の時間において前記センス増幅器を活性化させること」に相当する構成を有しているものと認められる。

したがって,本願発明1と引用発明との間には,以下の一致点と相違点とがある。

〈一致点〉
「強誘電体メモリセルを動作させる方法であって,
センス増幅器において,前記強誘電体メモリセルの誘電体に関連付けられる第1の電荷を受け取ることと,
第1の時間において前記センス増幅器を活性化させることと,
前記センス増幅器において,前記強誘電体メモリセルの分極に関連付けられる第2の電荷を受け取ることと,
前記第1の時間の後の第2の時間において前記センス増幅器を活性化させることと
を含む,方法。」

〈相違点1〉
本願発明1では「前記第1の電荷を受け取った後に前記強誘電体メモリセルと結合されたディジットラインから前記センス増幅器を絶縁することと、前記強誘電体メモリセル及び前記センス増幅器と結合された前記ディジットラインから前記センス増幅器を絶縁解除すること」を含むものであって,「第2の電荷を受け取ることと」が「前記ディジットラインから前記センス増幅器を絶縁解除した後に」受け取ることであるのに対して,引用発明ではその旨の特定がされていない点。

(2)相違点についての判断
引用文献2には,強誘電体メモリ装置の強誘電体キャパシタのインプリントによる特性劣化を防止するために,電荷を受け取った後にビットライン(本願発明1の「ディジットライン」に相当)とセンスアンプ部(本願発明1の「センス増幅器」に相当)を絶縁し,その後,絶縁解除することで,強誘電体キャパシタに正負パルスをバランスよく印加させることが記載されている。
しかしながら,引用文献2に記載される技術は,絶縁解除の後に第2の電荷を受け取るものではなく,また,絶縁解除を行うのは,インプリント現象を抑制するために,強誘電体キャパシタに正負パルスをバランスよく印加させるためであるから,引用発明に引用文献2に記載の技術を適用する理由が存在しない。
また,誘電体に関連付けられた第1の電荷を受け取った後に,ディジットラインからセンス増幅器を絶縁し,分極に関連付けられた第2の電荷を受け取る前に,ディジットラインとセンス増幅器の絶縁解除を行うことが周知の技術であったとも認められない。
したがって,本願発明1が引用発明及び引用文献2に記載の技術に基づき当業者が容易に構成し得たものであるとはいえない。

2 本願発明2ないし15について
本願発明2ないし15は,本願発明1を更に限定したものであるので,同様に,当業者であっても引用発明及び引用文献2に記載の技術に基づいて容易に発明をすることができたものであるとはいえない。


第6 原査定について
<特許法29条2項について>
審判請求時の補正により,本願発明1乃至15は上記第3に示したとおりのものとなっており,当業者であっても,拒絶査定において引用された引用文献1及び引用文献2(上記第4の引用文献1及び2)に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。


第7 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2020-11-25 
出願番号 特願2018-567723(P2018-567723)
審決分類 P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 境 周一  
特許庁審判長 田中 秀人
特許庁審判官 小林 秀和
山澤 宏
発明の名称 強誘電体メモリの中のマルチレベルストレージ  
代理人 青木 宏義  
代理人 大菅 義之  
代理人 天田 昌行  
代理人 野村 泰久  

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