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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1369934
審判番号 不服2019-11089  
総通号数 254 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-02-26 
種別 拒絶査定不服の審決 
審判請求日 2019-08-22 
確定日 2021-01-26 
事件の表示 特願2014-175959「半導体装置」拒絶査定不服審判事件〔平成27年 3月16日出願公開、特開2015- 50462、請求項の数(11)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成26年8月29日(パリ条約による優先権主張平成25年8月30日、韓国)の出願であって、平成30年8月15日付けで拒絶理由通知がされ、同年11月21日付けで手続補正がされるとともに意見書が提出され、平成31年4月15日付けで拒絶査定(原査定)がされ、これに対し、令和1年8月22日に拒絶査定不服審判の請求がされると同時に手続補正がされ、同年10月18日に前置報告がされ、令和2年4月14日に審判請求人から前置報告に対する上申がされ、同年6月10日付けで拒絶理由通知(以下、「当審拒絶理由通知」という。)がされ、同年9月1日付けで手続補正がされるとともに意見書が提出されたものである。

第2 原査定の概要
原査定(平成31年4月15日付け拒絶査定)の概要は次のとおりである。

1.(新規性)本願請求項1-5、13、17、18に係る発明は、以下の引用文献Aに記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
2.(進歩性)本願請求項1-5、13、17-19に係る発明は、以下の引用文献Aに記載された発明に基いて、本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
A.特開2011-114014号公報

第3 当審拒絶理由の概要
当審拒絶理由通知の拒絶の理由(以下、「当審拒絶理由」という。)の概要は次のとおりである。

1.(進歩性)本願請求項1-5、13,17-19に係る発明は、以下の引用文献1、2に記載された発明に基いて、本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.引用文献1:特開2011-114014号公報(原査定の拒絶の理由で引用された引用文献A)
2.引用文献2:特開2012-222199号公報(前置報告で引用された引用文献3であって、当審において新たに引用した文献)

第4 本願発明
本願請求項1-11に係る発明(以下、それぞれ順に「本願発明1」-「本願発明11」という。)は、令和2年9月1日付けの手続補正で補正された特許請求の範囲の請求項1-11に記載された事項により特定される発明であり、本願発明1-11は以下のとおりの発明である。(下線は、補正箇所である。)

「【請求項1】
セルアレイ領域及び周辺回路領域を含む基板と、
前記セルアレイ領域の前記基板上において第1高さに延長されるセルアレイ構造体と、
前記周辺回路領域の前記基板上において、前記第1高さより小さい第2高さに延長される周辺ロジック構造体と、
前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
前記コンタクトパッドと前記複数の配線のいずれか1つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。
【請求項2】
前記セルアレイ構造体は、積層された複数の電極及び前記複数の電極を貫通する垂直構造体を含むことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記コンタクトパッドの下部面は、前記垂直構造体の上部面の高さと前記周辺ロジック構造体の上部面の高さとの間に位置することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記コンタクトパッドの上部面は、前記垂直構造体の上部面と実質的に共通の面をなすことを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
前記周辺ロジック構造体は、
前記活性領域上において第1方向に延長されるトランジスタゲート信号ラインと、
前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
前記下部コンタクトプラグは、前記ソース及び前記ドレイン領域の中のいずれか1つに接続されることを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記複数の配線は、前記第1方向と直交する第2方向に延長され、前記コンタクトパッドは、前記第1方向に延長され、
前記第1方向の前記コンタクトパッドの長さは、前記第1方向の前記活性領域の幅より大きいことを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記複数の配線は、平面から見る時、前記活性領域と重畳されることを特徴とする請求項5に記載の半導体装置。
【請求項8】
前記上部コンタクトプラグは、前記第1方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項5に記載の半導体装置。
【請求項9】
前記セルアレイ構造体は、
前記基板上に垂直に積層された複数の第1電極を含む第1積層構造体と、
前記第1積層構造体上に垂直に積層された第2電極を含む第2積層構造体と、
前記第1及び第2積層構造体を貫通する垂直構造体と、を含むことを特徴とする請求項1に記載の半導体装置。
【請求項10】
前記セルアレイ領域と前記周辺回路領域との間の第1コンタクト領域に配置され、前記第1電極に接続され前記基板から垂直に離隔されて延長される複数の第1プラグと、
前記セルアレイ領域と前記第1コンタクト領域との間の第2コンタクト領域に配置され、前記第2電極に接続され、前記基板から垂直に離隔されて延長される複数の第2プラグと、をさらに含み、
前記コンタクトパッドの垂直高さは、前記複数の第2プラグの中の少なくとも1つの垂直高さより小さくて、前記複数の第2プラグの中の少なくとも他の1つの垂直高さより大きいことを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記コンタクトパッドの上部面は、前記複数の第1プラグの上部面及び前記複数の第2プラグの上部面と実質的に共通の面をなすことを特徴とする請求項10に記載の半導体装置。」

第5 引用文献、引用発明等
1.引用文献1について
当審拒絶理由(令和2年6月10日付けの拒絶の理由)に引用された引用文献1(特開2011-114014号公報)には、図面とともに次の事項が記載されている。(下線は合議体が付加した。)

「【技術分野】
【0001】
本発明は、半導体装置に係り、特に設計の自由度が高く、かつセルサイズが小さいスタンダードセルを用いた半導体装置に関する。」

「【発明を実施するための形態】
【0015】
本発明の実施形態について、図面を参照して詳細に説明する。図3に本発明のスタンダードセルの導電配線を説明するための断面図、図4にスタンダードセルの1例の(A)平面図、(B)断面図をそれぞれ示す。
【0016】
図3の断面図には、本発明に関係する半導体装置における導電層と、その導電層を接続するプラグを示している。半導体基板には拡散層11が形成され、半導体基板上のゲート絶縁膜を挟んでゲート電極12が形成される。拡散層11と、ゲート電極12とはコンタクトプラグ13を介してビット配線14に接続される。またこのとき、図に示すように、容量コンタクトパッド配線16に接続するためのコンタクトプラグ13aが、同時に拡散層11とゲート電極12上にも形成される。さらにコンタクトプラグ13aに連続して容量コンタクトプラグ15を形成し、容量コンタクトパッド配線16に接続する。
【0017】
さらにビット配線14と容量コンタクトパッド配線16は、第1スルホールプラグ17を介して1層配線18に接続される。また図示していないが、ビット配線14、容量コンタクトパッド配線16と接続される1層配線18は、第2スルホールプラグを介してさらに上層の2層配線に接続することができる。スタンダードセルの導電層は下側から上側に順に、拡散層11、ゲート電極12、ビット配線14、容量コンタクトパッド配線16、1層配線18、さらには2層配線(不図示)と配置されている。上下の導電層は、プラグを介してそれぞれを接続される。ビット配線14は、例えばタングステン(W)を用いて、形成することができる。
・・・
【0021】
図4に本発明におけるスタンダードセルの1例として、図1、2と同様にCMOS構成のインバータ回路を示す。図4(A)は平面図、4(B)は断面図である。図4のスタンダードセルを図1と比較する。図1の従来例においては、入力信号配線3がビット配線で構成され、コンタクトプラグを介してゲート電極に接続されていた。このときの入力信号配線3の長さはトランジスタのソース拡散層の電極と短絡しないように短い配線となる。このように入力信号配線3とトランジスタのソース拡散層の電極配線とは、同じビット配線であることから短絡しないように配線する必要がある。
【0022】 一方、本発明の図4に示すスタンダードセルの入力信号配線3は、トランジスタのソース拡散層の電極配線であるビット配線とは異なる容量コンタクトパッド配線16を用いて配線する。従って、ビット配線との短絡を心配する必要がなく、ビット配線と重ねて配線することができる。そのため入力信号配線3は、スタンダードセルの高さ方向(図の垂直方向)の大部分を占有するように、長い配線として配線することができる。入力信号配線3は容量コンタクトパッド配線16で構成され、容量コンタクトプラグ15とコンタクトプラグ13aとを介して、下層のゲート電極12に接続される。
【0023】
図4(A)のスタンダードセルにおけるX-X線に沿った断面図を図4(B)に示す。図4(B)において点線として示している1層配線18a、第1スルホールプラグ17aは、図4(A)に図示されていない。一般的なスタンダードセルでは、下層の拡散層、トランジスタ、ゲート電極配線、ビット配線、容量コンタクトパッド配線等を使用して、1つの基本論理回路を構成する。その後、それぞれの基本論理回路を構成するスタンダードセル間の入力及び出力配線を、上層配線である1層配線又は2層配線等で配線する。しかしこれらは特に限定されることなく、下層のゲート配線でスタンダードセル間の入力及び出力配線とすることもできる。
【0024】
ここでは、図4(A)に示すように、スタンダードセルの図の上側領域にP-MOS、下側領域にN?MOSが配置されている。これらのトランジスタのゲート電極、ソース拡散層、ドレイン拡散層の構成や、セル電源配線1とセルGND配線2の構成は図1と同様であり、入力信号配線3に関係する部分が図1と異なっている。本発明の入力信号配線3は容量コンタクトパッド配線16から構成され、そのため容量コンタクトプラグ15、コンタクトプラグ13aを介してトランジスタのゲート電極12に接続される。このトランジスタはスタンダードセルへの信号が入力される入力トランジスタである。ここではスタンダードセルがインバータ回路であることから、P-MOS及びN?MOSがともに入力トランジスタであり、かつ出力トランジスタを兼ねる。
【0025】
また入力信号配線3の長さは長く、図2の入力信号配線3と同様な長さで、図の垂直(縦、高さ)方向に配線されている。このように、本発明のスタンダードセルは、図1と同様にセルサイズがスリムで縮小されており、かつ入力信号配線3の長さは図2と同様に長い。すなわち本発明のスタンダードセルは、セルサイズが縮小され、配線自由度が高いという図1と図2のセルの長所をともに備えている。
【0026】
このスタンダードセルは、1層配線からなるセル電源配線1とセルGND配線2が図の水平方向に配置接続されている。スタンダードセル内の接続は、ビット配線14と容量コンタクトパッド配線16を用いて配線されている。スタンダードセルとして基本論理回路(図ではインバータ回路)を構成する。その後、この図の垂直方向に配線された入力信号配線3は、1層配線18a、第1スルホールプラグ17aを用いて、他のスタンダードセルからの出力配線と接続される。他のスタンダードセルからの出力配線は、主として、図の水平方向に配線される1層配線を用いて配線される。
【0027】
図4(B)に、図4(A)のX-X線に沿った断面図を示す。図4(B)に示すように例えば、他のスタンダードセルからの出力が1層配線18aを用いて配線されているとする。この1層配線18aの1つが、第1スルホールプラグ17aを介して容量コンタクトパッド配線16に接続される。容量コンタクトパッド配線16は、容量コンタクトプラグ15とコンタクトプラグ13aを介してトランジスタのゲート電極12に接続されている。トランジスタのソース電極11aは、コンタクトプラグ13を介して上部のビット配線14に接続されている。ビット配線14は、さらに第1スルホールプラグ17を介して上部の1層配線18から形成されたセルGND配線2に接続されている。また図示していないが、このスタンダードセルの出力は、例えばビット配線から第1スルホールプラグを介して1層配線に引き出され、次段のスタンダードセルの入力に接続される。
【0028】
スタンダードセルを用いた設計においては、例えば電源関係の配線を図の水平方向の1層配線とし、セル内部の論理回路は、下層の配線(例えば、ビット配線と容量コンタクトパッド配線)を用いて構成する。そして、スタンダードセル内の入出力配線は図の垂直方向に配線され、この入出力配線に対して、水平方向の1層配線、又は垂直方向の2層配線を用いて配線する。このようにスタンダードセル間を配線する配線の方向を規定している。さらにセル内の配線は上層のどの配線に主として接続されるかで、その配線方向を設定する。例えば、セルの入力信号配線は水平方向の1層配線と接続される場合が多いことから、図の垂直方向に配線し、水平方向に配線される1層配線と接続しやすくする。このように各導電層の配線の方向を決めることでコンピュータを用いた自動設計が可能となり、設計の効率化が図られる。勿論、設計者による人手設計の場合には、配線方向等を規制することなく、最小のセルサイズになるように、配線することができる。」

図3、図4は、それぞれ以下のとおりのものである。


したがって、上記引用文献1には、図3に示されるスタンダードセルの導電配線と、図4に示されるCMOS構成のインバータ回路のスタンダードセルとして、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「スタンダードセルの導電配線、又はCMOS構成のインバータ回路のスタンダードセルであって、
スタンダードセルの導電配線において、
半導体基板に拡散層11が形成され、半導体基板上のゲート絶縁膜を挟んでゲート電極12が形成され、拡散層11と、ゲート電極12とはコンタクトプラグ13を介してビット配線14に接続され、
容量コンタクトパッド配線16に接続するためのコンタクトプラグ13aが、同時に拡散層11とゲート電極12上にも形成され、さらにコンタクトプラグ13aに連続して容量コンタクトプラグ15が形成されて、容量コンタクトパッド配線16に接続され、
さらにビット配線14と容量コンタクトパッド配線16は、第1スルホールプラグ17を介して1層配線18に接続され、
ビット配線14、容量コンタクトパッド配線16と接続される1層配線18は、第2スルホールプラグを介してさらに上層の2層配線に接続することができ、
スタンダードセルの導電層は下側から上側に順に、拡散層11、ゲート電極12、ビット配線14、容量コンタクトパッド配線16、1層配線18、さらには2層配線と配置されており、上下の導電層は、プラグを介してそれぞれを接続されており、
CMOS構成のインバータ回路のスタンダードセルにおいて、
入力信号配線3は、1層配線18a、第1スルホールプラグ17aを用いて、他のスタンダードセルからの出力配線と接続され、
他のスタンダードセルからの出力は、1層配線18aを用いて配線され、この1層配線18aの1つが、第1スルホールプラグ17aを介して容量コンタクトパッド配線16に接続され、
容量コンタクトパッド配線16は、容量コンタクトプラグ15とコンタクトプラグ13aを介してトランジスタのゲート電極12に接続され、
トランジスタのソース電極11aは、コンタクトプラグ13を介して上部のビット配線14に接続されており、ビット配線14は、さらに第1スルホールプラグ17を介して上部の1層配線18から形成されたセルGND配線2に接続されている、スタンダードセルの導電配線、又はCMOS構成のインバータ回路のスタンダードセル。」

2.引用文献2について
当審拒絶理由(令和2年6月10日付けの拒絶の理由)に引用された引用文献2(特開2012-222199号公報)の段落【0005】-【0024】及び図10A-図11Cの記載からみて、当該引用文献2には、次の技術的事項が記載されていると認められる。

「アクティブ領域(34a、34b)を横切り、Y方向に延長されるゲート電極(32a-32d)と、
X方向にゲート電極(32a-32d)を横切る第2Al配線(71a-71d)と、
ゲート電極(32a-32d)及び第2Al配線(71a-71d)の間に配置され、ゲート電極(32a-32d)及び第2Al配線(71a-71d)と異なる層に設けられ、Y方向に延長されて平面視において第2Al配線(71a-71d)及びアクティブ領域(34a、34b)と重なる第1Al配線(64a-64d)と、
第1Al配線(64a-64d)をアクティブ領域(34a、34b)と電気的に接続するコンタクト(41)及び第1TH(45)と、
第1Al配線(64a-64d)と第2Al配線(71a-71d)とのいずれか1つを電気的に接続する第2TH(47)と、を含む半導体素子。」

第6 対比・判断
1.はじめに
令和2年9月1日付けの手続補正によって、令和1年8月22日付け手続補正により補正された請求項1-5、17-19(以下、令和1年8月22日付け手続補正により補正された請求項1-19に係る発明を、それぞれ順に、「審判請求時の請求項1-19に係る発明」という。)は削除され、審判請求時の請求項6-16に係る発明は、それぞれ本願発明1-11とされた。
つまり、本願発明1-7、9-11は、それぞれ審判請求時の請求項6-12、14-16に係る発明であり、そして、上記第3のとおり、この令和2年9月1日付けの手続補正による補正前の請求項6-12、14-16に係る発明(審判請求時の請求項6-12、14-16に係る発明)に対して、当審拒絶理由は通知されていない。

一方、上記第3のとおり、審判請求時の請求項13に係る発明に対して、当審拒絶理由が通知されたので、審判請求時の請求項13に係る発明に対応する本願発明8について、以下において検討する。

2.本願発明8について
(1)ア 本願発明1、5、8(それぞれ、審判請求時及び原査定時の請求項6、10、13に係る発明に対応する。)は、上記第4に記載のとおりであり、再掲すると以下のとおりの発明である。

「【請求項1】
セルアレイ領域及び周辺回路領域を含む基板と、
前記セルアレイ領域の前記基板上において第1高さに延長されるセルアレイ構造体と、
前記周辺回路領域の前記基板上において、前記第1高さより小さい第2高さに延長される周辺ロジック構造体と、
前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
前記コンタクトパッドと前記複数の配線のいずれか1つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。」
「【請求項5】
前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
前記周辺ロジック構造体は、
前記活性領域上において第1方向に延長されるトランジスタゲート信号ラインと、
前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
前記下部コンタクトプラグは、前記ソース及び前記ドレイン領域の中のいずれか1つに接続されることを特徴とする請求項1に記載の半導体装置。」
「【請求項8】
前記上部コンタクトプラグは、前記第1方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項5に記載の半導体装置。」

イ また、当審拒絶理由が通知された、審判請求時の請求項6、10、13に係る発明は、以下のとおりの発明である。

「【請求項6】
セルアレイ領域及び周辺回路領域を含む基板と、
前記セルアレイ領域の前記基板上において第1高さに延長されるセルアレイ構造体と、
前記周辺回路領域の前記基板上において、前記第1高さより小さい第2高さに延長される周辺ロジック構造体と、
前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
前記コンタクトパッドと前記複数の配線のいずれか1つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。」
「【請求項10】
前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
前記周辺ロジック構造体は、
前記活性領域上において第1方向に延長されるトランジスタゲート信号ラインと、
前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
前記下部コンタクトプラグは、前記ソース及びドレイン不純物領域の中のいずれか1つに接続されることを特徴とする請求項6に記載の半導体装置。」
「【請求項13】
前記上部コンタクトプラグは、前記第1方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項1又は10に記載の半導体装置。」

(2)対比・判断
ア 上記1.のとおり、本願発明8は、審判請求時の請求項13に係る発明に対応する発明であるところ、上記(1)アのとおり、本願発明8は、請求項5(審判請求時の請求項10に対応する。)のみを引用しており、上記(1)イのとおり、審判請求時の請求項13に係る発明は、「請求項1又は10」を引用していた。
そして、上記1.のとおり、審判請求時の請求項10に係る発明に対しては、当審拒絶理由は通知されていない。
したがって、本願発明8は、直接的又は間接的に請求項1と請求項5を引用するものであるところ、当該請求項1に係る発明(本願発明1)と請求項5に係る発明(本願発明5)は、それぞれ審判請求時の請求項6に係る発明と請求項10に係る発明に対応する発明である。
よって、本願発明8は、実質的に、当審拒絶理由が通知されていない、審判請求時の請求項6と請求項10のみを引用するものとなっており、本願発明8に対しては、実質的に、当審拒絶理由は通知されていないといえる。

イ 上記のとおり、本願発明8に対して、実質的に、当審拒絶理由は通知されていないといえるが、念のため、本願発明8と引用発明とを対比・判断する。

引用発明の「1層配線18、18a」、「ビット配線14及び容量コンタクトパッド配線16」、「コンタクトプラグ13、13a及び容量コンタクトプラグ15」、「第1スルホールプラグ17、17a」は、それぞれ本願発明1の「配線」、「コンタクトパッド」、「下部コンタクトプラグ」、「上部コンタクトプラグ」に相当する。
したがって、本願発明8と引用発明との間には、少なくとも、以下の相違点があるといえる。

<相違点>
<相違点1>
本願発明8は、「セルアレイ領域及び周辺回路領域を含む基板と、前記セルアレイ領域の前記基板上において第1高さに延長されるセルアレイ構造体と、前記周辺回路領域の前記基板上において、前記第1高さより小さい第2高さに延長される周辺ロジック構造体」を含むという構成を備えるのに対し、引用発明はそのような構成を備えていない点。

(2)相違点についての判断
事案に鑑み、上記相違点1について、まず検討すると、相違点1に係る本願発明8の上記構成は、上記引用文献1、2には記載されておらず、本願優先日前において周知技術であるともいえない。
したがって、他の相違点について判断するまでもなく、本願発明8は、当業者であっても引用発明、引用文献2に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

3.本願発明1-7、9-11について
上記1.のとおり、本願発明1-7、9-11に対して、当審拒絶理由は通知されておらず、また、上記2.で判断したとおり、本願発明8に対して、実質的に、当審拒絶理由は通知されておらず、また、念のため、本願発明8と引用発明とを対比・判断しても、本願発明8は、当業者であっても引用発明、引用文献2に記載された技術的事項に基づいて容易に発明できたものであるとはいえないものであるところ、本願発明1-7、9-11も、本願発明8の「セルアレイ領域及び周辺回路領域を含む基板と、前記セルアレイ領域の前記基板上において第1高さに延長されるセルアレイ構造体と、前記周辺回路領域の前記基板上において、前記第1高さより小さい第2高さに延長される周辺ロジック構造体」を含むと同一の構成を備えるものであるから、本願発明1-7、9-11は、本願発明8と同じ理由により、当業者であっても、引用発明、引用文献2に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第7 原査定についての判断
上記第2のとおり、原査定は、請求項1-5、13、17-19に係る発明についてされた。
しかしながら、令和2年9月1日付けの手続補正(審判請求時の補正)により、原査定時の請求項1-5、17-19は削除され、請求項6-16は、それぞれ補正後の請求項1-11とされた。
また、当該補正により、原査定時の請求項13(補正後の請求項8)は、引用する請求項「請求項1又は10」が「請求項5」(補正前の請求項10)とされた。
したがって、本願発明8は、相違点1に係る本願発明8の構成を有するものに限定されたため、原査定を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によって、本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2021-01-06 
出願番号 特願2014-175959(P2014-175959)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 宮本 博司  
特許庁審判長 辻本 泰隆
特許庁審判官 恩田 春香
小川 将之
発明の名称 半導体装置  
代理人 特許業務法人共生国際特許事務所  

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