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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 H02M
審判 査定不服 2項進歩性 特許、登録しない。 H02M
管理番号 1370838
審判番号 不服2020-4654  
総通号数 255 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-03-26 
種別 拒絶査定不服の審決 
審判請求日 2020-04-06 
確定日 2021-02-04 
事件の表示 特願2016- 1772「半導体素子の駆動回路」拒絶査定不服審判事件〔平成29年 7月13日出願公開,特開2017-123732〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1.手続の経緯
本願は,平成28年1月7日の出願であって,令和1年9月18日付けで拒絶理由通知がされ,令和1年10月9日付けで意見書が提出されるとともに手続補正がなされたが,令和1年12月25日付けで拒絶査定(以下,「原査定」という。)がなされた。これに対し,令和2年4月6日に拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。


第2.令和2年4月6日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
令和2年4月6日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正について(補正の内容)
(1)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は,補正箇所である。)

「【請求項1】
半導体素子の制御電極に一端が接続された第1抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第1抵抗部の他端とを接続する第1スイッチ素子とを備える半導体素子の駆動回路において、
前記指令信号を予め規定された時間だけ遅延させる遅延回路と、
前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第2スイッチ素子と、
前記第2スイッチ素子と前記制御電極との間に直列接続された第2抵抗部と、
を備え、
前記遅延回路の時定数は、前記指令信号が入力されてから、半導体素子のターンオン動作中における急峻な電流の変化が生じた後に、前記遅延回路の遅延が終了する時刻が到来するように設定されており、
前記第2抵抗部の抵抗値は、前記第1抵抗部と前記第2抵抗部とが並列接続された状態の抵抗値が、前記第1抵抗部の抵抗値よりも小さくなるよう設定されている、
半導体素子の駆動回路。」

(2)本件補正前の特許請求の範囲
本件補正前の,令和1年10月9日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。

「【請求項1】
半導体素子の制御電極に一端が接続された第1抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第1抵抗部の他端とを接続する第1スイッチ素子とを備える半導体素子の駆動回路において、
前記指令信号を予め規定された時間だけ遅延させる遅延回路と、
前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第2スイッチ素子と、
を備え、
前記遅延回路の時定数は、前記指令信号が入力されてから、前記半導体素子のターンオン動作中における急峻な電流の変化が生じた後に、前記遅延回路の遅延が終了する時刻が到来するように設定されている、
半導体素子の駆動回路。」

2.補正の適否
本件補正は,請求項1について,「前記第2スイッチ素子と前記制御電極との間に直列接続された第2抵抗部」,及び「前記第2抵抗部の抵抗値は、前記第1抵抗部と前記第2抵抗部とが並列接続された状態の抵抗値が、前記第1抵抗部の抵抗値よりも小さくなるよう設定されている」という構成を付加して限定を加えたものである。また,本件補正前の請求項1に記載された発明と本件補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題は同一である。したがって,請求項1についての本件補正は特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本件補正発明」という。)が特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否か(特許出願の際独立して特許を受けることができるものか否か)を検討する。

(1)本件補正発明
本件補正発明は,上記1(1)に記載したとおりのものである。

(2)引用文献,引用発明
ア 引用文献1
原査定の理由である令和1年9月18日付けの拒絶理由通知において引用された本願の出願日前に公知である,特開2006-340579号公報(以下,「引用文献1」という。)には,図面とともに以下の事項が記載されている。(下線は,当審において付加した。)

a 「【発明が解決しようとする課題】
【0014】
特にトレンチ型半導体素子は、そのゲート構造上従来のプレーナ型以上にゲート・エミッタ間静電容量が大きくなり、1.5?2倍程度になる場合がある。
【0015】
特許文献1に記載されている技術により、これまでの様々な問題が解決できるようになってきたところであるが、近年のトレンチゲート型絶縁ゲート型半導体素子は、前述のようにゲート容量がプレーナゲート型絶縁ゲート型半導体素子に対し1.5?2倍程度増加するため、ターンオン時のミラー時間がさらに延びる傾向、すなわち、ターンオンタイムが延びる傾向にある。
【0016】
このため、近年の絶縁ゲート型半導体素子では、上下アーム素子間のデッドタイムを増大させる必要がでてきた。
【0017】
ゲート抵抗とターンオン時間には相関関係があり、ターンオン時間短縮にはゲート抵抗値の低減が効果的である。しかし、ゲート抵抗値を下げると、トレンチゲート型絶縁ゲート型半導体素子の場合にはプレーナ型以上にスイッチング特性も早くなりターンオン時の電圧の立ち下がり(-dV/dｔ)がより急峻になり、コレクタ電流の立ち上がり(dI/dｔ)の増大による半導体素子の破損や、サージ電圧の増大による絶縁ゲート型半導体素子と逆並列に接続されたダイオード素子の破損、EMIノイズの誘発、負荷への悪影響が懸念される。
【0018】
このため、-dV/dｔやdI/dｔを増大させずターンオンタイムを短縮できるゲート回路に改善することが望まれていた。【0019】 本発明は、上記問題に鑑みて為されたものであり、悪影響を与えることなく絶縁ゲート型半導体素子のターンオンタイムをより短縮することが可能な絶縁ゲート型半導体素子のゲート回路を提供することを目的とする。」

b 「【実施例1】
【0027】
以下、本発明の実施例1に係る絶縁ゲート型半導体素子のゲート回路について図1及び図2を参照して説明する。図1は、本発明の実施例1に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。
【0028】
制御極を備えた半導体制御素子であるNPN型半導体素子(Nチャネル半導体素子)1とこのNPN型半導体素子1とは逆極性のPNP型半導体素子(Pチャネル半導体素子)2は直列にトーテムポール接続され、第1の直列接続体を形成している。同様にトーテムポール接続されたNPN型半導体素子3とPNP型半導体素子4は第2の直列接続体を形成している。ここで、NPN型半導体素子1、PNP型半導体素子2、NPN型半導体素子3、及びPNP型半導体素子4は、何れもバイポーラトランジスタである。
【0029】
第1の直列接続体の正側即ちNPN型半導体素子1のコレクタは、抵抗5を介して電源P(正)に、また負側即ちPNP型半導体素子2のコレクタは、抵抗6を介して電源N(負)に接続されている。同様に、第2の直列接続体の正側即ちNPN型半導体素子3のコレクタは、抵抗7を介して電源P(正)に、また負側即ちPNP型半導体素子4のコレクタは、抵抗8を介して電源N(負)に接続されている。また、第1の直列接続体と第2の直列接続体の各々の中点(NPN型半導体素子1とPNP型半導体素子2の接続点並びにNPN型半導体素子3とPNP型半導体素子4の接続点)間には抵抗9が接続されており、またこの第2の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続されている。
【0030】
ここで、抵抗3及び抵抗4は、低インピーダンスの抵抗器であるが、発振現象などの異常を生ずることなく絶縁ゲート型半導体素子10を安定に駆動するためには、通電時の電圧ドロップが、NPN型半導体素子3又はPNP型半導体素子4のオン電圧に対して十分大きい値となるように抵抗値を選定しておく必要がある。
【0031】
第1の直列接続体を構成しているNPN型半導体素子1とPNP型半導体素子2の各々の制御極であるベースは互いに接続され、ここに抵抗11の一端が接続されている。
【0032】
この抵抗11の他端には、スイッチング信号(出力信号A)を供給するスイッチング信号源12の出力端が接続されている。
【0033】
また、スイッチング信号源12が供給する出力信号Aは、夫々遅延回路13及び14を介して第2の直列接続体を構成しているNPN型半導体素子3及びPNP型半導体素子4の夫々の制御極であるベースに供給されている。【0034】
第1の直列接続体の負側に直列に設けられた抵抗6と並列にスイッチング素子15が接続されている。ここでスイッチング素子15は、所謂スイッチングトランジスタである(以下、他のスイッチング素子においても同様である)。
【0035】
このスイッチング素子15は、スイッチング信号源12の出力信号Aのオフ制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路16の出力信号により駆動される。
【0036】
更に第1の直列接続体の正側に直列に設けられた抵抗5と並列にスイッチング素子17が接続されている。ここでスイッチング素子17もスイッチングトランジスタである。
【0037】
このスイッチング素子17は、スイッチング信号源12の出力信号Aのオン制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路18の出力信号により駆動される。
【0038】
以下本実施例の動作及び効果について図2を参照して説明する。
【0039】
図2は、図1に示したゲート回路で絶縁ゲート型半導体素子を駆動したときの動作タイムチャートである。
【0040】
まず、時刻ｔ=ｔ0までは、スイッチング信号源12の出力信号AによりPNP型半導体素子2(SW2)及びPNP型半導体素子4(SW4)にオン信号が供給されている。このときNPN型半導体素子1(SW1)及びNPN型半導体素子3(SW3)はオフとなっている。
【0041】
時刻ｔ=ｔ0でスイッチング信号源12の出力信号Aが反転してオン制御信号になると、PNP型半導体素子2(SW2)及びPNP型半導体素子4(SW4)にオフ信号が、またNPN型半導体素子1(SW1)及びNPN型半導体素子3(SW3)にオン信号が供給される。これと共に、上記オン制御信号をワンショット信号発生回路18が受けると同時にワンショット信号を出力して所定の期間だけスイッチング素子17(SW17)がオンされる。
【0042】
これにより、絶縁ゲート型半導体素子10のゲート・エミッタ間には、抵抗9、NPN型半導体素子1及びスイッチング素子17の充電ルートで電荷が充電され始める。
【0043】
そして、スイッチング素子17はミラー電圧到達前の時刻ｔ=ｔ1でオフされ、その後抵抗5を介して上記の充電が継続される。時刻ｔ=t2でゲート・エミッタ間電圧がミラー電圧に到達すると、絶縁ゲート型半導体素子10はターンオンし、コレクタ・エミッタ間電圧(Vce)が低下してコレクタ電流(Ic)が流れ出す。
【0044】
これにより、図2の破線で示したスイッチング素子17を使用しないときのミラー時間までの到達時間(ｔ2´-ｔ0)は、スイッチング素子17によるワンショット効果による時間の早い充電により、より短いミラー時間までの到達時間(ｔ2-ｔ0)になる。
【0045】
これは次の理由による。例えば、ターンオン時、絶縁ゲート型半導体素子10のゲート・エミッタ間の静電容量に蓄積すべき電荷Qが20μクーロンであって、上記スイッチング素子17を使用しないときの抵抗9と抵抗5の合計値で決まるオンゲート電流が2Aの場合には、前記電荷Qを充電するまで約10μ秒かかる。
【0046】
これに対し、ターンオン時にスイッチング素子17をオンして抵抗9のみにより、例えばオンゲート電流を10A流すようにすれば、Q=電流×時間であるので、2μ秒でゲート・エミッタ間の電荷を充電することができることになる。
【0047】
一方、絶縁ゲート型半導体素子10のゲート電圧(Vge)は、図2に示すように、ゲート・エミッタ間容量の充電が完了するまでミラー電圧レベルが継続する。この時間は、抵抗9の抵抗値にもよるが20?30μ秒にもなる。
【0048】
ゲート・エミッタ間容量は、遅延回路13で設定された時間(たとえば10μ秒)後の時刻ｔ=ｔ3で、第2の直列接続体のNPN型半導体素子3(SW3)がオンになり、低インピーダンスの抵抗7を介して直ちに充電される。
【0049】
このようにしてミラー電圧までの到達時間を早めたことによりNPN型半導体素子3(SW3)のオン制御が可能となるｔ=ｔ3のタイミングがｔ=ｔ3´より早められることになる。
【0050】
次に、絶縁ゲート型半導体素子10のゲート電圧(Vge)が正の電源Pのレベルまで上昇し、絶縁ゲート型半導体素子10は安定したオン状態となる。この状態となれば、外乱などによりゲート電圧が低下しようとしてもNPN型半導体素子3(SW3)と直列に接続された抵抗7によりゲート電圧が低下することなく維持される。 」

c 「【実施例10】
【0104】
図11は、本発明の実施例10に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【0105】
この実施例10の各部について、図1の本発明の実施例1に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例10が実施例1と異なる点は、遅延回路13、14の出力を、夫々ダイオード30、31を介してNPN型半導体素子3及びPNP型半導体素子4のゲートに夫々供給するようにした点、スイッチング信号源17(当審注:「スイッチング信号源12」の誤記と認められる)の出力にワンショット発生回路32を設け、この出力を、ダイオード33を介してNPN型半導体素子3のゲートに供給するようにした点、またスイッチング信号源17(当審注:「スイッチング信号源12」の誤記と認められる)の出力にワンショット発生回路34を設け、この出力を、ダイオード35を介してPNP型半導体素子4のゲートに供給するようにした点である。
【0106】
本実施例の絶縁ゲート型半導体素子のゲート回路は、ダイオード30とダイオード33によって、遅延回路13からの遅延されたスイッチング信号とワンショット信号発生回路32からのワンショット信号との論理和信号を作り、この論理和信号を第2の直列接続体の正側のNPN型半導体素子3のベースに供給するように構成している。また、ダイオード31とダイオード35によって、遅延回路14からの遅延されたスイッチング信号とワンショット信号発生回路34からワンショット信号との論理和信号を作り、この論理和信号を第2の直列接続体の負側のPNP型半導体素子4のベースに供給するように構成している。
【0107】
スイッチング信号源17(当審注:「スイッチング信号源12」の誤記と認められる)の出力信号Aがオン信号となると、まずワンショット信号発生回路32からのワンショット信号により正側のNPN型半導体素子3がオンし、抵抗7を経由した大電流により、絶縁ゲート型半導体素子10のゲート・エミッタ間に電荷の充電が開始する。そして、ワンショット時間経過後は、NPN型半導体素子3が一旦オフになり、NPN型半導体素子1、抵抗9及び抵抗5の充電ルートにより絶縁ゲート型半導体素子10がソフトにターンオンする。
【0108】
ターンオン後は、再び遅延回路13の出力信号によりNPN型半導体素子3がオンになって抵抗7を介した正バイアス状態になる。
【0109】
つぎに、スイッチング信号源17の出力信号Aがオフ信号となると、まずワンショット信号発生回路34からのワンショット信号により負側のPNP半導体素子4がオンし、抵抗8を経由した大電流により、絶縁ゲート型半導体素子10のゲート・エミッタ間の電荷の放電が開始する。そして、ワンショット時間経過後は、PNP型半導体素子4が一旦オフになり、PNP型半導体素子2、抵抗9及び抵抗6の放電ルートにより絶縁ゲート型半導体素子10がソフトにターンオフする。
【0110】
ターンオフ後は、再び遅延回路14の出力信号によりPNP型半導体素子4がオンになって抵抗8を介した負バイアス状態になる。
【0111】
以上の動作によって、本実施例においては、絶縁ゲート型半導体素子10のターンオン及びターンオフタイムを短くすることができると共に、ターンオン/オフがソフトになることによって、ターンオン/オフ時の電圧の立ち上がりを滑らかにすることができる。
【0112】
尚、本実施例に適用したワンショット信号発生回路32及び34は、実施例4で説明したように、抵抗とコンデンサから構成される微分回路、または市販されている単安定マルチICなどにより構成することが可能である。」

d 「【実施例11】
【0113】
図12は、本発明の実施例11に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【0114】
この実施例11の各部について、図11の本発明の実施例10に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例11が実施例10と異なる点は、第1の直列接続体とその両端の抵抗で構成される直列回路に代え、Pチャネル半導体素子2A、抵抗5、抵抗6及びNチャネル半導体素子1Aで構成される直列回路を設け、抵抗5と抵抗6の中点を抵抗9の一端に接続した点、第2の直列接続体とその両端の抵抗で構成される直列回路に代え、Pチャネル半導体素子4A、抵抗7、抵抗8及びNチャネル半導体素子3Aで構成される直列回路を設け、抵抗7と抵抗8の中点を抵抗9の他端及び絶縁ゲート型半導体素子10のゲートに接続した点、スイッチング信号源17の信号を反転する反転回路35を追加した点、またダイオード30及び33、並びにダイオード31及び35によるダイオード論理和回路に代え、夫々論理和回路36及び37を設けた点である。
【0115】
ここで、直列回路のPチャネル半導体素子とNチャネル半導体素子のアーム構成を正負逆にしているため、反転回路35が必要となっている。本実施例のように、直列回路に適用する半導体素子としてMOSFETを適用した場合であっても、実施例2に示したようにアームの極性構成を必ずしも正負逆にする必要はないが、短絡保護上有利となる場合もあるので本実施例においてはアームの極性構成を逆とした。
【0116】
また直列回路の抵抗を、実施例2に示したように外側(制御電源側)ではなく内側(ゲート側)に入れる構成としたのは、安定性で有利な場合があるためであるが、必ずしもそうする必要はない。
【0117】
このように、直列回路の構成を変化させた場合でも、実施例10で説明したように絶縁ゲート型半導体素子10のターンオン及びターンオフタイムを短くすることができる。
【0118】
尚、図示を省略するが、ここでPチャネル半導体素子2A及び4A、並びにNチャネル半導体素子1A及び3AはMOSFETとしているが、これらをバイポーラトランジスタで構成しても良い。
【0119】
また、図12に示した直列回路の構成を実施例1乃至実施例3、及び実施例5乃至実施例10に適用することも可能であり、これは以下の実施例についても同様である。 」

e 「図1

」

f 「図2

」

g 「図11

」

h 「図12

」

i 上記bには実施例1として,
“NPN型半導体素子1と逆極性のPNP型半導体素子2により第1の直列接続体が形成され,NPN型半導体素子3とPNP型半導体素子4により第2の直列接続体が形成され,
第1の直列接続体のNPN型半導体素子1のコレクタは,抵抗5を介して電源P(正)に,またPNP型半導体素子2のコレクタは,抵抗6を介して電源N(負)に接続され,同様に,第2の直列接続体のNPN型半導体素子3のコレクタは,抵抗7を介して電源P(正)に,またPNP型半導体素子4のコレクタは,抵抗8を介して電源N(負)に接続し,
第1の直列接続体と第2の直列接続体の各々の中点間には抵抗9が接続され,またこの第2の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続され,
第1の直列接続体を構成しているNPN型半導体素子1とPNP型半導体素子2の各々の制御極であるベースは互いに接続され,ここに抵抗11の一端が接続され,また,この抵抗11の他端には,スイッチング信号(出力信号A)を供給するスイッチング信号源12の出力端が接続され,
スイッチング信号源12が供給する出力信号Aは,夫々遅延回路13及び14を介して第2の直列接続体を構成しているNPN型半導体素子3及びPNP型半導体素子4の夫々の制御極であるベースに供給されるように接続され,
第1の直列接続体の抵抗6と並列にスイッチング素子15が接続され,このスイッチング素子15に,スイッチング信号源12の出力信号Aのオフ制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路16が接続され,
第1の直列接続体の抵抗5と並列にスイッチング素子17が接続され,このスイッチング素子17に,スイッチング信号源12の出力信号Aのオン制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路18が接続されている,
絶縁ゲート型半導体素子のゲート回路“が記載されているといえる。

j 上記cの段落【0105】には,「この実施例10が実施例1と異なる点は、遅延回路13、14の出力を、夫々ダイオード30、31を介してNPN型半導体素子3及びPNP型半導体素子4のゲートに夫々供給するようにした点、スイッチング信号源17(当審注:「スイッチング信号源12」の誤記と認められる)の出力にワンショット発生回路32を設け、この出力を、ダイオード33を介してNPN型半導体素子3のゲートに供給するようにした点、またスイッチング信号源17(当審注:「スイッチング信号源12」の誤記と認められる)の出力にワンショット発生回路34を設け、この出力を、ダイオード35を介してPNP型半導体素子4のゲートに供給するようにした点である。」と記載されている。
また,実施例1の回路構成である図1と,実施例10の回路構成である図11を比較すると,実施例10では,上記段落【0105】の記載の点に加え,実施例1における抵抗体5及び抵抗体6に並列に接続される,スイッチング素子17及びスイッチング素子15,スイッチング素子17及びスイッチング素子15に接続されるワンショット信号発生回路18及びワンショット信号発生回路16,を廃したことが看取できる。
してみると,引用文献には実施例10として,
“NPN型半導体素子1と逆極性のPNP型半導体素子2により第1の直列接続体が形成され,NPN型半導体素子3とPNP型半導体素子4により第2の直列接続体が形成され,
第1の直列接続体のNPN型半導体素子1のコレクタは,抵抗5を介して電源P(正)に,またPNP型半導体素子2のコレクタは,抵抗6を介して電源N(負)に接続され,同様に,第2の直列接続体のNPN型半導体素子3のコレクタは,抵抗7を介して電源P(正)に,またPNP型半導体素子4のコレクタは,抵抗8を介して電源N(負)に接続し,
第1の直列接続体と第2の直列接続体の各々の中点間には抵抗9が接続され,またこの第2の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続され,
第1の直列接続体を構成しているNPN型半導体素子1とPNP型半導体素子2の各々の制御極であるベースは互いに接続され,ここに抵抗11の一端が接続され,また,この抵抗11の他端には,スイッチング信号(出力信号A)を供給するスイッチング信号源12の出力端が接続され,
スイッチング信号源12が供給する出力信号Aは,夫々遅延回路13及び14,及び,遅延回路13及び14に接続されるダイオード30及び31を介して第2の直列接続体を構成しているNPN型半導体素子3及びPNP型半導体素子4の夫々の制御極であるベースに供給されるように接続され,
スイッチング信号源12の出力にワンショット発生回路32を設け,この出力が,ダイオード33を介してNPN型半導体素子3のゲートに供給するように接続され,またスイッチング信号源12の出力にワンショット発生回路34を設け,この出力が,ダイオード35を介してPNP型半導体素子4のゲートに供給するように接続されている,
絶縁ゲート型半導体素子のゲート回路“が記載されているといえる。

k さらに,上記dの段落【0114】には,「この実施例11が実施例10と異なる点は、第1の直列接続体とその両端の抵抗で構成される直列回路に代え、Pチャネル半導体素子2A、抵抗5、抵抗6及びNチャネル半導体素子1Aで構成される直列回路を設け、抵抗5と抵抗6の中点を抵抗9の一端に接続した点、第2の直列接続体とその両端の抵抗で構成される直列回路に代え、Pチャネル半導体素子4A、抵抗7、抵抗8及びNチャネル半導体素子3Aで構成される直列回路を設け、抵抗7と抵抗8の中点を抵抗9の他端及び絶縁ゲート型半導体素子10のゲートに接続した点、スイッチング信号源17の信号を反転する反転回路35を追加した点、またダイオード30及び33、並びにダイオード31及び35によるダイオード論理和回路に代え、夫々論理和回路36及び37を設けた点である。」と記載されている。
また,実施例11の回路構成である図12から,"第1の直列回路のPチャネル半導体素子2Aのソースは,電源P(正)に,またNチャネル半導体素子1Aのソースは,電源N(負)に接続され,同様に,第2の直列回路のPチャネル半導体素子4Aのソースは,電源P(正)に接続,またNチャネル半導体素子3Aのソースは,電源N(負)に接続されている”ことが看取できる。
してみると,引用文献1には実施例11として,
“Pチャネル半導体素子2Aと抵抗5,抵抗6,及びNチャネル半導体素子1Aにより第1の直列回路が形成され,Pチャネル半導体素子4A,抵抗7,抵抗8,及びNチャネル半導体素子3Aにより第2の直列回路が形成され,
第1の直列回路のPチャネル半導体素子2Aのソースは,電源P(正)に,またNチャネル半導体素子1Aのソースは,電源N(負)に接続され,同様に,第2の直列回路のPチャネル半導体素子4Aのソースは,電源P(正)に,またNチャネル半導体素子3Aのソースは,電源N(負)に接続され,
第1の直列回路の中点である抵抗5と抵抗6の中点と,第2の直列回路の中点である抵抗7と抵抗8の中点と,の間には抵抗9が接続され,またこの第2の直列回路の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続され,
第1の直列回路を構成しているPチャネル半導体素子2AとNチャネル半導体素子1Aの各々の制御極であるゲートは互いに接続され,ここに抵抗11の一端が接続され,また,この抵抗11の他端には,スイッチング信号(出力信号A)を供給するスイッチング信号源12の出力端が接続され,
スイッチング信号源12が供給する出力信号Aは,夫々遅延回路13及び14を介して論理回路36及び37に供給されるように接続され,
また,スイッチング信号源12の出力信号Aは,ワンショット発生回路32及び34を介して論理回路36及び37に供給されるように接続され,
論理回路36の出力がPチャネル半導体素子4Aのゲートに供給されるように接続され,また論理回路37の出力が,Nチャネル半導体素子3Aのゲートに供給されるように接続されている,
絶縁ゲート型半導体素子のゲート回路“が記載されているといえる。

l 上記cの段落【0107】には実施例10に関して,「スイッチング信号源17(当審注:「スイッチング信号源12」の誤記と認められる)の出力信号Aがオン信号となると、まずワンショット信号発生回路32からのワンショット信号により正側のNPN型半導体素子3がオンし、抵抗7を経由した大電流により、絶縁ゲート型半導体素子10のゲート・エミッタ間に電荷の充電が開始する。そして、ワンショット時間経過後は、NPN型半導体素子3が一旦オフになり、NPN型半導体素子1、抵抗9及び抵抗5の充電ルートにより絶縁ゲート型半導体素子10がソフトにターンオンする。」こと,さらに,段落【0108】には,「ターンオン後は、再び遅延回路13の出力信号によりNPN型半導体素子3がオンになって抵抗7を介した正バイアス状態になる。」ことが記載され,また,図11の実施例10の回路構成図から,“上記ワンショット時間及び上記ターンオン後には,抵抗7を経由した大電流に加え,NPN型半導体素子1,抵抗9及び抵抗5の充電ルートによっても電流が流れること”,が看取できる。
そして,実施例10と実施例11では,「NPN型半導体素子1」及び「NPN型半導体素子3」が,「Pチャネル半導体素子2A」及び「Pチャネル半導体素子4A」に変更されている点を考慮すると,引用文献1には実施例11に関して,“スイッチング信号源12の出力信号Aがオン信号となると,Pチャネル半導体素子2Aがオンすることによる,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートに加え,ワンショット信号発生回路32からのワンショット信号により正側のPチャネル半導体素子4Aがオンし,抵抗7を経由した大電流により,絶縁ゲート型半導体素子10のゲート・エミッタ間に電荷の充電が開始し,ワンショット時間経過後は,Pチャネル半導体素子4Aが一旦オフになり,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートにより絶縁ゲート型半導体素子10がソフトにターンオンし,ターンオン後は,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートに加え,再び遅延回路13の出力信号によりPチャネル半導体素子4Aがオンになって抵抗7を介したルートによって正バイアス状態になる”ことが記載されているといえる。


イ 上記aないしlの記載内容(特に,下線部及び実施例11を参照)からすると,引用文献1には,次の発明(以下,「引用発明」という。)が開示されていると認められる。

「Pチャネル半導体素子2Aと抵抗5,抵抗6,及びNチャネル半導体素子1Aにより第1の直列回路が形成され,Pチャネル半導体素子4A,抵抗7,抵抗8,及びNチャネル半導体素子3Aにより第2の直列回路が形成され,
第1の直列回路のPチャネル半導体素子2Aのソースは,電源P(正)に,またNチャネル半導体素子1Aのソースは,電源N(負)に接続され,同様に,第2の直列回路のPチャネル半導体素子4Aのソースは,電源P(正)に,またNチャネル半導体素子3Aのソースは,電源N(負)に接続され,
第1の直列回路の中点である抵抗5と抵抗6の中点と,第2の直列回路の中点である抵抗7と抵抗8の中点と,の間には抵抗9が接続され,またこの第2の直列回路の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続され,
第1の直列回路を構成しているPチャネル半導体素子2AとNチャネル半導体素子1Aの各々の制御極であるゲートは互いに接続され,ここに抵抗11の一端が接続され,また,この抵抗11の他端には,スイッチング信号(出力信号A)を供給するスイッチング信号源12の出力端が接続され,
スイッチング信号源12が供給する出力信号Aは,夫々遅延回路13及び14を介して論理回路36及び37に供給されるように接続され,
また,スイッチング信号源12の出力信号Aは,ワンショット発生回路32及び34を介して論理回路36及び37に供給されるように接続され,
論理回路36の出力がPチャネル半導体素子4Aのゲートに供給されるように接続され,また論理回路37の出力が,Nチャネル半導体素子3Aのゲートに供給されるように接続されているものであって,
スイッチング信号源12の出力信号Aがオン信号となると,Pチャネル半導体素子2Aがオンすることによる,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートに加え,ワンショット信号発生回路32からのワンショット信号により正側のPチャネル半導体素子4Aがオンし,抵抗7を経由した大電流により,絶縁ゲート型半導体素子10のゲート・エミッタ間に電荷の充電が開始し,ワンショット時間経過後は,Pチャネル半導体素子4Aが一旦オフになり,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートにより絶縁ゲート型半導体素子10がソフトにターンオンし,ターンオン後は,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートに加え,再び遅延回路13の出力信号によりPチャネル半導体素子4Aがオンになって抵抗7を介したルートによって正バイアス状態になる,
絶縁ゲート型半導体素子のゲート回路。」


(3)引用発明との対比
ア 本件補正発明と引用発明とを対比する。
(ア)引用発明の「絶縁ゲート型半導体素子10」,「ゲートG」は,本件補正発明の「半導体素子」,「制御電極」に相当する。
そして,引用発明は「Pチャネル半導体素子2A,抵抗5,抵抗6,及びNチャネル半導体素子2Aにより第1の直列回路が形成され」,「第1の直列回路のPチャネル半導体素子2Aのソースは,電源P(正)に接続され」,「第1の直列回路の中点である抵抗5と抵抗6の中点と,第2の直列回路の中点である抵抗7と抵抗8の中点と,の間に抵抗9が接続され,またこの第2の直列回路の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続され」るものであるから,引用発明の「抵抗5」と「抵抗9」を合わせたものは,「絶縁ゲート型半導体素子10」の「ゲートG」に一端が接続され,他端が「Pチャネル半導体素子2A」に接続されているものと認められる。
してみると,引用発明の「抵抗5」と「抵抗9」を合わせたものは,本件補正発明の「半導体素子の制御電極に一端が接続された第1抵抗部」に相当する。
また,引用発明は,「スイッチング信号源12の出力信号Aがオン信号となると,Pチャネル半導体素子2Aがオンすることによる,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルート」で電流が流れるものであるから,「Pチャネル半導体素子2A」はスイッチング信号源12の出力信号Aに基づいてオン状態になっているものと認められる。
してみると,引用発明の「電源P(正)」,「出力信号A」は,本件補正発明の「電源」,「指令信号」に相当し,また,引用発明の「Pチャネル半導体素子2A」は,本件補正発明の「半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第1抵抗部の他端とを接続する第1スイッチ素子」に相当する。
そして,引用発明の「絶縁ゲート型半導体素子のゲート回路」は,「抵抗5」と「抵抗9」,「Pチャネル半導体素子2A」を備えるものであって,「絶縁ゲート型半導体素子10」の「ゲートG」の駆動を行っていることは明らかであるから,本件補正発明の「半導体素子の制御電極に一端が接続された第1抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第1抵抗部の他端とを接続する第1スイッチ素子とを備える半導体素子の駆動回路」に相当する。

(イ)引用発明では「スイッチング信号源12が供給する出力信号Aは,夫々遅延回路13及び14を介して論理回路36及び37に供給」するものであるから,引用発明の「遅延回路13」は,「出力信号A」を予め規定された時間だけ遅延させているものと認められる。
したがって,引用発明の「遅延回路13」は,本件補正発明の「指令信号を予め規定された時間だけ遅延させる遅延回路」に相当する。

(ウ)引用発明では「Pチャネル半導体素子4A,抵抗7,抵抗8,及びNチャネル半導体素子4Aにより第2の直列回路が形成され」,「第2の直列回路のPチャネル半導体素子4Aのソースは,電源P(正)に接続され」,「第2の直列回路の中点は駆動すべき絶縁ゲート型半導体素子10のゲートGに接続され」るものであるから,「Pチャネル半導体素子4A」は,「電源P(正)」と「ゲートG」を接続しているといえ,また,「抵抗7」は,「Pチャネル半導体素子4A」と「ゲートG」との間に直列接続されているといえる。
さらに,引用発明は「Pチャネル半導体素子4Aのゲート」には,「論理回路36」を介して「遅延回路13」が接続されるものであるから,「出力信号A」が「遅延回路13」及び「論理回路36」を介して「Pチャネル半導体素子4Aのゲート」に入力されるものと認められる。
してみると,引用発明の「Pチャネル半導体素子4A」は,本件補正発明の「前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第2スイッチ素子」に相当し,また,引用発明の「抵抗7」は,本件補正発明の「第2スイッチ素子と前記制御電極との間に直列接続された第2抵抗部」に相当する。

(エ)電子回路において,並列接続された抵抗の合成抵抗値が,並列接続される各抵抗の抵抗値より小さくなることは技術常識である。
したがって,引用発明において「抵抗7」の抵抗値は,「抵抗5」と「抵抗9」を合わせた抵抗と「抵抗7」とが並列接続された状態の抵抗値が、「抵抗5」と「抵抗9」を合わせた抵抗の抵抗値よりも小さくなるよう設定されていることは明らかである。

イ したがって,本件補正発明と引用発明とを対比すると,両者は,以下の点で一致し,また,相違している。

＜一致点＞
「半導体素子の制御電極に一端が接続された第1抵抗部と,半導体素子のオン状態を指令する指令信号に基づいてオン状態になり,電源と前記第1抵抗部の他端とを接続する第1スイッチ素子とを備える半導体素子の駆動回路において,
前記指令信号を予め規定された時間だけ遅延させる遅延回路と,
前記遅延回路で遅延された前記指令信号に基づいて,前記電源と前記制御電極とを接続する第2スイッチ素子と,
前記第2スイッチ素子と前記制御電極との間に直列接続された第2抵抗部と,
を備え,
前記第2抵抗部の抵抗値は、前記第1抵抗部と前記第2抵抗部とが並列接続された状態の抵抗値が、前記第1抵抗部の抵抗値よりも小さくなるよう設定されている,
半導体素子の駆動回路。」

＜相違点＞
本件補正発明は「前記遅延回路の時定数は、前記指令信号が入力されてから、半導体素子のターンオン動作中における急峻な電流の変化が生じた後に、前記遅延回路の遅延が終了する時刻が到来するように設定されて」いるのに対して,引用発明では「遅延回路13」の時定数に関してその旨の特定がされていない点。

(4)相違点についての検討
上記相違点について検討する。

引用発明は,「ゲート抵抗とターンオン時間には相関関係があり、ターンオン時間短縮にはゲート抵抗値の低減が効果的である。しかし、ゲート抵抗値を下げると、トレンチゲート型絶縁ゲート型半導体素子の場合にはプレーナ型以上にスイッチング特性も早くなりターンオン時の電圧の立ち下がり(-dV/dｔ)がより急峻になり、コレクタ電流の立ち上がり(dI/dｔ)の増大による半導体素子の破損や、サージ電圧の増大による絶縁ゲート型半導体素子と逆並列に接続されたダイオード素子の破損、EMIノイズの誘発、負荷への悪影響が懸念される。」(段落【0017】,下線は当審にて付与した。)ことを課題するものであって,そして,そのために「ワンショット時間経過後は,Pチャネル半導体素子4Aが一旦オフになり,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートにより絶縁ゲート型半導体素子10がソフトにターンオンし,ターンオン後は,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートに加え,再び遅延回路13の出力信号によりPチャネル半導体素子4Aがオンになって抵抗7を介したルートによって正バイアス状態になる」ようにしたものと認められる。
ここで,引用文献1のゲート回路の動作タイムチャートである図2を参照すると,「ワンショット時間」に相当する「ｔ1」時間経過後のターンオン動作中に,「コレクタ電流Ic」が急増し急峻な電流の変化を示しており,そして,その時点では,「Pチャネル半導体素子4Aが一旦オフ」とするものであり,(dI/dｔ)の増大を防止しているものと認められ,その後に「遅延回路13」の遅延時間(「ｔ3」)が到来していることが読み取れる。
してみると,引用発明においては,上記課題を鑑みれば,「遅延回路13」の時定数は,出力信号Aのオン信号が入力されてから,絶縁ゲート型半導体素子のターンオン動作中における急峻な電流の変化が生じた後に,「遅延回路13」の遅延が終了する時刻が到来するように設定されているものと認められる
したがって,相違点は実質的な相違点ではない。

よって,本件補正発明は,引用文献1に記載された発明である。また,引用文献1に記載された発明に基づいて本件補正発明をすることは,当業者にとって容易である。したがって,本件補正発明は,特許法第29条第1項第3号,同条第2項の規定により,特許出願の際独立して特許を受けることができないものである。

なお、審判請求人は、審判請求書において、「しかしながら、引用文献1の第104?第119段落を参照すると、実施例11は、実施例10と同様に、まず、ワンショット信号発生回路32からのワンショット信号によりPチャネル半導体素子4Aを一定期間だけオン状態にして、抵抗7を経由した大電流を絶縁ゲート型半導体素子10に供給し、その後に、Pチャネル半導体素子2A、抵抗9及び抵抗5のルートを介して電流を供給することで絶縁ゲート型半導体素子10をソフトにターンオンさせるものである。本願請求項1に係る発明は、まず、第1スイッチ素子をオン状態として第1抵抗部を介して半導体素子の制御電極に電流を供給し、その後に、遅延回路で遅延された指令信号に基づいて第2スイッチ素子をオン状態にして、第1抵抗部と第2抵抗部との並列回路(抵抗値が第1抵抗部の抵抗値よりも小さくなるように設定された回路)を介して半導体素子の制御電極に電流を供給するものであり、引用文献1とは真逆であることから、審査官殿の上記認定は失当である。」という旨を主張している。
しかしながら,引用発明においても,「ターンオン後は,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートに加え,再び遅延回路13の出力信号によりPチャネル半導体素子4Aがオンになって抵抗7を介したルートによって正バイアス状態になる」ものであって,遅延回路の遅延された時間後は,Pチャネル半導体素子2A,抵抗9及び抵抗5の充電ルートと,Pチャネル半導体素子4Aがオンになって抵抗7を介したルートの並列回路によって絶縁ゲート型半導体素子のゲートに電流が供給されるものであって,上記主張を採用することはできない。

(5)結語
以上検討したとおり,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。


第3.本願発明について
1.本願発明
令和2年4月6日付けの手続補正(本件補正)は,上記のとおり却下されたので,本願の請求項1ないし6に係る発明は,令和1年10月9日に補正された特許請求の範囲の請求項1ないし6に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は上記第2の1.に本件補正前の請求項1として記載したとおりのものである。

2.原査定の拒絶の理由
原査定の拒絶の理由は,

(理由1)
この出願の請求項1,2,4,6に係る発明は,その出願前に日本国内又は外国において,頒布された下記の引用文献1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

(理由2)
この出願の請求項1ないし6係る発明は,その出願前に日本国内又は外国において,頒布された又は気通信回線を通じて公衆に利用可能となった引用文献1ないし2に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献1:特開2006-340579号公報
引用文献2:特開2015-177694号公報

3.引用文献,引用発明
原査定の拒絶の理由で引用された引用文献1及びその記載事項並びに引用発明は,上記第2の2.(2)引用文献,引用発明で説示したとおりである。

4.対比・判断
本願発明は,上記第2の2.で検討した本件補正発明の発明特定事項である,「前記第2スイッチ素子と前記制御電極との間に直列接続された第2抵抗部」,及び「前記第2抵抗部の抵抗値は、前記第1抵抗部と前記第2抵抗部とが並列接続された状態の抵抗値が、前記第1抵抗部の抵抗値よりも小さくなるよう設定されている」という構成を省いたものである。
そうすると,本願発明と引用発明は,上記相違点で相違するが,上記相違点は,上記第2の2.(4)で相違点について説示したのと同様の理由で実質的な相違点ではない。
したがって,本願発明は,引用文献1に記載された発明である。また,引用文献1に記載された発明に基づいて当業者が容易に発明することができたものである。


第4.むすび
以上のとおり,本願の請求項1に係る発明は,引用文献1に記載された発明であり,また,引用文献1に記載された発明に基づいて当業者が容易に発明することができたものであるから,特許法第29条第1項第3号,特許法第29条第2項の規定により特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2020-11-20 
結審通知日 2020-11-24 
審決日 2020-12-09 
出願番号 特願2016-1772(P2016-1772)
審決分類 P 1 8・ 113- Z (H02M)
P 1 8・ 121- Z (H02M)
最終処分 不成立  
前審関与審査官 東 昌秋  
特許庁審判長 田中 秀人
特許庁審判官 小林 秀和
山澤 宏
発明の名称 半導体素子の駆動回路  
代理人 寺本 光生  
代理人 高橋 久典  
代理人 清水 雄一郎  
代理人 西澤 和純  

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