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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1371472
審判番号 不服2020-7617  
総通号数 256 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-04-30 
種別 拒絶査定不服の審決 
審判請求日 2020-06-03 
確定日 2021-03-16 
事件の表示 特願2017-507858「メモリの異なるメモリプレーンに同時にアクセスするための装置および方法」拒絶査定不服審判事件〔平成28年 2月18日国際公開、WO2016/025173、平成29年 9月21日国内公表、特表2017-527897、請求項の数(36)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2015年7月29日(パリ条約による優先権主張外国庁受理 2014年8月15日(以下,「優先日」という。) 米国)を国際出願日とする出願であって,平成30年4月26日付けで拒絶理由通知がされ,平成30年8月20日に意見書が提出されると同時に誤訳訂正がされ,平成31年1月31日付けで拒絶理由通知がされ,令和1年8月5日に意見書が提出されると同時に手続補正がされ,令和2年1月31日付けで拒絶査定(原査定)がされ,これに対し,令和2年6月3日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。


第2 原査定の概要
原査定(令和2年1月31日付け拒絶査定)の概要は次のとおりである。

本願の請求項1-37に係る発明は,以下の引用文献1-3に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引 用 文 献 等 一 覧
1.特開2013-109823号公報
2.特開2005-108303号公報
3.特開2012-068986号公報


第3 本願発明
本願請求項1ないし36に係る発明(以下,それぞれ「本願発明1」ないし「本願発明36」という。)は,令和2年6月3日付けの手続補正で補正された特許請求の範囲の請求項1ないし36に記載された事項により特定される発明であり,以下のとおりのものである。

「【請求項1】
複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラと、
を含み、
前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ、前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分けて、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく、前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を、異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され、
前記コントローラは、複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う
装置。
【請求項2】
複数のアクセス線ドライバ回路をさらに含み、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記コントローラからの信号に基づいて、メモリアクセス動作中に、前記複数のメモリプレーンのうちのプレーンのアクセス線に電圧を提供するように構成される、
請求項1に記載の装置。
【請求項3】
前記コントローラは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のアクセス線ドライバ回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記アクセス線ドライバ回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンからのデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
請求項2に記載の装置。
【請求項4】
前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
請求項2に記載の装置。
【請求項5】
複数の電源回路をさらに含み、前記複数の電源回路のうちの電源回路は、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路に二つ以上の電圧を提供するように構成され、前記複数の電源回路の各々は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられる、
請求項2に記載の装置。
【請求項6】
前記コントローラは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに関連付けられた前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記電源回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた、前記複数のメモリプレーンのうちの前記メモリプレーンからデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
請求項5に記載の装置。
【請求項7】
前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに結合された前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
請求項5に記載の装置。
【請求項8】
前記複数のメモリプレーンのうちのメモリプレーンの前記複数のメモリセルは、マルチレベルメモリセル、トリプルレベルメモリセルまたはシングルレベルメモリセルのうちの少なくとも一つを含む、
請求項1に記載の装置。
【請求項9】
前記メモリコマンドおよびアドレス対のグループの各々は、上位ページタイプ、下位ページタイプまたは中間ページタイプに関連付けられる、
請求項1に記載の装置。
【請求項10】
前記複数のメモリプレーンの各々は、其々複数のブロックに分割され、前記メモリコマンドおよびアドレス対のグループのうちの少なくとも二つは、其々の複数のブロック内の異なるブロックに関連付けられる、
請求項1に記載の装置。
【請求項11】
複数のメモリプレーンを有するメモリアレイと、
複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記複数のメモリプレーンの其々のメモリプレーンのアクセス線に電圧を提供するように構成される、複数のアクセス線ドライバ回路と、
前記複数のアクセス線ドライバ回路に結合されたコントローラであって、メモリコマンドおよびアドレス対のグループに応じて行われる同時のメモリアクセス動作のために、前記複数のアクセス線ドライバ回路を順に制御して、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように構成され、前記同時のメモリアクセス動作中に、前記複数のアクセス線ドライバ回路の各々を順に制御した後、前記複数のメモリプレーンに同時にアクセスするようにさらに構成される、コントローラと、
を含み、
前記コントローラは、前記複数のメモリプレーン中の前記同時のメモリアクセス動作が行われるページのページタイプとは関係なく、前記同時のメモリアクセス動作中に行う各々のメモリアクセス動作を独立に行う
装置。
【請求項12】
複数の電源回路をさらに含み、前記複数の電源回路の各々は、前記複数のアクセス線ドライバ回路の其々一つに電圧を提供するように構成され、前記コントローラは、其々の電圧を提供するために、前記複数のアクセス線ドライバ回路に結合された前記複数の電源回路を、前記同時のメモリアクセス動作のために、順に制御するようにさらに構成される、請求項11に記載の装置。
【請求項13】
前記メモリコマンドおよびアドレス対のグループは、異なるページタイプに関連付けられる、
請求項11に記載の装置。
【請求項14】
前記コントローラは、前記複数のメモリプレーンに提供される電圧を制御するために、関連付けられたページタイプに基づいて、前記複数のアクセス線ドライバ回路に信号を提供するように構成された電力制御回路を含む、
請求項11に記載の装置。
【請求項15】
複数のページバッファをさらに含み、前記複数のページバッファの各々は、前記複数のメモリプレーンのうちの其々一つからのデータをラッチするように構成され、前記コントローラは、前記同時のメモリアクセス動作中に、前記複数のメモリプレーンに結合された前記複数のページバッファから前記データを同時に取得するように構成される、
請求項11に記載の装置。
【請求項16】
前記コントローラは、前記複数のメモリプレーンからのデータの検知を同時に制御するようにさらに構成される、
請求項11に記載の装置。
【請求項17】
第一のメモリプレーンと第二のメモリプレーンとを有するメモリアレイであって、前記第一のメモリプレーンはアクセス線を含み、前記第二のメモリプレーンはアクセス線を含む、メモリアレイと、
前記第一のメモリプレーンのアクセス線に電圧を提供するように構成された第一のアクセス線ドライバ回路と、
前記第二のメモリプレーンのアクセス線に電圧を提供するように構成された第二のアクセス線ドライバ回路と、
前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路に結合されたマルチスレッドコントローラであって、メモリコマンドおよびアドレス対のグループに応じて行われる同時のメモリアクセス動作のために、前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路を同時に制御して、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように構成され、前記第一のメモリプレーンおよび前記第二のメモリプレーン内で同時にアクセスされるページタイプとは関係なく、前記同時のメモリアクセス動作中に、前記第一のメモリプレーンおよび前記第二のメモリプレーンに同時にアクセスするようにさらに構成される、マルチスレッドコントローラと、
を含み、
前記マルチスレッドコントローラは、前記第一のメモリプレーンおよび前記第二のメモリプレーンへ同時に行うメモリアクセス動作の各々を独立に行う
装置。
【請求項18】
前記同時のメモリアクセス動作のために、前記マルチスレッドコントローラは、アクセスされるべき前記第一のメモリプレーンのページに関連付けられたアクセス線に第一の電圧を提供し、前記第一のメモリプレーンに関連付けられた残りのアクセス線に前記第一の電圧とは異なる他の電圧を提供するように、前記第一のアクセス線ドライバ回路を制御するように構成され、前記マルチスレッドコントローラは、アクセスされるべき前記第二のメモリプレーンのページに関連付けられるアクセス線に第二の電圧を提供し、前記第二のメモリプレーンに関連付けられた残りのアクセス線に前記第二の電圧とは異なる他の電圧を提供するように、前記第二のアクセス線ドライバ回路を制御するようにさらに構成される、
請求項17に記載の装置。
【請求項19】
前記第一のアクセス線ドライバ回路に第一の電圧の組を提供するように構成された第一の電源回路であって、前記第一の電圧の組は前記第一の電圧を含む、第一の電源回路と、
前記第二のアクセス線ドライバ回路に第二の電圧の組を提供するように構成された第二の電源回路であって、前記第二の電圧の組は、前記第二の電圧を含み、前記第一の電圧の組は、前記第二の電圧の組とは異なる、第二の電源回路と、
をさらに含む、
請求項18に記載の装置。
【請求項20】
前記マルチスレッドコントローラは、前記同時のメモリアクセス動作のために、前記第一の電圧の組を提供するように前記第一の電源回路を制御し、前記第二の電圧の組を提供するように前記第二の電源回路を制御するようにさらに構成される、
請求項19に記載の装置。
【請求項21】
前記メモリアレイは、
前記マルチスレッドコントローラからの信号に応じて、前記第一のメモリプレーンからのデータをラッチするように構成された第一のページバッファと、
前記マルチスレッドコントローラからの信号に応じて、前記第二のメモリプレーンからのデータをラッチするように構成された第二のページバッファと、
をさらに含む、
請求項17に記載の装置。
【請求項22】
前記マルチスレッドコントローラは、前記第一のページバッファおよび前記第二のページバッファから前記データを同時に取得するようにさらに構成される、
請求項21に記載の装置。
【請求項23】
メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる前記メモリのメモリプレーンに関連付けられる、ことと、
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、同時のメモリアクセス動作のために、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対に関連付けられた其々のメモリプレーンに結合されたアクセス線ドライバ回路を順に制御して、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けることと、
前記同時のメモリアクセス動作中に、前記制御されたアクセス線ドライバ回路に基づいて、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から、前記メモリプレーンの各々に含まれるページのページタイプとは関係なく、データをパラレルに取得することと、
を含み、
前記同時のメモリアクセス動作中に行われる各々のメモリアクセス動作を独立に行う方法。
【請求項24】
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記同時のメモリアクセスのために、前記アクセス線ドライバ回路に結合された電源回路を順に制御することをさらに含む、
請求項23に記載の方法。
【請求項25】
其々の前記メモリプレーンに、前記アクセス線ドライバ回路の各々から其々のアクセス線に沿って、其々の電圧を提供することをさらに含む、
請求項23に記載の方法。
【請求項26】
前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から前記データをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々の其々のビット線を同時にチャージすることを含む、
請求項23に記載の方法。
【請求項27】
前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々で前記データを同時に検知することをさらに含む、
請求項26に記載の方法。
【請求項28】
前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々に結合された其々のページバッファで、前記データを同時にラッチすることをさらに含む、
請求項27に記載の方法。
【請求項29】
メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、前記メモリのメモリプレーンと対応付けられる、ことと、
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と対応付けられた其々のメモリプレーンへ振り分けて、前記複数のメモリコマンドおよびアドレス対の個々のメモリコマンドおよびアドレス対のために、前記メモリの各メモリプレーンに対してメモリアクセス動作を、前記メモリの各メモリプレーン中の前記同時のメモリアクセス動作が行われるページのページタイプとは関係なく、同時に実施することと、
を含み、
同時に実施される前記メモリアクセス動作の各々は独立に行われる
方法。
【請求項30】
前記メモリの各メモリプレーンに結合されたアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御することをさらに含む、
請求項29に記載の方法。
【請求項31】
前記アクセス線ドライバ回路に結合された電源回路を、前記同時のメモリアクセス動作のために、同時に制御することをさらに含む、
請求項30に記載の方法。
【請求項32】
前記メモリアクセス動作を同時に実施することは、前記メモリのマルチスレッドコントローラによって制御される、
請求項29に記載の方法。
【請求項33】
前記同時のメモリアクセス動作中に、二つ以上の前記メモリプレーンからデータを同時に取得することをさらに含む、
請求項24に記載の方法。
【請求項34】
複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン、
複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の1つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路、
前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記コントローラは、複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定して、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように設定され、前記コントローラは、前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に、前記同時のメモリアクセス動作の各々のページタイプとは関係なく、前記複数のメモリプレーンに同時にアクセスするようにさらに設定された、前記コントローラ、および、
複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの1つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の1つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された、前記複数の電源回路
を含み、
前記複数の電源回路の各々は、当該電源回路が対応付けられたメモリプレーンの各々に含まれるメモリセルページのページタイプに基づいて構成され、
前記同時のメモリアクセス動作の対象となるメモリプレーンに対応付けられた複数の電源回路は、前記同時のメモリアクセス動作のために当該電源回路が結合されたアクセス線ドライバ回路に電源を供給するように同時に制御される
装置。
【請求項35】
複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン、
複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の1つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路、
前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記コントローラは、複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定して、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように設定され、前記コントローラは、前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に、前記複数のメモリプレーンに同時にアクセスするようにさらに設定された、前記コントローラ、および、
複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの1つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の1つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された、前記複数の電源回路
を含む装置。
【請求項36】
前記コントローラは、マルチスレッドコントローラであり、
前記マルチスレッドコントローラは、前記同時のメモリアクセス動作のために、前記同時のメモリアクセス動作の対象となるメモリプレーンの各々に対応した前記電源回路および前記アクセス線ドライバ回路を同時に制御する
請求項34または35に記載の装置。」


第4 引用文献、引用発明等
1 引用文献1について
ア 本願の優先日前に頒布され,原査定の拒絶の理由に引用された,特開2013-109823号公報(以下,これを「引用文献1」という。)には,図面とともに次の事項が記載されている。(下線は当審により付与。以下同じ。)

a 「【0021】
図1は本発明の第1実施形態による不揮発性メモリ装置100を示すブロック図である。 図1を参照すれば、本発明の実施形態による不揮発性メモリ装置100は第1プレーンP1、第2プレーンP2、データ入出力回路150、及び電荷ポンプ160を含む。第1プレーンP1はメモリセルアレイ110a、アドレスデコーダー120a、読出し及び書込み回路130a、及び、「制御ロジック及び高電圧生成器」140aを含む。第2プレーンP2はメモリセルアレイ110b、アドレスデコーダー120b、読出し及び書込み回路130b、及び、「制御ロジック及び高電圧生成器」140bを含む。第1プレーンP1と第2プレーンP2とは同一の構造を有することができる。
【0022】
メモリセルアレイ110a又は110bは各々、ワードラインWL1又はWL2を通じてアドレスデコーダー120a又は120bに連結され、ビットラインBLを通じて読出し及び書込み回路130a又は130bに連結される。メモリセルアレイ110a又は110bは複数のメモリセルを含む。例示的に、行方向に配列されるメモリセルはワードラインWL1又はWL2に連結され、列方向に配列されるメモリセルはビットラインBL1又はBL2に連結される。例えば、列方向に配列されるメモリセルは複数のセルグループ(例えば、ストリング)を形成する。そして、複数のセルグループがビットラインBL1又はBL2に各々連結される。例示的に、メモリセルアレイ110a又は110bはセル当り1つ又はその以上のビットを格納できる複数のメモリセルで構成される。
【0023】
アドレスデコーダー120a又は120bは各々、ワードラインWL1又はWL2を通じてメモリセルアレイ110a又は110bに連結される。アドレスデコーダー120a又は120bは、「制御ロジック及び高電圧生成器」140a又は140bの制御に応答して動作するように構成される。アドレスデコーダー120a又は120bは外部からアドレスADDRを受信する。第1プレーンP1のアドレスデコーダー120aと第2プレーンP2のアドレスデコーダー120bとは同一のバスを通じてアドレスADDRを受信する。
【0024】
アドレスデコーダー120a又は120bは受信されたアドレスADDRの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー120a又は120bはワードラインWL1又はWL2を選択する。アドレスデコーダー120a又は120bは同時に、伝達されたアドレスADDRの中で列アドレスをデコーディングするように構成される。デコーディングされた列アドレスDCA1又はDCA2は読出し及び書込み回路130a又は130bへ伝達される。例示的に、アドレスデコーダー120a又は120bは行デコーダー、列デコーダー、アドレスバッファ等のような構成要素を含む。

・・・中略・・・

【0029】
「制御ロジック及び高電圧生成器」140a又は140bは各々、アドレスデコーダー120a又は120b、読出し及び書込み回路130a又は130b、及びデータ入出力回路150に連結される。「制御ロジック及び高電圧生成器」140a又は140bは各々、電荷ポンプ160から高電圧VPPを受信する。「制御ロジック及び高電圧生成器」140a又は140bは、受信した高電圧VPPを利用して、第1プレーンP1又は第2プレーンP2のプログラム(書込み)、読出し又は消去の時に要求される多様な電圧を生成する。「制御ロジック及び高電圧生成器」140a又は140bは各々、生成された多様な電圧をアドレスデコーダー120a又は120b、読出し及び書込み回路130a又は130b、又はメモリセルアレイ110a又は110bへ提供する。
【0030】
「制御ロジック及び高電圧生成器」140a又は140bは、外部から制御信号CTRL及びコマンドCMDを受信する。第1プレーンP1の「制御ロジック及び高電圧生成器」140aと第2プレーンP2の「制御ロジック及び高電圧生成器」140bとは、共通のバスを通じて制御信号CTRL及びコマンドCMDを受信する。

・・・中略・・・

【0036】
メモリセルアレイ110a、110bで、プログラム、読出し又は消去は独立的に遂行できる。例えば、メモリセルアレイ110aのメモリブロックBLK3aでプログラム、読出し又は消去が遂行される時、同時にメモリセルアレイ110bのメモリブロックBLK3bでプログラム、読出し又は消去が遂行できる。例えば、メモリブロックBLK3aでプログラムが遂行される時、同時にメモリブロックBLK3bでプログラム、読出し又は消去の何れでも遂行できる。即ち、第1プレーンP1及び第2プレーンP2で、プログラム、読出し又は消去は独立的に遂行できる。」

b 「【0038】
図3は図1の不揮発性メモリ装置100が動作する第1例を示すタイミング図である。図3には、不揮発性メモリ装置100の入出力信号(NVM_I/O)、第1プレーンP1の動作、及び第2プレーンP2の動作が示されている。
【0039】
図1及び図3を参照すれば、不揮発性メモリ装置100にプログラムコマンドPCが受信される。この時、第1及び第2プレーンP1、P2の「制御ロジック及び高電圧生成器」140a、140bは各々、プログラムコマンドPCをデコーディングする。第1及び第2プレーンP1、P2の各々で遂行されるコマンドデコーディングは‘CD’と表示されている。
【0040】
次に、不揮発性メモリ装置100にアドレスA1が受信される。第1及び第2プレーンP1、P2のアドレスデコーダー120a、120bは各々、受信されたアドレスA1をデコーディングする。第1及び第2プレーンP1、P2の各々で遂行されるアドレスデコーディングは‘AD’と表示されている。
【0041】
デコーディングされたアドレスは例えば第1プレーンP1に属するとする。即ち、デコーディングされたアドレスに従って、第1プレーンP1が選択され、第2プレーンP2は選択されない。選択されない第2プレーンP2の「制御ロジック及び高電圧生成器」140bはデコーディングされたコマンドを無視する。」

c 「【0071】
図8は本発明の実施形態によるメモリシステム1000を示すブロック図である。図8を参照すれば、メモリシステム1000は不揮発性メモリ装置1100及びコントローラ1200を含む。
【0072】
不揮発性メモリ装置1100は図1乃至図7を参照して説明した不揮発性メモリ装置100と同一の構成を有し、同一の方法で動作する。
【0073】
コントローラ1200はホスト(Hｏｓｔ)及び不揮発性メモリ装置1100に連結され、ホストからの要請に応答して、不揮発性メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は不揮発性メモリ装置1100の読出し、書込み(プログラム)、消去、及び背景(backgｒｏｕnd)動作を制御し、不揮発性メモリ装置1100及びホストの間のインターフェイスを提供し、不揮発性メモリ装置1100を制御するためのファームウェア(fiｒmｗaｒe)を駆動するように構成される。
【0074】
図8に例示したように、コントローラ1200は不揮発性メモリ装置1100に制御信号CTRL、コマンドCMD、及びアドレスADDRを提供し、不揮発性メモリ装置1100とデータDATAを交換し、不揮発性メモリ装置1100からレディ-ビジー信号R/nBを受信するように構成される。」

d 「図1

」

e 「図8

」

f 上記cの段落【0071】には,「メモリシステム1000は不揮発性メモリ装置1100及びコントローラ1200を含む」ことが、また,段落【0072】には,「不揮発性メモリ装置1100は図1乃至図7を参照して説明した不揮発性メモリ装置100と同一の構成を有し、同一の方法で動作する」ことが記載されている。
してみると,引用文献1には,“不揮発性メモリ装置100及びコントローラ1200を含むメモリシステム1000”が記載されているといえる。

g 上記cの段落【0073】には,「コントローラ1200はホスト(Hｏｓｔ)及び不揮発性メモリ装置1100に連結され、ホストからの要請に応答して、不揮発性メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は不揮発性メモリ装置1100の読出し、書込み(プログラム)、消去、及び背景(backgｒｏｕnd)動作を制御」することが,また,段落【0074】には,「コントローラ1200は不揮発性メモリ装置1100に制御信号CTRL、コマンドCMD、及びアドレスADDRを提供し、不揮発性メモリ装置1100とデータDATAを交換し、不揮発性メモリ装置1100からレディ-ビジー信号R/nBを受信するように構成される」ことが記載されている。
してみると,引用文献1には,“コントローラ1200はホスト(Hｏｓｔ)及び不揮発性メモリ装置100に連結され,ホストからの要請に応答して,不揮発性メモリ装置100をアクセスするように構成され,不揮発性メモリ装置100の読出し,書込み(プログラム),消去,及び背景(backgｒｏｕnd)動作を制御するものであり,さらに,コントローラ1200は不揮発性メモリ装置100に制御信号CTRL,コマンドCMD,及びアドレスADDRを提供し,不揮発性メモリ装置100とデータDATAを交換し,不揮発性メモリ装置100からレディ-ビジー信号R/nBを受信するように構成される”ことが記載されているといえる。

h 上記aの段落【0021】には,「不揮発性メモリ装置100は第1プレーンP1、第2プレーンP2、データ入出力回路150、及び電荷ポンプ160を含む。第1プレーンP1はメモリセルアレイ110a、アドレスデコーダー120a、読出し及び書込み回路130a、及び、「制御ロジック及び高電圧生成器」140aを含む。第2プレーンP2はメモリセルアレイ110b、アドレスデコーダー120b、読出し及び書込み回路130b、及び、「制御ロジック及び高電圧生成器」140bを含む」ことが記載されている。

i 上記aの段落【0023】には,「第1プレーンP1のアドレスデコーダー120aと第2プレーンP2のアドレスデコーダー120bとは同一のバスを通じてアドレスADDRを受信する」こと,また,段落【0024】には,「アドレスデコーダー120a又は120bは受信されたアドレスADDRの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー120a又は120bはワードラインWL1又はWL2を選択する」ことが記載されている。
してみると,引用文献1には,“第1プレーンP1のアドレスデコーダー120aと第2プレーンP2のアドレスデコーダー120bとは同一のバスを通じてアドレスADDRを受信し,アドレスデコーダー120a又は120bは受信されたアドレスADDRの中で行アドレスをデコーディングし,デコーディングされた行アドレスを利用して,ワードラインWL1又はWL2を選択する”ことが記載されているといえる。

j 上記aの段落【0029】には,「「制御ロジック及び高電圧生成器」140a又は140bは各々、アドレスデコーダー120a又は120b…に連結され…「制御ロジック及び高電圧生成器」140a又は140bは…第1プレーンP1又は第2プレーンP2のプログラム(書込み)、読出し又は消去の時に要求される多様な電圧を生成」し,「生成された多様な電圧をアドレスデコーダー120a又は120b…へ提供する」ことが,また,段落【0030】には,「第1プレーンP1の「制御ロジック及び高電圧生成器」140aと第2プレーンP2の「制御ロジック及び高電圧生成器」140bとは、共通のバスを通じて制御信号CTRL及びコマンドCMDを受信する」ことが記載されている。
してみると,引用文献1には,“「制御ロジック及び高電圧生成器」140a又は140bは各々,アドレスデコーダー120a又は120bに連結され,第1プレーンP1又は第2プレーンP2のプログラム(書込み),読出し又は消去の時に要求される多様な電圧を生成し,生成された多様な電圧をアドレスデコーダー120a又は120bへ提供し,また,第1プレーンP1の「制御ロジック及び高電圧生成器」140aと第2プレーンP2の「制御ロジック及び高電圧生成器」140bとは,共通のバスを通じて制御信号CTRL及びコマンドCMDを受信する”ことが記載されているといえる。

k 上記aの段落【0036】には,「メモリセルアレイ110a、110bで、プログラム、読出し又は消去は独立的に遂行できる。例えば、メモリセルアレイ110aのメモリブロックBLK3aでプログラム、読出し又は消去が遂行される時、同時にメモリセルアレイ110bのメモリブロックBLK3bでプログラム、読出し又は消去が遂行できる」ことが記載されている。

m 上記bの段落【0039】には,「不揮発性メモリ装置100にプログラムコマンドPCが受信される。この時、第1及び第2プレーンP1、P2の「制御ロジック及び高電圧生成器」140a、140bは各々、プログラムコマンドPCをデコーディングする」こと,また,段落【0040】には,「次に、不揮発性メモリ装置100にアドレスA1が受信される。第1及び第2プレーンP1、P2のアドレスデコーダー120a、120bは各々、受信されたアドレスA1をデコーディングする」こと,さらに,段落【0041】には,「デコーディングされたアドレスは例えば第1プレーンP1に属するとする。即ち、デコーディングされたアドレスに従って、第1プレーンP1が選択され、第2プレーンP2は選択されない。選択されない第2プレーンP2の『「制御ロジック及び高電圧生成器』140bはデコーディングされたコマンドを無視する」ことが記載されている。
してみると,引用文献1には“不揮発性メモリ装置100にプログラムコマンドPCが受信されると,第1及び第2プレーンP1,P2の「制御ロジック及び高電圧生成器」140a,140bは各々,プログラムコマンドPCをデコーディングし,次に,不揮発性メモリ装置100にアドレスA1が受信されると,第1及び第2プレーンP1,P2のアドレスデコーダー120a,120bは各々,受信されたアドレスA1をデコーディングし,デコーディングされたアドレスが例えば第1プレーンP1に属するとすると,デコーディングされたアドレスに従って,第1プレーンP1が選択され,第2プレーンP2は選択されず,選択されない第2プレーンP2の「制御ロジック及び高電圧生成器」140bはデコーディングされたコマンドを無視する”ことが記載されているといえる。

イ 上記aないしmの記載内容(特に,下線部を参照)からすると,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されている。

「不揮発性メモリ装置100及びコントローラ1200を含むメモリシステム1000において,
コントローラ1200はホスト(Hｏｓｔ)及び不揮発性メモリ装置100に連結され,ホストからの要請に応答して,不揮発性メモリ装置100をアクセスするように構成され,不揮発性メモリ装置100の読出し,書込み(プログラム),消去,及び背景(backgｒｏｕnd)動作を制御するものであり,さらに,コントローラ1200は不揮発性メモリ装置100に制御信号CTRL,コマンドCMD,及びアドレスADDRを提供し,不揮発性メモリ装置100とデータDATAを交換し,不揮発性メモリ装置100からレディ-ビジー信号R/nBを受信するように構成されており,
不揮発性メモリ装置100は,第1プレーンP1,第2プレーンP2,データ入出力回路150,及び電荷ポンプ160を含み,
第1プレーンP1は,メモリセルアレイ110a,アドレスデコーダー120a,読出し及び書込み回路130a,及び,「制御ロジック及び高電圧生成器」140aを含み,
第2プレーンP2は,メモリセルアレイ110b,アドレスデコーダー120b,読出し及び書込み回路130b,及び,「制御ロジック及び高電圧生成器」140bを含み,
第1プレーンP1のアドレスデコーダー120aと第2プレーンP2のアドレスデコーダー120bとは同一のバスを通じてアドレスADDRを受信し,アドレスデコーダー120a又は120bは受信されたアドレスADDRの中で行アドレスをデコーディングし,デコーディングされた行アドレスを利用して,ワードラインWL1又はWL2を選択するものであり,
「制御ロジック及び高電圧生成器」140a又は140bは各々,アドレスデコーダー120a又は120bに連結され,第1プレーンP1又は第2プレーンP2のプログラム(書込み),読出し又は消去の時に要求される多様な電圧を生成し,生成された多様な電圧をアドレスデコーダー120a又は120bへ提供し,また,第1プレーンP1の「制御ロジック及び高電圧生成器」140aと第2プレーンP2の「制御ロジック及び高電圧生成器」140bとは,共通のバスを通じて制御信号CTRL及びコマンドCMDを受信するものであり,
メモリセルアレイ110a,110bで,プログラム,読出し又は消去は独立的に遂行でき,例えば,メモリセルアレイ110aのメモリブロックBLK3aでプログラム,読出し又は消去が遂行される時,同時にメモリセルアレイ110bのメモリブロックBLK3bでプログラム,読出し又は消去が遂行できるものであって,
不揮発性メモリ装置100にプログラムコマンドPCが受信されると,第1及び第2プレーンP1,P2の「制御ロジック及び高電圧生成器」140a,140bは各々、プログラムコマンドPCをデコーディングし,次に,不揮発性メモリ装置100にアドレスA1が受信されると,第1及び第2プレーンP1,P2のアドレスデコーダー120a,120bは各々,受信されたアドレスA1をデコーディングし,デコーディングされたアドレスが例えば第1プレーンP1に属するとすると,デコーディングされたアドレスに従って、第1プレーンP1が選択され,第2プレーンP2は選択されず,選択されない第2プレーンP2の「制御ロジック及び高電圧生成器」140bはデコーディングされたコマンドを無視する,
メモリシステム1000。」

2 引用文献2について
本願の優先日前に頒布され,原査定の拒絶の理由に引用された特開2005-108303号公報(以下,これを「引用文献2」という。)には,図面とともに次の事項が記載されている。

「【0005】
しかし、多値技術を採用したフラッシュメモリは2値技術に比べて書き込み速度が遅いという欠点を持つ。そこで、図9に示すように、メモリセルアレイを複数のブロックに分割し、上記FATなどのように頻繁に書き込みを行うブロックに対しては書き込み速度を早くするために多値技術を使用しない、つまり2値技術の書き込みを選択的に行えるようにしている。これによって、多値技術のブロックにより記憶容量を確保しつつ、2値技術のブロックにより高速書き込みを実現している。」

3 引用文献3について
本願の優先日前に頒布され,原査定の拒絶の理由に引用された特開2012-68986号公報(以下,これを「引用文献3」という。)には,図面とともに次の事項が記載されている。

「【0010】
本実施の形態1で使用するNANDフラッシュメモリは、データ書込みの動作モードを変更可能なフラッシュメモリ112である。例えば、データ書込みの動作モードを変更可能なMLCフラッシュメモリである。動作モードとしては、第1の動作モードと第2の動作モードとを用いる。第1の動作モードは、第2の動作モードよりも同一の記憶領域に書き込む情報量が少ない(つまり、第2の動作モードは、第1の動作モードよりも同一の記憶領域に書き込む情報量が多い)。例えば、第2の動作モードは、第1の動作モードよりも1つのセルに書き込めるビット数が大きなモードである。さらに詳細例としては、第1の動作モードは、SLCモードもしくはMLCモードである。第2の動作モードは、第1の動作モードよりも1つのセルに書き込めるビット数が大きなMLCモードである。以下の説明では、第1の動作モードをSLCモードとし、第2の動作モードをMLCモードとして説明する。ただし、MLCモードは、1つに限らず、複数であってもよい。すなわち、4値モードと8値モードとで変更可能であってもよい。」


第5 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比する。

ア 引用発明の「メモリセルアレイ110a」及び「メモリセルアレイ110b」の各々が,メモリセルを含むことは明らかであって,また,「メモリセルアレイ110a」と「メモリセルアレイ110b」を合わせたものをメモリアレイと称することは適宜なし得ることである。
してみると,引用発明の「メモリセルアレイ110a」及び「メモリセルアレイ110b」の各々は,本願発明1の「メモリプレーン」に相当し,また,引用発明の「メモリセルアレイ110a」及び「メモリセルアレイ110b」を合わせたものは,本願発明1の「複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイ」に相当する。

イ 引用発明の「コマンドCMD」,「アドレスADDR」は,各々,本願発明1の「メモリコマンド」,「アドレス」に相当する。
そして,引用発明の「コントローラ1200」は,「ホスト(Hｏｓｔ)及び不揮発性メモリ装置100に連結され,ホストからの要請に応答して,不揮発性メモリ装置100をアクセスするように構成され」るものであって,さらに,「不揮発性メモリ装置100に・・・,コマンドCMD,及びアドレスADDRを提供」するものであるから,「コントローラ1200」は「ホスト」から「コマンドCMD,及びアドレスADDR」を受信しているものと認められる。
また,引用発明は,「メモリセルアレイ110a」及び「メモリセルアレイ110b」に「同時に」「プログラム,読出し又は消去が遂行できるものであ」るから,「コントローラ1200」は「ホスト」から複数(グループ)の「コマンドCMD,及びアドレスADDR」を受信しているものと認められる
してみると,引用発明の「コントローラ1200」は,本願発明1の「メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラ」に相当する。

ウ 引用発明は「メモリセルアレイ110a,110bで,プログラム,読出し又は消去は独立的に遂行でき,例えば,メモリセルアレイ110aのメモリブロックBLK3aでプログラム,読出し又は消去が遂行される時,同時にメモリセルアレイ110bのメモリブロックBLK3bでプログラム,読出し又は消去が遂行できるものであ」るから,引用発明の「コマンドCMD」及び「アドレスADDR」の対が,「メモリセルアレイ110a」及び「メモリセルアレイ110b」の其々と関連づけられていることは明らかであって,また,「コントローラ1200」は,対応する「コマンドCMD」及び「アドレスADDR」の対のためのメモリアクセス動作を,「メモリセルアレイ110a」及び「メモリセルアレイ110b」の其々上で同時に実施するように構成され,「コマンドCMD」及び「アドレスADDR」の対と関連付けられたメモリアクセス動作を独立に行っているものと認められる。
してみると,引用発明の「メモリセルアレイ110a,110bで,プログラム,読出し又は消去は独立的に遂行でき,例えば,メモリセルアレイ110aのメモリブロックBLK3aでプログラム,読出し又は消去が遂行される時,同時にメモリセルアレイ110bのメモリブロックBLK3bでプログラム,読出し又は消去が遂行できるものであって」と,本願発明1の「前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ、前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分けて、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく、前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を、異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され、前記コントローラは、複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う」とは,後記の点で相違するものの,“メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は,複数のメモリプレーンの其々のメモリプレーンと関連付けられ,コントローラは,前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を,前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され,前記コントローラは、前記複数のメモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う”点で共通する。

エ 引用発明は「メモリシステム1000」は,「メモリセルアレイ110a」及び「メモリセルアレイ110b」,「コントローラ1200」を含むものであるから,本願発明1の「装置」に相当する。

したがって,本願発明1と引用発明との間には,以下の一致点と相違点とがある。

〈一致点〉
「複数のメモリプレーンを含むメモリアレイであって,前記複数のメモリプレーンの各々は,複数のメモリセルを含む,メモリアレイと,
メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラと,
を含み,
前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は,前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ,前記コントローラは,前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を,前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され,
前記コントローラは,複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う
装置。」

〈相違点1〉
本願発明1では「前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分ける」ものであるのに対して,引用発明では「コントローラ1200」はそのような振り分けを行っていない点。

〈相違点2〉
上記「メモリアクセス動作」が,本願発明1では「前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく」,「異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とする」ものであるのに対して,引用発明ではそのようなページタイプに関する特定がされていない点。

(2)相違点についての判断
事案に鑑み,先に上記相違点1について検討する。
引用発明では,「コントローラ1200」は,「コマンドCMD」および「アドレスADDR」を「共通のバス」を通じて,「第1プレーンP1」および「第2プレーンP2」に送るものであって,そして,「アドレスが例えば第1プレーンP1に属するとすると,デコーディングされたアドレスに従って、第1プレーンP1が選択され,第2プレーンP2は選択されず,選択されない第2プレーンP2の制御ロジック及び高電圧生成器140bはデコーディングされたコマンドを無視する」ものであり,「コントローラ1200」が「コマンドCMD」および「アドレスADDR」を振り分ける必要が認められない。また,「コントローラ1200」が,「コマンドCMD」および「アドレスADDR」を振り分けるためには,「共通のバス」を廃し,「第1プレーンP1」および「第2プレーンP2」用に専用のバスを設ける必要があるが,あえて,そのようにする理由も存在しない。
そして,上記第4に示した引用文献2,3にも,当該構成の開示も示唆もなく,当該構成は本願優先日前に周知な構成ともいえない。
したがって,本願発明1の相違点1に係る構成が,引用発明及び引用文献2,3に記載の技術に基づき当業者が容易に構成し得たものであるとはいえない。
以上のとおりであるから,相違点2については検討するまでもなく,本願発明1が,引用発明及び引用文献2,3に記載の技術に基づいて当業者が容易に発明できたものであるとはいえない。

2 本願発明2-10について
本願発明2ないし10は,本願発明1を更に限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

3 本願発明11について
本願発明11は,概ね,本願発明1の「装置」が,更に「複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記複数のメモリプレーンの其々のメモリプレーンのアクセス線に電圧を提供するように構成される、複数のアクセス線ドライバ回路」を含む点で限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

4 本願発明12-16について
本願発明12ないし16は,本願発明11を更に限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

5 本願発明17について
本願発明17は,概ね,本願発明1の「コントローラ」が「マルチスレッドコントローラ」である点で限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

6 本願発明18-22について
本願発明18ないし22は,本願発明17を更に限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

7 本願発明23について
本願発明23は,本願発明11の「装置」を「方法」の観点から記載したに過ぎないので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

8 本願発明24-28,33について
本願発明24ないし28,33は,本願発明23を更に限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

9 本願発明29について
本願発明29は,本願発明1の「装置」を「方法」の観点から記載したに過ぎないので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

10 本願発明30-32について
本願発明30ないし33は,本願発明29を更に限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

11 本願発明34について
本願発明34は,概ね,本願発明11の「装置」が,更に「複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの1つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の1つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された、前記複数の電源回路」を含む点で限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。

12 本願発明35について
(1)対比
本願発明35と引用発明とを対比する。
ア 引用発明の「メモリセルアレイ110a」及び「メモリセルアレイ110b」の各々が,メモリセルを含むことは明らかである。
してみると,引用発明の「メモリセルアレイ110a」及び「メモリセルアレイ110b」の各々は,本願発明35の「メモリプレーン」に相当し,また,引用発明の「メモリセルアレイ110a」及び「メモリセルアレイ110b」を合わせたものは,本願発明35の「複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン」に相当する。

イ 引用発明の「アドレスデコーダー120a又は120b」は,「受信されたアドレスADDRの中で行アドレスをデコーディングし,デコーディングされた行アドレスを利用して,ワードラインWL1又はWL2を選択する」ものであって,また,通常,アドレスデコーダーはワードラインを選択した際には,選択したワード線に電圧を供給し駆動するものであって,ドライバ回路とも認められる。
してみると,引用発明の「ワードラインWL1」,「ワードラインWL2」は,本願発明35の「アクセス線」に相当し,引用発明の「アドレスデコーダー120a」及び「アドレスデコーダー120b」は,本願発明35の「複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の1つのアクセス線ドライバ回路は複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路」に相当する。

ウ 引用発明の「コマンドCMD」,「アドレスADDR」は,各々,本願発明35の「メモリコマンド」,「アドレス」に相当する。
引用発明の「コントローラ1200」は,「不揮発性メモリ装置100に連結され」るものであって,「不揮発性メモリ装置は第1プレーンP1,第2プレーンP2」「を含み」,さらに,第1プレーンP1は」「アドレスデコーダー120a」を「含み」,第2プレーンP2は」「アドレスデコーダー120b」を「含」むものである。
また,「コントローラ1200は不揮発性メモリ装置100に制御信号CTRL,コマンドCMD,及びアドレスADDRを提供」するものであり,さらに,「第1プレーンP1のアドレスデコーダー120aと第2プレーンP2のアドレスデコーダー120bとは同一のバスを通じてアドレスADDRを受信」するものである。
してみると,引用発明の「コントローラ1200」は,「アドレスデコーダー120a」及び「アドレスデコーダー120b」に結合され,「アドレスADDRを提供」しているものと認められる。
また,引用発明は「メモリセルアレイ110a,110bで,プログラム,読出し又は消去は独立的に遂行でき,例えば,メモリセルアレイ110aのメモリプロックBLK3aでプログラム,読出し又は消去が遂行される時,同時にメモリセルアレイ110bのメモリプロックBLK3bでプログラム,読出し又は消去が遂行できるものであ」るから,引用発明の「コントローラ1200」は,複数の「コマンドCMD,及びアドレスADDR」の対に応じて行われる同時のメモリアクセス動作のために「アドレスデコーダー120a」及び「アドレスデコーダー120b」を設定して,各々を設定した後で同時のメモリアクセス動作の間に,「メモリセルアレイ110a,110b」に同時にアクセスするようにさらに設定しているものと認められる。
したがって,引用発明の「コントローラ1200」と,本願発明35の「コントローラ」は,後記の点で相違するものの,“複数のアクセス線ドライバ回路に結合されたコントローラであって,前記コントローラは,複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために複数のアクセス線ドライバ回路を設定して,前記コントローラは,複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に,複数のメモリプレーンに同時にアクセスするようにさらに設定された,前記コントローラ"の点で共通する。

エ 引用発明の「「制御ロジック及び高電圧生成器」140a」,「「制御ロジック及び高電圧生成器」140b」は,「アドレスデコーダー120a又は120bに連結され,第1プレーンP1又は第2プレーンP2のプログラム(書込み),読出し又は消去の時に要求される多様な電圧を生成し,生成された多様な電圧をアドレスデコーダー120a又は120b提供」するものであるから,本願発明35の「複数の電源回路であって、前記複数の電源回路の各電源回路は、複数のメモリプレーンのうちの1つのそれぞれに対応付けられ、かっ、複数のアクセス線ドライバ回路の1つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された、前記複数の電源回路」に相当する。

オ 引用発明は「メモリシステム1000」は,「メモリセルアレイ110a」及び「メモリセルアレイ110b」,「アドレスデコーダー120a」及び「アドレスデコーダー120b」,「コントローラ1200」,「「制御ロジック及び高電圧生成器」140a」及び「「制御ロジック及び高電圧生成器」140b」を含むものであるから,本願発明35の「装置」に相当する。

したがって,本願発明35と引用発明との間には,以下の一致点と相違点とがある。

〈一致点〉
「複数のメモリプレーンであって,前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む,前記複数のメモリプレーン,
複数のアクセス線ドライバ回路であって,前記複数のアクセス線ドライバ回路の1つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された,前記複数のアクセス線ドライバ回路,
前記複数のアクセス線ドライバ回路に結合されたコントローラであって,前記コントローラは,複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定して,前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を,前記複数のメモリプレーンのうちの,各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように設定され,前記コントローラは,前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に,記複数のメモリプレーンに同時にアクセスするようにさらに設定された,前記コントローラ,および,
複数の電源回路であって,前記複数の電源回路の各電源回路は,前記複数のメモリプレーンのうちの1つのそれぞれに対応付けられ,かつ,前記複数のアクセス線ドライバ回路の1つのそれぞれに結合され,前記複数の電源回路の各電源回路は,前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された,前記複数の電源回路
を含む装置。」

〈相違点3〉
本願発明35では「前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分ける」ものであるのに対して,引用発明では「コントローラ1200」はそのような振り分けを行っていない点。

(2)相違点についての判断
上記相違点3は上記相違点1と同様なものであるから,同様の理由で,本願発明35は,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて発明できたものであるとはいえない。

13 本願発明36について
本願発明36は,本願発明34または本願発明35を更に限定したものであるので,同様に,当業者であっても,引用発明及び引用文献2,3に記載の技術に基づいて容易に発明できたものであるとはいえない。


第6 原査定について
＜特許法29条2項について＞
審判請求時の補正により,本願発明1ないし36は上記第3に示したとおりのものとなっており,当業者であっても,拒絶査定において引用された引用文献1ないし3(上記第4の引用文献1ないし3)に基づいて,容易に発明できたものであるとはいえない。したがって,原査定の理由を維持することはできない。


第7 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2021-02-26 
出願番号 特願2017-507858(P2017-507858)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 酒井 恭信  
特許庁審判長 田中 秀人
特許庁審判官 塚田 肇
山澤 宏
発明の名称 メモリの異なるメモリプレーンに同時にアクセスするための装置および方法  
代理人 天田 昌行  
代理人 青木 宏義  
代理人 野村 泰久  
代理人 大菅 義之  

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