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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 G06F
管理番号 1375689
審判番号 不服2020-9342  
総通号数 260 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-08-27 
種別 拒絶査定不服の審決 
審判請求日 2020-07-03 
確定日 2021-06-30 
事件の表示 特願2016-200814「メモリ管理メカニズムを具備する電子システム」拒絶査定不服審判事件〔平成29年 6月 8日出願公開,特開2017-102903〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯

本願は,2016年10月12日(パリ条約による優先権主張2015年12月3日(以下、「優先日」という。),2016年6月6日,米国)の出願であって,その手続の経緯は以下のとおりである。
令和1年 8月22日 :出願審査請求書,手続補正書の提出
令和1年 9月30日付け:拒絶理由通知
令和1年12月20日 :意見書,手続補正書の提出
令和2年 2月28日付け:拒絶査定
令和2年 7月 3日 :審判請求書,手続補正書の提出
令和2年 8月26日 :前置報告書
令和2年11月18日 :上申書の提出

第2 令和2年7月3日にされた手続補正についての補正の却下の決定

[補正の却下の決定の結論]

令和2年7月3日にされた手続補正(以下,「本件補正」という。)を却下する。

[理由]

1 本件補正について(補正の内容)

(1)本件補正後の特許請求の範囲の記載

本件補正により,特許請求の範囲の請求項1?13の記載は,次のとおり補正された。(下線部は,補正箇所である。以下,この特許請求の範囲に記載された請求項を「補正後の請求項」という。)

「 【請求項1】
コマンド及び使用者データを含む運営データにアクセスするプロセッサと、 前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
前記メモリコントローラに結合された単一モジュールであるメモリサブシステムと、を備え、
前記メモリサブシステムは、
減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である前記運営データを格納する第1階層メモリと、
前記第1階層メモリよりも増加した遅延時間を要するが、前記第1階層メモリよりも増加した容量を提供するように最適化され、前記高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない前記運営データを格納する第2階層メモリと、を含み、
前記メモリコントローラは、
前記アクセスタイミングが重要である前記運営データを前記第1階層メモリに格納して、前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第2階層メモリに格納し、
前記アクセスタイミングが重要でない前記運営データを前記第2階層メモリに格納して、前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第1階層メモリに格納することを特徴とする電子システム。
【請求項2】
前記第2階層メモリは、ビットラインフィードバック回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項3】
前記第2階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項1に記載の電子システム。
【請求項4】
前記第2階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項1に記載の電子システム。 【請求項5】
前記メモリサブシステムの前記第1階層メモリは、アドレスライン増幅器及びローカルサブワードラインドライバーを含む低遅延(low latency)素子であり、 前記第2階層メモリは、前記アドレスライン増幅器及び前記ローカルサブワードラインドライバーを含まない高容量(higher capacity)素子であることを特徴とする請求項1に記載の電子システム。
【請求項6】
前記第2階層メモリは、ビットラインプリチャージ回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項7】
前記第2階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項1に記載の電子システム。
【請求項8】
前記第2階層メモリは、前記第1階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項1に記載の電子システム。
【請求項9】
前記第2階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット_ハイ及び制御ラインセット_ローを含む小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項10】
前記第2階層メモリは、グローバルワードラインドライバー、小さい面積に最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第1階層メモリよりも30%?50%更に大きい容量を含むことを特徴とする請求項1に記載の電子システム。
【請求項11】
前記第2階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項1に記載の電子システム。
【請求項12】
前記第2階層メモリは、前記第1階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項13】
前記メモリコントローラは、前記第1階層メモリに低い遅延(latency)アクセスを提供し、前記第2階層メモリに高い遅延(latency)アクセスを提供することを特徴とする請求項1に記載の電子システム。」

(2)本件補正前の特許請求の範囲の記載

本件補正前の,令和1年12月20日にされた手続補正により補正された特許請求の範囲の請求項1?13の記載は次のとおりである。(以下,この特許請求の範囲に記載された請求項を「補正前の請求項」という。)

「 【請求項1】
コマンド及び使用者データを含む運営データにアクセスするプロセッサと、
前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
前記メモリコントローラに結合された単一モジュールであるメモリサブシステムと、を備え、
前記メモリサブシステムは、
減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である前記運営データを格納する第1階層メモリと、
前記第1階層メモリよりも増加した遅延時間を要するが、前記第1階層メモリよりも増加した容量を提供するように最適化され、前記高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない前記運営データを格納する第2階層メモリと、を含むことを特徴とする電子システム。
【請求項2】
前記第2階層メモリは、ビットラインフィードバック回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項3】
前記第2階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項1に記載の電子システム。
【請求項4】
前記第2階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項1に記載の電子システム。
【請求項5】
前記メモリサブシステムの前記第1階層メモリは、アドレスライン増幅器及びローカルサブワードラインドライバーを含む低遅延(low latency)素子であり、
前記第2階層メモリは、前記アドレスライン増幅器及び前記ローカルサブワードラインドライバーを含まない高容量(higher capacity)素子であることを特徴とする請求項1に記載の電子システム。
【請求項6】
前記第2階層メモリは、ビットラインプリチャージ回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項7】
前記第2階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項1に記載の電子システム。
【請求項8】
前記第2階層メモリは、前記第1階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項1に記載の電子システム。
【請求項9】
前記第2階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット_ハイ及び制御ラインセット_ローを含む小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項10】
前記第2階層メモリは、グローバルワードラインドライバー、小さい面積に最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第1階層メモリよりも30%?50%更に大きい容量を含むことを特徴とする請求項1に記載の電子システム。
【請求項11】
前記第2階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項1に記載の電子システム。
【請求項12】
前記第2階層メモリは、前記第1階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
【請求項13】
前記メモリコントローラは、前記第1階層メモリに低い遅延(latency)アクセスを提供し、前記第2階層メモリに高い遅延(latency)アクセスを提供することを特徴とする請求項1に記載の電子システム。」

(3)補正事項

本件補正は,補正前の請求項1に記載された発明を特定するために必要な事項について,
「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第2階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第1階層メモリに格納する」との限定を付加する補正を含むものである。

2 補正の適否

本件補正が,本願の願書に最初に添付された明細書,特許請求の範囲又は図面(以下,これを「当初明細書等」という)に記載した事項の範囲内でなされたものであるかについて,以下に検討する。

(1)当初明細書等に記載された事項
当初明細書等には,メモリコントローラ,第1階層メモリ,及び第2階層メモリについて,以下のように記載されている。(当審注:下線は,参考のために当審で付与したものである。)

ア 「【0023】
メモリコントローラ114は、運営データ113(例えば、コマンド及び使用者データ)のメモリサブシステム116からローカルキャッシュメモリ112への伝達、及び運営データ113(例えば、コマンド及び使用者データ)のローカルキャッシュメモリ112からメモリサブシステム116への伝達を調整する。メモリサブシステム116は、メモリデータバス(memory data bus)122及びメモリコントローラ114にそれぞれリンクされた第1階層メモリ118及び第2階層メモリ120を含む単一モジュールである。運営データ113は、プロセッサアレイ102に対するホールディングポイント(holding point)として、第1階層メモリ118、第2階層メモリ120、又はこれらの組合せに含まれる。メモリコントローラ114は、高速制御バス(fast control bus)124を通じて第1階層メモリ118に結合され、減少性能制御バス(reduced performance control bus)126を通じて第2階層メモリ120に結合される。メモリサブシステム116は、デュアルインラインメモリモジュール(dual in-line memory module:DIMM)、マルチチップパッケージ、多数のメモリパッケージを具備する印刷回路基板、又はこれらの組合せのような単一モジュールである。」

イ 「【0029】
第1階層メモリ118及び第2階層メモリ120の組合せは、現在のプロセッサアレイ102で使用できない幾つかのオプションを提供する。第1階層メモリ118及び第2階層メモリ120のこのような組合せは、高性能及び高容量を保証しながら、より小さい寸法にメモリサブシステム116を縮小(scaling)することに役に立つ。第1階層メモリ118は減少した遅延時間を提供するように最適化される反面、第2階層メモリ120は増加した容量を提供するように最適化される。プロセッサアレイ102で実行されるアプリケーションは、ハードウェアキャッシングメカニズム(hardware caching mechanism)又はソフトウェア階層構造(software tiering structure)としてメモリサブシステム116を利用する。前者で、第1階層メモリ118は、第2階層メモリ120のキャッシュとしての役割をし、オペレーティングシステムに第2階層メモリ120の容量のみを通知する。後者で、第1階層メモリ118及び第2階層メモリ120の全てがオペレーティングシステムに通知され、より高い容量を得ることができる。しかし、オペレーティングシステムは、タイミングが重要な(即ち、臨界タイミングを有する)運営データ113を第1階層メモリ118に格納し、タイミングが重要でない(即ち、非臨界タイミングを有する)運営データ113を第2階層メモリ120に格納することが可能なようにスケジュール変更を具現しなければならない。」

(2)新規事項の追加についての判断

当初明細書等における上記ア及びイの記載を参照すると,当初明細書等には,
メモリコントローラは,運営データのメモリサブシステムからローカルキャッシュメモリへの伝達,及び運営データのローカルキャッシュメモリからメモリサブシステムへの伝達を調整するものであって,
メモリサブシステムは,減少した遅延時間を提供するように最適化された第1階層メモリ,及び増加した容量を提供するように最適化された第2階層メモリを含むものであり,
第1階層メモリは,第2階層メモリのキャッシュとしての役割をし,オペレーティングシステムに第2階層メモリの容量のみを通知するものであり,第1階層メモリ及び第2階層メモリの全てがオペレーティングシステムに通知され,より高い容量を得る,
ことは記載されているものと認められるが,
「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第2階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第1階層メモリに格納する」ことは記載されていない。
また,当初明細書等の記載全体,及び本願の優先日における技術常識を参酌しても,「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第2階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第1階層メモリに格納する」ことが自明であるとも認められない。

よって,本件補正により付加された「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第2階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第1階層メモリに格納する」ことは,当初明細書等には記載がなく,当初明細書等から自明でもないから,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入するものである。
したがって,本件補正は,当初明細書等に記載された事項の範囲内においてするものとはいえず,特許法第17条の2第3項の規定する要件を満たしていない。

3 補正却下の決定についてのむすび

上記「2」で検討したとおり,本件補正は,特許法第17条の2第3項に規定する要件を満たしていないから,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明

1 本願発明

令和2年7月3日にされた手続補正は,上記「第2」で検討したとおり却下されたので,本願の請求項に係る発明は,令和1年12月20日にされた手続補正により補正された特許請求の範囲の請求項1?13に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は,請求項1に記載された以下のとおりのものである(再掲)。

「 コマンド及び使用者データを含む運営データにアクセスするプロセッサと、
前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
前記メモリコントローラに結合された単一モジュールであるメモリサブシステムと、を備え、
前記メモリサブシステムは、
減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である前記運営データを格納する第1階層メモリと、
前記第1階層メモリよりも増加した遅延時間を要するが、前記第1階層メモリよりも増加した容量を提供するように最適化され、前記高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない前記運営データを格納する第2階層メモリと、を含むことを特徴とする電子システム。」

第4 原査定の拒絶の理由

原査定の拒絶の理由は,本願の請求項1?13に係る発明は,本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明及び引用文献2?引用文献4に記載された周知技術に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。

引用文献1:特開2011-118469号公報
引用文献2:特開平09-069063号公報(周知技術を示す文献)
引用文献3:国際公開第2014/203383号(周知技術を示す文献)
引用文献4:米国特許出願公開第2010/0095048号明細書(周知技術を示す文献)

第5 引用文献の記載及び引用発明

1 引用文献1の記載及び引用発明

(1)引用文献1には,以下の技術的事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。以下同様。)

A 「【0019】
<1.構成例>
1-1.フラットメモリの構成例 まず、図1を用いて、第1の実施形態に係るメモリ管理装置を有する半導体記憶装置(フラットメモリ)の構成例について説明する。
図示するように、半導体記憶装置は、メモリ管理装置(MMU)1,NAND型フラッシュメモリ2,DRAM4,およびプロセッサ3を備える。
【0020】
メモリ管理装置(MMU:Memory management unit)1は、主記憶メモリとして働くNAND型フラッシュメモリ2と、主記憶メモリ2のキャッシュメモリとして働くDRAM4とに対するメモリアクセスを、フラットな同一のメモリ階層で扱い、総合的に管理する。このように、主記憶メモリ(NAND型フラッシュメモリ2)と、主記憶メモリ2のキャッシュメモリ(DRAM4)とを同一のメモリ階層で扱うことにより、処理の重複を防止することができる。例えば、メモリ管理装置1は、DRAM4の記憶状態を考慮して、NAND型フラッシュメモリ2への記憶状態を決定する等の処理を行うことが可能である。そのため、メモリ管理装置1は、プロセッサ3に対しては、NAND型フラッシュメモリ2とDRAM4とを同一のメモリ階層の一つの巨大なメインメモリとして見せている。また、メモリ管理装置1は、NAND型フラッシュメモリ2およびDRAM4を、ページ単位で管理する。尚、このページサイズは、NAND型フラッシュメモリ2のページサイズに合わせることがより望ましく、NAND型フラッシュメモリ2のページサイズの倍数でも良い。
このように、本例に係る半導体記憶装置は、主記憶メモリ(NAND型フラッシュメモリ2)とキャッシュメモリ(DRAM4)とをフラットな同一のメモリ階層で管理されるため、以下、フラットメモリ(Flat Memory)と称する。
・・・後略・・・。」

B 「【0093】
(1)無駄な停止状態を防止でき、メモリアクセスを効率化できる点で有利である。
上記のように、第1の実施形態に係る半導体記憶装置(フラットメモリ)は、プロセッサ3のメモリバス9に、(アクセス時間の短い)速いメモリDRAM4(MRAMなどでも良い)と、(アクセス時間の長い)遅いメモリNAND型フラッシュメモリ2とが混在して接続される。」

C 「【0116】
5-2.フラットメモリの構成例
次に、図20を用い、本例に係るフラットメモリの構成例について説明する。
図示するように、本例では、プロセッサ3a?3cとして働くMPU(Micro Processing Unit)およびGPU(Graphic processing unit)内に、キャッシュメモリL1、L2が備えられている。最近のMPUでは、L3キャッシュとして、キャッシュメモリL1、L2よりさらに容量の大きなキャッシュメモリを備えているものもあるが、本例ではL1,L2キャッシュを備えたMPU3b,3cを一例として説明する。
一つのGPU3aと二つのMPU3b,3cとによりプロセッサ3としてのMPU部分が構成され、それらがメモリ管理装置MMU(メモリマネージメントユニット)1を介して、メインメモリ(NAND型フラッシュメモリ2、DRAM4)に接続されている。
【0117】
本例では、メインメモリとして一つのDRAM4と、3つのNAND型フラッシュメモリ2S,2Ma,2Mbが接続されている。NAND型フラッシュメモリ2Sは、SLC(Single level cell)で、他の2つのNAND型フラッシュメモリ2Ma,2Mbは、MLC(Multi level cell)で構成されている。ここで、SLC(2値NAND型フラッシュメモリ)とは、図22B,図22Cに示すように、1のメモリセル(MT)に1ビットデータを記憶可能なNAND型フラッシュメモリセルである。MLC(多値NAND型フラッシュメモリ)とは、図22A,図22D,図22Eに示すように、1のメモリセル(MT)に多ビットデータを記憶可能なNAND型フラッシュメモリセルである。」

D 「【0120】
WorkMemory116は一時的にプロセッサ3(MPU)が発行したアクセス情報を記憶している。書き込みデータは、Cache DRAM Memory118に一時的に記憶される。メモリ管理装置1内のInformation Resistor117には、例えば、NAND型フラッシュメモリ(2S)の所定の領域に保存された論物変換テーブル73、静的カラーリング情報74、Memory固有情報75、動的カラーリング情報76が、Powerオン後に自動的に転送される。」

E 「図20


上記図20から,“プロセッサ3a?3c内に,キャッシュメモリL1,L2を備え,メモリ管理装置(MMU)1内にCache DRAM Memory118を備え,メインメモリを構成するNAND型フラッシュメモリ2Ma,2Mb,2s及びDRAM4はメモリ管理装置(MMU)1に接続されている”ことが読み取れる。

(2)上記A?Eの記載(特に下線部の記載)から,引用文献1には次の発明(以下,「引用発明」という。)が記載されているといえる。

「半導体記憶装置は,メモリ管理装置(MMU),NAND型フラッシュメモリ,DRAM,およびプロセッサを備えるものであり,
前記メモリ管理装置(MMU)は,主記憶メモリとして働く前記NAND型フラッシュメモリと,主記憶メモリのキャッシュメモリとして働く前記DRAMとに対するメモリアクセスを総合的に管理するものであり,
前記DRAMは,(アクセス時間の短い)速いメモリであり,前記NAND型フラッシュメモリは(アクセス時間の長い)遅いメモリであり,
前記プロセッサ内に,キャッシュメモリL1,L2を備え,
前記メモリ管理装置(MMU)内にCache DRAM Memoryを備え,書き込みデータは,Cache DRAM Memoryに一時的に記憶され,
メインメモリを構成する前記NAND型フラッシュメモリ及び前記DRAMは前記メモリ管理装置(MMU)に接続されている,
半導体記憶装置。」

2 引用文献2の記載

引用文献2には,以下の技術的事項が記載されている。

F 「【請求項1】ホストプロセッサが使用する命令およびデータを格納する低電力組合せメモリシステムであって、
アクセス頻度の高い命令およびデータを格納するメモリユニットを有する第1のメモリ要素を備え、この各メモリユニットは、それぞれのメモリユニットの第1および第2の状態を指定するための第1のスレショールド電圧を有する低電力トランジスタで構成され、この低電力トランジスタは第1の電源電圧により駆動され、
さらにアクセス頻度の低い命令およびデータを格納するメモリユニットを有する第2のメモリ要素を備え、この各メモリユニットは、前記第1および第2の状態間を指定するための前記第1のスレショールド電圧より高い第2のスレショールド電圧を有する高電力トランジスタで構成され、この高電力トランジスタは前記第1の電源電圧より高い第2の電源電圧により駆動され、
前記第1のメモリ要素は、前記ホストによるアクセス時の消費電力が前記第2のメモリ要素より低く、前記第2のメモリ要素は、静的動作時の消費電力が前記第1のメモリ要素より低いことを特徴とする低電力メモリシステム。」

3 引用文献3の記載

引用文献3には,以下の技術的事項が記載されている。

G 「【0026】
図3Aは、実施例1に係る第1のメモリモジュール10Aの表側の部品配置を示す図である。図3Bは、第1のメモリモジュール10Aの裏側の部品配置を示す図である。図4Aは、第1のメモリモジュールの基板の積層パターンの一例を示す、図3AのA-A‘に沿った縦断面図である。」

H 「図3B


上記Gの記載及び図3Bから,“メモリモジュール10Aに、DRAM15とFlashメモリ16が搭載されている”ことが読み取れる。

4 引用文献4の記載

引用文献4には,以下の技術的事項が記載されている。

I 「[0037] In one embodiment, the memory storage unit 310 may be implemented using any of a variety of random access memory (RAM) devices such as for example, devices in the static RAM family or devices in the dynamic RAM (DRAM) family. The volatile memory storage unit 310 may serve as a cache storage for the DIMM. Such that when a write to the data storage module 215 occurs, the data may not be immediately written to the flash memory devices depending upon what transactions are currently occurring. At a subsequent time, the data in the volatile memory storage unit 310 may be written to the flash storage devices 301. As described in greater detail below, in the event of a power failure in which the system DC power is lost, the data storage module 215 may receive a flush signal from the management unit 205, or alternatively from the interface units 210, which causes the memory controller 305 to immediately flush all unwritten data from the volatile memory storage unit 310 to the flash storage devices 301 within some predetermined amount of time to avoid a loss of data.
当審訳;「[0037] 一実施形態では,メモリ記憶装置310は,いかなる種類のランダムアクセスメモリ(RAM)デバイスを用いて実装されてもよく,例えば,スタティックRAMファミリーのデバイスまたはダイナミックRAM(DRAM)ファミリーでもよい。揮発性メモリ記憶装置310は,DIMMのためのキャッシュ記憶装置として機能することができる。このようなデータ記憶モジュール215への書き込みが発生すると,どのようなトランザクションが現在生じているかに応じて,データはフラッシュメモリに即座に書き込まれなくてもよい。後の時点で,揮発性メモリ記憶装置310のデータは,フラッシュ記憶装置301に書き込むことができる。以下でより詳細に説明するように,システムDC電力が失われる電源障害の場合,データ記憶モジュール215は,管理装置205から,あるいはインターフェース装置210からフラッシュ信号を受信することができ,これにより,メモリコントローラ305は,データの損失を回避するために,ある所定の時間内に,揮発性メモリ記憶装置310からフラッシュ記憶装置301にすべての未書き込みデータを即座にフラッシュする。」

J 「図3B


上記Iの記載及び図3Bから,“データ記憶モジュール215に,NANDフラッシュメモリ301A?D,及び揮発性メモリ記憶装置310が搭載されている”ことが読み取れる。

5 参考文献の記載

本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開平7-226076号公報(以下,「参考文献」という。)には,以下の技術的事項が記載されている。

K 「【0051】図8には、この発明に係る半導体記憶装置を用いたコンピュータシステムにおけるメモリ(RAM)部の一実施例の概略ブロック図が示されている。同図(A)は、ワークステーション等のような高性能のパーソナルコンピュータシステムに向けられ、(B)には一般的なパーソナルコンピュータシステムに向けられている。
【0052】(A)においては、プロセッサは中央処理装置CPUに第1(1st)のキャッシュメモリを内蔵したRISCプロセッサが用いられる。これに対して、プロセッサの外部に第2(2nd)キャッシュメモリが配置され、I/Oコントローラを介してシステムバス上に設けられた主メモリとして、前記実施例のように高速DRAMMAT(前記高速メモリアレイ)とストレージMAT(前記蓄積用メモリアレイ)からなるな(当審注:「からなるな」は「からなる」の誤記と認められる。)高速DRAM付DRAMが用いられる。
【0053】この構成では、まず内蔵キャッシュに目的のアドレスのデータがあるときには、その読み出しが行われる。上記内蔵キャッシュに目的のアドレスのデータが存在しないときには、外部に設けられた第2のキャッシュメモリがアクセスされてそこに上記のデータが存在するときにはデータの読み出しが行われる。そして、第2のキャッシュメモリにもデータが存在しないときには、I/Oコントローラを介してシステムバスをアクセスして主メモリとての高速DRAM付DRAMをアクセスすることになる。
【0054】高速DRAM付DRAMは、前記のように高速DRAMMATに目的のデータがあるときにはそれを出力させ、目的のデータが無いときにはDRAMストレージMATのデータを出力させる。
【0055】この構成では、みかけ上3階層にメモリが構築されているが、主メモリとしてのDRAMに第3のキャッシュメモリとなる高速DRAMが設けられているので、実質的には4階層からなるメモリシステムにより構成することができる。これにより、目的のデータの読み出しを高速に行うようにすることができる。そして、主メモリとしての高速DRAM付DRAMは、リフレッシュ制御動作も含めて通常のDARMと同様にメモリアクセスすることができるのでシステムが複雑化されることはない。」

L 「図8(A)



第6 対比

1 本願発明と引用発明とを対比する。

(1)引用発明の「プロセッサ」は,キャッシュメモリL1,L2やメインメモリに格納されているデータにアクセスするものであることは明らかであって,かかる「データ」は,メモリ管理装置(MMU),NAND型フラッシュメモリ,DRAM,およびプロセッサを備える半導体記憶装置の“運営データ”といえるから,本願発明と引用発明とは,後記の点で相違するものの,“運営データにアクセスするプロセッサを備える”点で一致している。

(2)引用発明の「キャッシュメモリL1,L2」は,「プロセッサ内に」「備え」られていることから,“プロセッサに結合された高速ローカルメモリ”であるといえ,また,キャッシュメモリに格納されるデータ量はキャッシュメモリの容量に応じて限られたものであることから“制限されたデータ量”を格納するものである。
よって,上記(1)の検討も踏まえると,本願発明と引用発明とは,後記の点で相違するものの,“プロセッサに結合されて運営データの制限された量を格納する高速ローカルメモリを備える”点で一致している。

(3)引用発明の「メモリ管理装置(MMU)」は,「主記憶メモリとして働く前記NAND型フラッシュメモリと,主記憶メモリのキャッシュメモリとして働く前記DRAMとに対するメモリアクセスを総合的に管理するもの」である。ここで,「メモリ管理装置(MMU)」は,メモリアクセスを管理する“メモリコントローラ”に他ならず,メモリアクセスという“データの流れを維持する”ものといえる。
また,引用発明は,「メモリ管理装置(MMU)内にCache DRAM Memoryを備え,書き込みデータは,Cache DRAM Memoryに一時的に記憶され」るものであるところ,「一時的に記憶」することは“バッファリング”することに他ならないから,引用発明の前記「Cache DRAM Memory」は“バッファーリングキャッシュメモリ”であるといえ,引用発明の「メモリ管理装置(MMU)」は,「Cache DRAM Memory」という“バッファーリングキャッシュメモリ”に“結合されている”といえる。
よって,上記(1)の検討も踏まえると,本願発明と引用発明とは,後記の点で相違するものの,“バッファーリングキャッシュメモリに結合されて運営データの流れを維持するメモリコントローラを備える”点で一致している。

(4)引用発明は,「メインメモリを構成する前記NAND型フラッシュメモリ及び前記DRAMはメモリ管理装置(MMU)に接続されている」ものであるから,メインメモリはメモリ管理装置(MMU)に接続されているといえ,プロセッサ及びメモリ管理装置(MMU)の外部に設けられたメモリであるから,プロセッサが備えるキャッシュメモリL1,L2,及びMMU(メモリ管理装置)が備えるCache DRAM Memoryに対して,“メモリサブシステム”といえるものである。
よって,本願発明と引用発明とは,後記の点で相違するものの,“メモリコントローラに結合されたメモリサブシステムを備える”点で一致している。

(5)引用発明の,「主記憶メモリのキャッシュメモリとして働く」「DRAM」は,「(アクセス時間の短い)速いメモリ」であるから,“減少した遅延時間を提供する”メモリであるといえる。
また,階層構造を有するメモリシステムにおいて,主記憶メモリと,当該主記憶メモリのキャッシュメモリは,それぞれ“第2階層メモリ”,“第1階層メモリ”といえるメモリであるから,引用発明の,「主記憶メモリとして働く」「NAND型フラッシュメモリ」,「主記憶メモリのキャッシュメモリとして働く」「DRAM」は,それぞれ“第2階層メモリ”,“第1階層メモリ”であるといえる。
よって,上記(1)の検討結果も踏まえると,本願発明と引用発明とは,後記の点で相違するものの,“メモリサブシステム”は“減少した遅延時間を提供する,運営データを格納する第1階層メモリを備える”点で一致する。

(6)引用発明の,「主記憶メモリとして働く」「NAND型フラッシュメモリ」は,「(アクセス時間の長い)遅いメモリ」であり,「主記憶メモリのキャッシュメモリとして働く」「DRAM」よりも“増加した遅延時間を要する”メモリであるといえ,また,「主記憶メモリのキャッシュメモリとして働く」「DRAM」よりも“増加した容量を提供する”ことは明らかである。
そして,上記(5)で検討したとおり,「主記憶メモリとして働く」「NAND型フラッシュメモリ」は,階層構造を有するメモリシステムにおける“第2階層のメモリ”といえる。
よって,上記(1)の検討結果も踏まえると,本願発明と引用発明とは,後記の点で相違するものの,“メモリサブシステム”は“第1階層メモリよりも増加した遅延時間を要するが,前記第1階層メモリよりも増加した容量を提供する,運営データを格納する第2階層メモリを備える”点で一致する。

(7)引用発明の「半導体記憶装置」は,プロセッサ,キャッシュメモリL1,L2,メモリ管理装置(MMU),及びメインメモリを備えるものであるから,本願発明の,プロセッサ,高速ローカルメモリ,メモリコントローラ,及びメモリサブシステムを備える「電子システム」に相当する。

イ 上記(1)?(7)の検討から,本願発明と引用発明とは,以下の点で一致し,また,以下の点で相違する。

<一致点>

「運営データにアクセスするプロセッサと,
前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと,
バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと,
前記メモリコントローラに結合されたメモリサブシステムと,を備え,
前記メモリサブシステムは,
減少した遅延時間を提供する,前記運営データを格納する第1階層メモリと,
前記第1階層メモリよりも増加した遅延時間を要するが,前記第1階層メモリよりも増加した容量を提供する,前記運営データを格納する第2階層メモリと,を含むことを特徴とする電子システム。」

<相違点1>
本願発明は,運営データが「コマンド及び使用者データを含む」ものであるのに対して,引用発明は,そのような特定がなされていない点。

<相違点2>
本願発明は,メモリサブシステムが「単一モジュール」であるのに対して,引用発明は,そのような特定がなされていない点。

<相違点3>
本願発明は,第1階層メモリが,減少した遅延時間を提供するように「最適化され」たものであり,第2階層メモリが,第1階層メモリよりも増加した遅延時間を要するが,第1階層メモリよりも増加した容量を提供するように「最適化され」たものであるのに対して,引用発明は,「最適化され」たとの特定がなされていない点。

<相違点4>
本願発明は,第1階層メモリが,「高速制御バスによってアクセスタイミングが重要である」運営データを格納し,第2階層メモリが,「高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない」運営データを格納するものであるのに対して,引用発明は,そのような特定がなされていない点。

第7 当審の判断

1 上記相違点について検討する。

(1)<相違点1>について
上記引用文献2に示されるように,メモリに命令およびデータを格納することは周知技術であるから,引用発明において,メモリに格納するデータを「コマンド及び使用者データを含む」運営データとすることは,当業者であれば適宜なし得る事項にすぎない。

(2)<相違点2>について
上記引用文献3,及び引用文献4に示されるように,NAND型フラッシュメモリとDRAMとを「単一モジュール」に搭載することは周知技術であるから,引用発明において,NAND型フラッシュメモリ及びDRAMから構成されるメインメモリを「単一モジュール」で構成することは,当業者であれば適宜なし得る事項にすぎない。

(3)<相違点3>について
DRAMとフラッシュメモリはともに半導体メモリであるところ,半導体メモリにおいて,DRAMはフラッシュメモリに比べて減少した遅延時間を提供するのに適した半導体メモリであり,フラッシュメモリは,DRAMに比べてアクセス時間が長いものの大容量化に適した半導体メモリであるといえる。
してみると,本願の請求項1に記載の「最適化され」ることとは,どの程度の最適化を意味するのか特定されていないところ,引用発明の,第1階層メモリである「DRAM」は,第2階層メモリであるフラッシュメモリに比べれば,減少した遅延時間を提供するように「最適化され」たメモリであるといえ,引用発明の,第2階層メモリである「NAND型フラッシュメモリ」は,第1階層メモリであるDRAMに比べれば,増加した遅延時間を要するが,増加した容量を提供するように「最適化され」たメモリであるといえるので,上記<相違点3>は,実質的な相違点であるとはいえない。

なお,上記<相違点3>に関連して,請求人は,令和2年7月3日に提出された審判請求書において,下記のように主張している。

「1)本願発明は、「減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である運営データを格納する第1階層メモリ」と、「第1階層メモリよりも増加した遅延時間を要するが、第1階層メモリよりも増加した容量を提供するように最適化され、高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない運営データを格納する第2階層メモリ」とを含む「単一モジュールのメモリサブシステム」に特徴を有するものであり、明細書段落〔0026〕、〔0027〕等に記載の通り、「第1階層メモリは、高速のアクセス及び技術の幾何学的な構造によって限定される容量を提供する既存のDRAMメモリ」であり、「第2階層メモリは、容量の相当な増加と若干低下したアクセス時間とを交換するDRAM技術の新しい構造」であって、段落〔0024〕等に記載の通り、メモリコントローラに結合された「第1階層メモリ」及び「第2階層メモリ」は、共にDRAMで構成されたセル構造が同一のメモリ形態を有するものです。
2)一方、文献1のメインメモリは、高速、低遅延且つ小容量なDRAM(第1階層メモリ)と、低速、長遅延且つ大容量なNANDフラッシュメモリ(第2階層メモリ)とを有するものであって、本願発明のように共にDRAMで構成されたセル構造が同一のメモリではありません。
また、文献3及び文献4もDRAMとフラッシュメモリとを設けたものであって、セル構造が同一のメモリではありません。」

請求人の上記主張は,要するに,本願発明は,「第1階層メモリは、高速のアクセス及び技術の幾何学的な構造によって限定される容量を提供する既存のDRAMメモリ」であり,「第2階層メモリは、容量の相当な増加と若干低下したアクセス時間とを交換するDRAM技術の新しい構造」であって,「第1階層メモリ」及び「第2階層メモリ」は、「共にDRAMで構成されたセル構造が同一のメモリ形態を有する」のに対して、引用発明のメインメモリは、「低遅延且つ小容量なDRAM(第1階層メモリ)と、低速、長遅延且つ大容量なNANDフラッシュメモリ(第2階層メモリ)」であり、本願発明のように「共にDRAMで構成されたセル構造が同一のメモリ」ではない点で相違するという主張である。

しかしながら,本願の請求項1には,「第1階層メモリ」が「既存のDRAMメモリ」であり,「第2階層メモリ」が「容量の相当な増加と若干低下したアクセス時間とを交換するDRAM技術の新しい構造」を有するDRAMであって、第1階層メモリ及び第2階層メモリが「共にDRAMで構成されたセル構造が同一のメモリ形態を有する」ことは特定されておらず,請求人の上記主張は,請求項の記載に基づかない主張であり,採用することはできない。
また,仮に,本願発明の「第1階層メモリ」及び「第2階層メモリ」が「共にDRAMで構成されたセル構造が同一のメモリ形態を有する」ものであったとしても,上記参考文献1には,「高速DRAMMAT(前記高速メモリアレイ)とストレージMAT(前記蓄積用メモリアレイ)からなる高速DRAM付DRAM」が開示されており,第1階層メモリである高速メモリアレイと第2階層メモリである蓄積用メモリアレイを共にDRAMで構成する技術も本願の優先日前に既に公知の技術にすぎないから,「第1階層メモリ」及び「第2階層メモリ」を「共にDRAMで構成されたセル構造が同一のメモリ形態を有する」とすることも格別のものとは認められない。

(4)<相違点4>について
引用発明は,「メモリ管理装置(MMU)は,主記憶メモリとして働く前記NAND型フラッシュメモリと,主記憶メモリのキャッシュメモリとして働く前記DRAMとに対するメモリアクセスを総合的に管理する」ものであるところ,かかるメモリ管理装置(MMU)が管理するNAND型フラッシュメモリ,DRAMに対するメモリアクセスが,それぞれメモリ制御バスを介して行われるものであることは,メモリアクセス技術における技術常識からして明らかである。
そして,かかるメモリ制御バスに関して,DRAMが「(アクセス時間の短い)速いメモリ」であることから,DRAMに対するアクセス制御バスを“高速制御バス”とし,NAND型フラッシュメモリが「(アクセス時間の長い)遅いメモリ」であることから,NAND型フラッシュメモリに対するアクセス制御バスを,“高速制御バスよりも低速の減少性能制御バス”とすることは,単に,求められるアクセス時間に応じたアクセス制御バスを用いることを規定しているにすぎず,当業者であれば適宜なし得る事項である。
また,「(アクセス時間の短い)速いメモリ」であるDRAMに,“アクセスタイミングが重要である”データを格納し,「(アクセス時間の長い)遅いメモリ」であるNAND型フラッシュメモリに“アクセスタイミングが重要でない”データを格納することも,当業者であれば当然になし得る事項に過ぎない。
よって,上記<相違点1>についての検討も踏まえると,引用発明において,第1階層メモリであるDRAMが,「高速制御バスによってアクセスタイミングが重要である」運営データを格納し,第2階層メモリであるNAND型フラッシュメモリが,「高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない」運営データを格納することは,当業者であれば適宜なし得る事項である。

2 小括

上記1で検討したとおり,上記<相違点1>?<相違点4>に係る構成は,引用発明1及び引用文献2?4に示される周知技術に基づいて,当業者が容易に想到し得たものであり,そして,上記相違点を総合的に勘案しても,本願発明の奏する作用効果は,引用発明1及び引用文献2?4に示される周知技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。
したがって,本願発明は,引用発明1及び引用文献2?4に示される周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許を受けることができない。

第8 むすび

以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないものであるから,その余の請求項に係る発明について検討するまでもなく,本願は拒絶すべきものである。

 
別掲
 
審理終結日 2021-01-15 
結審通知日 2021-01-19 
審決日 2021-02-05 
出願番号 特願2016-200814(P2016-200814)
審決分類 P 1 8・ 561- Z (G06F)
P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 境 周一  
特許庁審判長 田中 秀人
特許庁審判官 月野 洋一郎
須田 勝巳
発明の名称 メモリ管理メカニズムを具備する電子システム  
代理人 特許業務法人共生国際特許事務所  

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