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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1378385
審判番号 不服2020-8162  
総通号数 263 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-11-26 
種別 拒絶査定不服の審決 
審判請求日 2020-06-12 
確定日 2021-10-12 
事件の表示 特願2017-157068「異なる信頼性を有するメモリ」拒絶査定不服審判事件〔平成30年 3月22日出願公開、特開2018- 45685、請求項の数(6)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続きの経緯

本願は,平成29年8月16日(パリ条約による優先権主張2016年8月17日(以下,「優先日」という。)ドイツ)の出願であって,平成30年10月23日付けで拒絶理由通知がされ,平成31年1月30日に意見書が提出されるとともに手続補正がなされ,令和1年6月21日付けで拒絶理由通知がされ,令和1年10月1日に意見書が提出されるとともに手続補正がなされ,令和2年1月27日付けで拒絶査定(以下,「原査定」という。)がなされたが,これに対し,令和2年6月12日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,令和2年11月17日に上申書が提出され,令和3年3月26日付けで拒絶理由通知(以下,「当審拒絶理由通知」という。)がされ,令和3年6月26日に意見書が提出されるとともに手続補正がなされたものである。

第2 原査定の概要

令和2年1月27日付けの原査定の概要は以下のとおりである。

請求項1-15,17-25に係る発明は,引用文献A-Bに記載された発明に基づいて,また,請求項16に係る発明は,引用文献A-Cに記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
A.特表2014-523595号公報
B.特開平8-166910号公報
C.特開2016-115388号公報

第3 当審拒絶理由の概要

当審拒絶理由の概要は以下のとおりである。

1.請求項1-16,22-23に係る発明は,引用文献1-4に記載された発明に基づいて,また,請求項17-21,24-25に係る発明は,引用文献1,3,4に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特表2014-523595号公報(拒絶査定時の引用文献A)
2.特開2016-115388号公報(拒絶査定時の引用文献C)
3.特開2011-108306号公報
4.特開平11-250695号公報

2.この出願は,特許請求の範囲の記載が,請求項1-25に係る発明が発明の詳細な説明に記載されていない点で,特許法第36条第6項第1号に規定する要件を満たしていない。

請求項1には,「メモリセルが」「3つの参照値Rl,Rm,Rrを使用して書込まれ,または読み出され」と記載されている。
しかし,発明の詳細な説明には,「メモリセルが」「3つの参照値Rl,Rm,Rrを使用して書込まれ」ることは記載されていない。

3.この出願は,特許請求の範囲の記載が,請求項1-16に係る発明が明確でない点で,特許法第36条第6項第2号に規定する要件を満たしていない。

請求項1には,「メモリセルが」「頻度分布を記憶可能」と記載されている。
一方,請求項1には,「メモリセルに値zが記憶され」とも記載されている。
「値」は「頻度分布」ではないので,「メモリセル」に記憶されるものについて,両者の記載は,矛盾している。

第4 本願発明

本願請求項1に係る発明(以下,「本願発明1」という。)は,令和3年6月26日付けの手続補正で補正された特許請求の範囲の請求項1に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。

「【請求項1】
複数のメモリセルを有するメモリを含む回路であって,
前記メモリが,第1の範囲と,第2の範囲とを有し,
少なくとも1つのメモリセルが,前記第1の範囲の一部と,前記第2の範囲の一部とを含み,
前記回路が,前記第1の範囲に関する第1の処理ユニットを含み,ここで,前記第1の処理ユニットが,前記第1の範囲から第1のビットを読み出して処理し,
前記回路が,前記第2の範囲に関する第2の処理ユニットを含み,ここで,前記第2の処理ユニットが,前記第2の範囲から第2のビットを読み出して処理し,
誤りのない場合に,前記メモリに記憶されている前記第1のビットの1つが,第1の誤り符号の符号語のビットであり,
前記第2の処理ユニットに基づいて読み出された第2のビットが,誤りのない場合に,第2の誤り符号の符号語のビットであり,
前記第1の誤り符号の符号語が前記第2の誤り符号の符号語よりも長く,
前記メモリからの読出し時に,前記第1の誤り符号によって訂正された第1のビットが前記第1の範囲から提供されるとともに,
前記回路が,前記訂正された第1のビットが前記メモリとは異なるさらなるメモリに記憶されるように適合され,
前記メモリの前記メモリセルが,少なくとも3つの参照値Rl,Rm,Rrを使用して読み出され,ここで,Rl<Rm<Rrであり,
前記メモリセルに値zが記憶され,
前記第2のビットの1つのビットの値が,前記値zと参照値Rmとの比較によって決定され,
前記第1のビットの1つのビットの値が,前記値zと,前記参照値Rm,および参照値Rmとは異なる少なくとも1つのさらなる参照値との比較によって決定される
ように適合された
回路。」

なお,本願発明2-4は,本願発明1をさらに減縮した発明である。
本願発明5は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。
本願発明6は,本願発明5をさらに減縮した発明である。

第5 引用文献,引用発明等

1.引用文献1

(1)当審拒絶理由で引用した引用文献1には,以下の事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。以下同様。)

「【0011】
マルチフェーズ復号化連結符号構成を使用することにより,信頼度とアクセス時間と複雑性で良好なバランスをとる効率的な符号化方式をフラッシュメモリで実現できる。かかる符号構成は,短いサブワードとしてフラッシュメモリに蓄積されるサブコードを使用し,少量のデータを個別に保護することにより,少量のデータに対する効率的アクセスを可能にする。サブコードはデータとパリティビットを含むことができ,パリティビットはデータを保護する冗長性を提供する。サブコードのデータを取り出すため,サブワードは後ほどフラッシュメモリから読み出され,フラッシュメモリコントローラへ転送され,復号化され得る。サブワードだけを読み出してサブコードを復号化することにより,データにアクセスするためにコードワード全体を読み出して復号化する場合に比べて,フラッシュメモリのランダム読み出し要求の読み出し性能を高速化できる。サブワードで多数の誤りが発生したためにサブコードの復号化に失敗した場合は,フラッシュメモリから長いコードワードを読み出し,コントローラへ転送し,復号化することにより,データを復元することができる。」

「【0018】
MLCワード線102の各フラッシュメモリセルは3つのデータビットからなる列を蓄積するようにプログラムできる。それにはM=8状態のうちの特定の物理的状態になるようにセルをプログラムする。つまり,フラッシュメモリセルのしきい値電圧をM=8個の規定電圧範囲のうちの特定の電圧範囲内になるように調整する。ワード線全体には複数の列を蓄積するページ(指示された物理ページ)が対応付けられ,それぞれの列は3つのデータビットからなる。それぞれの物理状態は3つのページ(指示された論理ページ)に分割され,それぞれの論理ページは異なる位置にビットを蓄積する。上位ページ110はフラッシュメモリセルの最上位ビットに相当し,中間ページ112は中間ビットに相当し,下位ページ114はフラッシュメモリセルの最下位ビットに相当し得る。
【0019】 MLCワード線102からデータを読み出すことは1つ以上の検知操作を遂行することを含み得る。例えば,M=8個の電圧範囲を規定するため,M?1=7個の読み出ししきい値(7回の検知操作)が使用され得る。検知操作はMLCワード線102の各フラッシュメモリセルのしきい値電圧を選択された読み出ししきい値に比較することを含み得る。この比較により,選択された読み出ししきい値を上回るしきい値電圧を有するフラッシュメモリセルと,選択された読み出ししきい値を上回らないしきい値電圧を有するフラッシュメモリセルがどれなのかを判断する。各フラッシュメモリセルの全3つのビット(MLCワード線102の全ての3つのページ110,112,および114)を読み出すには,各フラッシュメモリセルの特定の状態を識別するために合計M?1=7回の検知操作(各読み出ししきい値につき1回の検知操作)が必要となる。ただし,M?1回より少ない検知操作でMLCワード線102から1つのページ110,112,または114が読み出されることもあり,場合によっては1回の検知操作で1つのページ110,112,または114が読み出されることもある。」

「【0029】
図5および6は,上位ページの信頼度が同等の信頼度を有する下位ページおよび中間ページより低い場合に適したさらなるマッピング例を示す。図5は,第1のコードワード504と,第2のコードワード506と,第3のコードワード508とを蓄積するMLCワード線502を含むマッピング例500を示す。第1のコードワード504は上位ページ510に全面的に蓄積され,第2のコードワード506は中間ページ512に全面的に蓄積され,第3のコードワード508は下位ページ514に全面的に蓄積されている。それぞれのコードワード504,506,508は8つサブコードと合同パリティとを含む。ただし,第1のコードワード504の各サブコードは第2のコードワード506と第3のコードワード508の各サブコードより少量のデータを含む。
【0030】
図6は,第1のコードワード604と,第2のコードワード606と,第3のコードワード608とを蓄積するMLCワード線602を含むマッピング例600を示す。第1のコードワード604は上位ページ610に全面的に蓄積され,6つのサブコードと合同パリティとを含む。第2のコードワード606は中間ページ612に全面的に蓄積され,9つのサブコードと合同パリティとを含む。第3のコードワード608は下位ページ614に全面的に蓄積され,9つのサブコードと合同パリティとを含む。」

「【0039】
ページ信頼度を部分的に均衡化するもう1つの方法は,適切なビット・状態マッピングを使用することを含む。表2はM=8状態MLCフラッシュメモリの例示的なマッピングを示す。



「【0043】
表2および表3に示すマッピングで1ページ当たりの平均検知操作数は同じである。表2のマッピングで下位ページは1回の検知操作で読み出すことができ(状態CおよびD間),中間ページは2回の検知操作で読み出すことができ(状態AおよびB間,状態EおよびF間),上位ページは4回の検知操作で読み出すことができる(状態ErおよびA間,状態BおよびC間,状態DおよびE間,状態FおよびG間)。総合すると1ページを読み出すときの平均検知操作数は(1+2+4)/3=2.333となる。同様に,表3のマッピングで下位ページは2回の検知操作で読み出すことができ(状態BおよびC間,状態FおよびG間),中間ページは2回の検知操作で読み出すことができ(状態ErおよびA間,状態DおよびE間),上位ページは3回の検知操作で読み出すことができる(状態AおよびB間,状態CおよびD間,状態EおよびF間)。総合すると1ページを読み出すときの平均検知操作数は(2+2+3)/3=2.333となる。」

「【0055】
図8は,ホスト装置830に作動可能な状態で結合できるを含むシステム800の特定の実施形態を示す。データ蓄積装置802はコントローラ806に結合されたメモリ804(例えば,NANDフラッシュメモリ)を含む。メモリ804は蓄積素子820と,書き込み回路808と,ラッチ810と,マッピング回路812とを含む。マッピング回路812は,データ蓄積装置802が複数のマッピングを適用し,ラッチ810内のビットをメモリ804にある蓄積素子の状態にマップすることを可能にする。」

「【0057】
メモリ804は1群822の蓄積素子820を含む複数の蓄積素子820を含む。例えば,蓄積素子820はMLCセルを含み得る。具体的に説明すると,メモリ804はマルチレベルセル(MLC)フラッシュメモリを含むことができ,1群822の蓄積素子820はMLCワード線であり得る。」

「【図6】


段落0011,0029-0030及び図6からは,“上位ページに蓄積されるサブコードが,下位ページに蓄積されるサブコードよりも長”いことが読み取れる。

段落0018,0019の「フラッシュメモリセル」は,段落0057の「蓄積素子」と同じものであることは明らかである。

(2)上記引用文献1の記載(特に下線部の記載)より,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

「複数の蓄積素子を含むフラッシュメモリを含むデータ蓄積装置であって,
各蓄積素子は3つのデータビットを蓄積し,上位ページは蓄積素子の最上位ビットに相当し,下位ページは蓄積素子の最下位ビットに相当し,
上位ページの信頼度が下位ページより低く,
第1のコードワードは上位ページに蓄積され,第3のコードワードは下位ページに蓄積され,
コードワードは複数のサブコードを含み,
サブコードはデータとパリティビットを含むところ,
上位ページに蓄積されるサブコードが,下位ページに蓄積されるサブコードよりも長く,
データを読み出すことは1つ以上の検知操作を含み,
検知操作は,各蓄積素子のしきい値電圧を,選択された読み出ししきい値に比較することを含み,
下位ページは1回の検知操作で読み出すことができ,上位ページは4回の検知操作で読み出すことができ,
フラッシュメモリコントローラが,読み出された,サブワードとして使用されるサブコードを復号化することができる,
データ蓄積装置。」

(2)引用文献2

ア.当審拒絶理由で引用した引用文献2には,以下の事項が記載されている。

「【0063】
図3Bは,データ状態A-Dのしきい値分布の間隔が等しくない例を示す。データ状態Bとデータ状態Cのしきい値分布の間隔を最も大きくしている。データビットの読み出しの余裕度(マージン)が大きくなるため,読み出し動作の信頼性を向上できる。データ状態Aとデータ状態Bとのしきい値分布の間隔,およびデータ状態Cとデータ状態Dとのしきい値分布の間隔は,エラー検出ビットの読み出しのマージンに対応する。データ状態Aとデータ状態Bとのしきい値分布の間隔を小さくすることで,データ状態Aがデータ状態Cに遷移する前にデータ状態Bを検出することができる。また,データ状態Cとデータ状態Dとのしきい値分布の間隔を小さくすることで,データ状態Dがデータ状態Bに遷移する前にデータ状態Cを検出することができる。このようにデータ状態A-B間,およびデータ状態C-D間のしきい値分布の間隔を小さくすることで,エラー検出ビットの1/0判定の信頼性を向上でき,結果として,読み出し動作の信頼性が向上される。したがって,メモリセル10を組み込んだ記憶装置の信頼性を向上できる。」

「【図3】
FIG.3B



イ.上記引用文献2の記載(特に下線部の記載)より,上記引用文献2には,次の技術的事項が記載されていると認められる。

「データ状態A-Dにおいて,データ状態Bとデータ状態Cのしきい値分布の間隔を大きくし,読み出し動作の信頼性を向上させる記憶装置。」

(3)引用文献3

ア.当審拒絶理由で引用した引用文献3には,以下の事項が記載されている。

「【0021】
不揮発性メモリ200は,メモリ領域210および制御部220により構成される。 メモリ領域210は,制御部220の制御の下,データ,ECC,退避フラグSVFLGを記録する。 制御部220は,ホスト装置100からのコマンドCMDを受信し,コマンドCMDに応じて,メモリ領域210に対する書き込み,読み出しを実行する。」

「【0044】
ステップST2において,読み出しアドレスが退避処理対象外アドレスであると判断された場合には,メモリ領域制御部228によりアドレスデコーダ223で指示されたアドレスのデータ領域211のデータ,ECCが読み出される(ST3)。 読み出されたデータは,誤り検出・訂正部229で訂正された後に(ST4),読み出しデータバッファ230に入力され,読み出しデータバッファ230からデータセレクタ233を通して外部I/Oに出力される(ST5)。」

「【0033】
退避領域制御部226は,退避領域227へのデータの格納および読み出しを制御し,訂正済みデータとアドレスが新たに退避領域に追加されたことをホスト装置100に通知し,退避領域に空きがことをホスト装置100に通知する機能を持つ。
退避領域227は,訂正済みデータとそのアドレスを記録するエラーアドレスバッファ2271と訂正済みデータ格納バッファ2272,それらのデータが有効であるかを示す有効フラグ部2273により構成され,少なくとも一組以上のデータが記録される。
また,退避領域227に同時に記録するアドレス・訂正済みデータの数は,ホスト装置100が書き戻し処理を開始するまでにアクセスするデータのサイズと,訂正可能エラーの発生率から決まる。 訂正可能エラーの確率は,ビットエラーレート(Bit Error Rate:BER)から訂正不可能エラーの確率を引いたものであり,訂正可能エラーに比べ,訂正不可能エラーが発生する確率は極わずかと考えると,訂正可能エラー=BERと見なすことができる。 先の引用文献の書き換え回数の上限まで書換えを行ったNANDフラッシュメモリを例に考える。2000時間経過後に発生するBER(Bit Error Rate)は1.0E-7で,書き戻し処理を開始するまでにアクセスするデータのサイズをXMBとすると,同時に記録する退避アドレス・訂正データの個数は(0.8*X)個となる。
たとえば,デジタルスチールカメラで撮影した1枚の写真のデータは数MBであり,一枚のデータの読み出し毎にデータの書き戻しを行えば,書換え寿命にまで使った場合を想定しても退避領域227に記録するアドレスと訂正済みデータの数は10個程度で済む。」

「【図1】



イ.上記引用文献3の記載(特に下線部の記載)より,上記引用文献3には,次の技術的事項が記載されていると認められる。

「データが読み出されるデータ領域と,訂正済みデータを記録する訂正済みデータ格納バッファを備える不揮発性メモリ。」

(4)引用文献4

ア.当審拒絶理由で引用した引用文献4には,以下の事項が記載されている。

「【0003】
従来の多値式メモリにおける不良ビット救済方式として,ECC回路を用いた一例のブロック図を,図6に示す。この図において,本セル5は多値方式としてデータが書き込まれており,ここでは1メモリセルに2ビットの情報を書き込んでいるものとする。この書き込み方式としては従来からいくつかの方法が開示されており,ここでは,メモリセルの閾値レベルを調整しているものとする。具体 的にこの2ビットのデータは1出力ビットに対して2ワード分のデータとし,ラッチ回路1に保持されたデータをページ切替信号pにより選択され,データが出力される。」

「【0008】
メモリセルの閾値を制御してデータを書き込み,2ビットのデータを書き込む場合,図7(a)のように,基準電圧Vt0,Vt1,Vt2,Vt3に対して,ゲート電圧Vg1?Vg3が,Vt0<Vg1<Vt1<Vg2<Vt2<Vg3<Vt3なる関係のもと3つのゲート電圧レベルVgを順次与える。
【0009】
まずゲート電圧Vg1が加わった場合,基準電圧Vt0で書き込まれているセルはオン状態となるが,それ以外の閾値で書き込まれているセルは,この段階においてはオフ状態となる。次に,ゲート電圧Vg2なるレベルに変化した場合,基準電圧Vt0,Vt1で書き込まれているセルはオン状態となるが,それ以外の閾値で書き込まれているセルはオフ状態となる。また,ゲート電圧Vg3のレベルに変化した場合も同様な状態で基準電圧Vt3で書き込まれたセル以外はすべてオン状態となる。ここで図7(a)は,この状態と出力ビットのデータとの対応関係を示しており,センスアンプ4によりメモリセルの多値レベルを3データ線(1?3)で読み出し,2値変換回路3により2ビットの上位,下位データに変換される。すなわち,データ線1?3が全て0のときは上位,下位データが00,データ線1?3が100のときは上位,下位データが01,…データ線1?3が111のときは上位,下位データが11となる。
【0010】
この場合の2値変換回路3は,図7(b)のように,インバータ35,NAND回路36?38により構成され,データ2は下位データとなり,データ1,3とデータ2,その反転出力とのNAND36?38をとった論理出力が上位データとなっている。」

「【0025】
さらに,本実施形態の不良救済方法では,ECC回路を上位・下位データ別に 設け救済を行っている点が従来例と基本的に違い,図1では上位データ用ECC回路62と下位データ用ECC回路61とにより,各ECC回路61,62で独立に不良救済出来る構成となっている。
【0026】
図2(a)に従って,メモリセルのゲート電圧Vg1がすでに与えられデータ確定の状態からVg2のレベルへ変化した場合,下位のデータが2値変換回路3より出力され,また同様にして,下位パリティも決定される。各々の信号は下位データ用ECC回路61に入力し,誤り訂正信号D10t,D20tを出力とし,各出力ビットD1,D2の下位データを訂正するための訂正回路21,23に入力される。ここで仮にD1の下位データに誤りが検出された場合D10tが選択され,訂正回路21によりこのデータのみが訂正される。」

「【図1】


図1からは,“上位データを訂正するための訂正回路22,24”が読み取れる。

「【図7】


段落【0008】-【0010】,及び,図7からは,“データ1はゲート電圧Vg1により得られ,データ2はゲート電圧Vg2により得られ,データ3はゲート電圧Vg3から得られる”ことが読み取れる。

イ.上記引用文献4の記載(特に下線部の記載)より,上記引用文献4には,次の技術的事項が記載されていると認められる。

「メモリセルの閾値を制御してデータが書き込まれ,ゲート電圧Vg1?Vg3が,Vg1<Vg2<Vg3なる関係のもと3つのゲート電圧レベルVgを順次与え,データ1はゲート電圧Vg1により得られ,データ2はゲート電圧Vg2により得られ,データ3はゲート電圧Vg3から得られ,データ2は下位データとなり,データ1,3とデータ2,その反転出力とのNAND36?38をとった論理出力が上位データとなっている,メモリセルの多値レベルを読み出す多値式メモリ。」

「上位データ用ECC回路と,下位データ用ECC回路と,下位データを訂正するための訂正回路と,上位データを訂正するための訂正回路とを備える不良救済方法。」

第6 対比・判断

1.本願発明1について

(1)対比

本願発明1と引用発明を対比すると,次のことがいえる。

ア.
引用発明の「複数の蓄積素子」及び「フラッシュメモリ」は,それぞれ本願発明1の「複数のメモリセル」及び「メモリ」に相当する。
したがって,引用発明の「複数の蓄積素子を含むフラッシュメモリを含むデータ蓄積装置」は,本願発明1の「複数のメモリセルを有するメモリを含む回路」に相当する。

イ.
引用発明の「最上位ビット」及び「最下位ビット」は,本願明細書の段落【0008】の「2つの範囲(例えばLSBおよびMSB)」という記載を参照すれば,本願発明1の「第1の範囲」及び「第2の範囲」に相当するものである。
したがって,引用発明の「フラッシュメモリ」と,本願発明1の「メモリ」とは,「第1の範囲と,第2の範囲とを有」するものである点で一致する。

ウ.
引用発明の「フラッシュメモリ」は「複数の蓄積素子を含」むものであり,また,「各蓄積素子」は「最上位ビット」と「最下位ビット」「を蓄積」している。
したがって,引用発明の「各蓄積素子」と,本願発明1の「少なくとも1つのメモリセル」とは,「前記第1の範囲の一部と,前記第2の範囲の一部とを含」むものである点で一致する。

エ.
引用発明の「フラッシュメモリコントローラ」は,「読み出された」「上位ページに蓄積され」た「第1のコードワード」に含まれる「サブコード」の「最上位ビット」を「復号化」している。
よって,引用発明の「フラッシュメモリコントローラ」は,「最上位ビット」に関するものであり,また,「最上位ビット」を「読み出」して処理している。
したがって,引用発明の「フラッシュメモリコントローラ」と,本願発明1の「第1の処理ユニット」とは,“前記第1の範囲に関する”ものであり,“前記第1の範囲から第1のビットを読み出して処理”するものである点で一致する。
同様に,引用発明の「フラッシュメモリコントローラ」と,本願発明1の「第2の処理ユニット」とは,“前記第2の範囲に関する”ものであり,“前記第2の範囲から第2のビットを読み出して処理”するものである点で一致する。

したがって,引用発明の「データ蓄積装置」と,本願発明1の「回路」とは,以下の点(相違点1)で相違するものの,“前記第1の範囲に関する処理ユニットを含み,ここで,前記処理ユニットが,前記第1の範囲から第1のビットを読み出して処理し”,“前記第2の範囲に関する処理ユニットを含み,ここで,前記処理ユニットが,前記第2の範囲から第2のビットを読み出して処理”するものである点で共通する。

オ.
本願発明1の「誤り符号の符号語」は,本願明細書の段落【0163】の「256個のデータビット,および28個のチェックビットは,誤りのない場合には,第1の誤り符号Cod1の符号を形成する。」という記載を参照すれば,データビットとチェックビットを含むものである。
よって,引用発明の「サブコード」は,「データ」と「パリティビット」を含むので,本願発明1の「誤り符号の符号語」に相当する。

したがって,引用発明の「上位ページに蓄積されるサブコード」の「最上位ビット」は,本願発明1の「第1の誤り符号の符号語のビットであ」り,「誤りのない場合に,前記メモリに記憶されている前記第1のビットの1つ」に相当する。
同様に,引用発明の「下位ページに蓄積されるサブコード」の「最下位ビット」は,下記の点(相違点2)で相違するものの,本願発明1の「第2の誤り符号の符号語のビットであ」り,“前記処理ユニットに基づいて読み出された第2のビット”に対応する。

カ.
引用発明は,「上位ページに蓄積されるサブコードが,下位ページに蓄積されるサブコードよりも長」い。
したがって,本願発明1と,引用発明とは,「前記第1の誤り符号の符号語が前記第2の誤り符号の符号語よりも長」い点で一致する。

キ.
引用発明の「上位ページに蓄積されるサブコード」の「パリティビット」は,本願発明1の「第1の誤り符号」に相当する。
引用発明の「上位ページに蓄積されるサブコード」の「データ」は,「パリティビット」によって訂正されるものであることは明らかであるので,本願発明1の「前記第1の誤り符号によって訂正された第1のビット」に相当する。
したがって,本願発明1と,引用発明とは,「前記メモリからの読出し時に,前記第1の誤り符号によって訂正された第1のビットが前記第1の範囲から提供される」ものである点で一致する。

ク.
本願発明1と,引用発明とは,下記の点(相違点3)で相違する。

ケ.
引用発明の複数の「読み出ししきい値」は,「読み出す」ための「検知操作」において,「蓄積素子のしきい値電圧」と「比較」されるものであるので,本願発明1の「参照値Rl,Rm,Rr」に相当する。

したがって,本願発明1と,引用発明とは,「前記メモリの前記メモリセルが,少なくとも3つの参照値Rl,Rm,Rrを使用して読み出され,ここで,Rl<Rm<Rrであ」る点で一致する。

コ.
引用発明の「蓄積素子のしきい値電圧」は,「蓄積素子」に記憶される値であるので,本願発明1の「メモリセルに」「記憶され」る「値z」に相当する。
したがって,本願発明1と,引用発明とは,「前記メモリセルに値zが記憶され」るものである点で一致する。

サ.
引用発明の「下位ページ」の「最下位ビット」のビットの値は,「1回の検知操作で読み出すことができ」るので,引用発明の「下位ページ」を「読み出す」際に「選択され」る「読み出ししきい値」は,本願発明1の「参照値Rm」に相当する。
したがって,引用発明の「最下位ビット」のビットの値は,本願発明1の「前記値zと参照値Rmとの比較によって決定され」る「前記第2のビットの1つのビットの値」に相当する。

シ.
引用発明の「上位ページ」の「最上位ビット」のビットの値は,「4回の検知操作で読み出すことができ」るので,複数の「選択され」 た「読み出ししきい値」との「比較」によって決定される。
したがって,本願発明1の「前記第1のビットの1つのビットの値」と,引用発明の「上位ページ」の「最上位ビット」のビットの値とは,以下の点(相違点4)で相違するものの,“前記値zと,複数の参照値との比較によって決定される”ものである点,で共通する。

ス.
したがって,上記の検討内容を踏まえると,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「複数のメモリセルを有するメモリを含む回路であって,
前記メモリが,第1の範囲と,第2の範囲とを有し,
少なくとも1つのメモリセルが,前記第1の範囲の一部と,前記第2の範囲の一部とを含み,
前記回路が,前記第1の範囲に関する処理ユニットを含み,ここで,前記処理ユニットが,前記第1の範囲から第1のビットを読み出して処理し,
前記回路が,前記第2の範囲に関する処理ユニットを含み,ここで,前記処理ユニットが,前記第2の範囲から第2のビットを読み出して処理し,
誤りのない場合に,前記メモリに記憶されている前記第1のビットの1つが,第1の誤り符号の符号語のビットであり,
前記処理ユニットに基づいて読み出された第2のビットが,誤りのない場合に,第2の誤り符号の符号語のビットであり,
前記第1の誤り符号の符号語が前記第2の誤り符号の符号語よりも長く,
前記メモリからの読出し時に,前記第1の誤り符号によって訂正された第1のビットが前記第1の範囲から提供されるとともに,
前記メモリの前記メモリセルが,少なくとも3つの参照値Rl,Rm,Rrを使用して読み出され,ここで,Rl<Rm<Rrであり,
前記メモリセルに値zが記憶され,
前記第2のビットの1つのビットの値が,前記値zと参照値Rmとの比較によって決定され,
前記第1のビットの1つのビットの値が,前記値zと,複数の前記参照値との比較によって決定される
ように適合された
回路。」

(相違点)
(相違点1)
本願発明1は,「前記第1の範囲に関する第1の処理ユニット」と「前記第2の範囲に関する第2の処理ユニット」を含むのに対して,引用発明は,「最上位ビット」及び「最下位ビット」に関する「フラッシュメモリコントローラ」を含む点。

(相違点2)
本願発明1の「第2のビット」は,「第2の範囲に関する」「前記第2の処理ユニットに基づいて読み出された」ものであるのに対して,引用発明の「最下位ビット」は,「最上位ビット」及び「最下位ビット」に関する「フラッシュメモリコントローラ」に基づいて読み出されたものである点。

(相違点3)
本願発明1は,「前記訂正された第1のビットが前記メモリとは異なるさらなるメモリに記憶されるように適合され」たものであるのに対して,引用発明は,そのようなものではない点。

(相違点4)
本願発明1の「前記第1のビットの1つのビットの値」は,「前記値zと,前記参照値Rm,および参照値Rmとは異なる少なくとも1つのさらなる参照値との比較によって決定される」ものであるのに対して,引用発明の「上位ページ」の「最上位ビット」のビットの値は,「蓄積素子のしきい値電圧」と,複数の「選択された読み出ししきい値」との「比較」によって決定されるものである点。

(2)相違点についての判断

事案に鑑みて,上記相違点3について先に検討する。

引用文献3に記載されるように,「データが読み出されるデータ領域と,訂正済みデータを記録する訂正済みデータ格納バッファを備える不揮発性メモリ」は本件優先日前における周知技術であったが,引用発明は,「各蓄積素子は3つのデータビットを蓄積する」,いわゆるMLCにおけるものであるのに対して,引用文献3に記載の技術的事項は,MLCにおけるものではないので,引用発明に引用文献3に記載の技術的事項を適用する動機がない。
また,たとえ,引用発明に引用文献3に記載の技術的事項を適用したとしても,「信頼度が下位ページより低」い「上位ページ」の「最上位ビット」であって,「訂正済み」の「最上位ビット」「を記録する訂正済みデータ格納バッファを備える」ものとはならない。

また,引用文献2,4にも,相違点3に係る構成が開示されているとも認められないし,本件優先日前に周知であったともいえない。

したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明,及び,引用文献2-4に記載の技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-4について

本願発明2-4は,本願発明1をさらに減縮した発明であり,本願発明1の上記相違点3に係る構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2-4に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3.本願発明5について

本願発明5は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明であるから,本願発明1と同様の理由により,当業者であっても,引用発明及び引用文献2-4に記載された技術的事項に基づいて容易に発明できたものとはいえない。

4.本願発明6について

本願発明6は,本願発明5をさらに減縮した発明であり,本願発明1の上記相違点3に係る構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2-4に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第7 原査定についての判断

令和3年6月26日の手続補正により補正された請求項1は,上記相違点3にかかる構成を有するものとなっており,上記のとおり,本願発明1は,上記引用発明及び上記引用文献2-4に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。
したがって,原査定を維持することはできない。

第8 当審拒絶理由についての判断

1.上記第6の1.(2)で検討のとおり,本願発明1は,上記相違点3にかかる構成を有しており,そして,前記相違点3にかかる上記技術的事項については,引用文献2-4には記載されておらず,また,本件優先日前に周知な構成であるともいえないから,この拒絶の理由は解消した。

2.令和3年6月26日の手続補正により,特許請求の範囲から「書き込まれ,または」という記載が削除された結果,この拒絶の理由は解消した。

3.令和3年6月26日の手続補正により,特許請求の範囲から請求項1-16が削除された結果,この拒絶の理由は解消した。

第9 むすび

以上のとおり,原査定の理由によって,本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2021-09-24 
出願番号 特願2017-157068(P2017-157068)
審決分類 P 1 8・ 121- WY (G06F)
P 1 8・ 537- WY (G06F)
最終処分 成立  
前審関与審査官 漆原 孝治  
特許庁審判長 田中 秀人
特許庁審判官 須田 勝巳
塚田 肇
発明の名称 異なる信頼性を有するメモリ  
代理人 園田・小林特許業務法人  

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