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| 審決分類 |
審判 一部申し立て 特36 条４項詳細な説明の記載不備 G06F 審判 一部申し立て 2項進歩性 G06F |
|---|---|
| 管理番号 | 1016389 |
| 異議申立番号 | 異議1999-74875 |
| 総通号数 | 12 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許決定公報 |
| 発行日 | 1992-08-17 |
| 種別 | 異議の決定 |
| 異議申立日 | 1999-12-24 |
| 確定日 | 2000-05-24 |
| 異議申立件数 | 1 |
| 事件の表示 | 特許第2910303号「情報処理装置」の特許に対する特許異議の申立てについて、次のとおり決定する。 |
| 結論 | 特許第2910303号の請求項1および3に係る特許を維持する。 |
| 理由 |
1.手続の経緯 特許第2910303号に係る発明についての出願は、平成3年5月10日に特許出願され、平成11年4月9日にその特許の設定登録がなされ、その後、その特許について、異議申立人相原光政より特許異議の申立がなされたものである。 2.特許異議申立てについて ア.本件発明 特許第2910303号の請求項1及び3に係る発明は、その特許請求の範囲の請求項1及び3に記載された次のとおりのものである(以下、それぞれ「本件第1発明」、「本件第2発明」という。)。 「【請求項1】プロセッサと主記憶メモリと、入出力デバイスと、該プロセッサと接続したプロセッサバスと、該主記憶メモリに接続したメモリバスと、該入出力デバイスと接続したシステムバスとを有する情報処理装置において、該プロセッサバスと該メモリバスと該システムバスと接続し、これらのバスを経て該プロセッサと該主記憶メモリと該入出力デバイスとの間でのデータ転送を行う接続装置を備えており、該接続装置は、該プロセッサと該主記憶メモリとの間で、該プロセッサバスと該メモリバスを用いて第1のデータ信号および第1のアドレス信号を転送するとともに、該入出力デバイスに該第1のデータ信号および該第1のアドレス信号を転送しない第1のモードと、該主記憶メモリと該入出力デバイスとの間で、該メモリバスと該システムバスを用いて、第2のデータ信号および第2のアドレス信号を転送するとともに、該プロセッサに該第2のデータ信号および該第2のアドレス信号を転送しない第2のモードと、該入出力デバイスと該プロセッサとの間で、該システムバスと該プロセッサバスを用いて、第3のデータ信号および第3のアドレス信号を転送するとともに、該主記憶メモリに該第3のデータ信号および該第3のアドレス信号を転送しない第3のモードとからなるモードのいずれか1つのモードでデータの転送を行うことを特徴とする情報処理装置。 【請求項3】該プロセッサには少なくとも一つのキャッシュメモリが接続されていることを特徴とする請求項1記載の情報処理装置。」 イ.申立ての理由の概要 特許異議申立人相原光政は、証拠として甲第1号証刊行物(特開昭60-252978号公報)及び甲第2号証刊行物(COMPUTER DESIGN DECEMBER 1,1989)を提出し、本件第1発明は甲第1号証刊行物に記載された発明に基づいて当業者が容易に想到できたものであるから本件第1発明の特許は特許法第29条第2項の規定に違反してなされたものであり、また、本件第2発明は甲第1号証刊行物及び甲第2号証刊行物に記載された発明に基づいて当業者が容易に想到できたものであるから本件第2発明の特許は特許法第29条第2項の規定に違反してなされたものであるから、特許法第113条第1項第2号の規定により取り消されるべき旨、さらに、本件第1発明及び本件第2発明の特許は特許法第36条第4項に規定する要件を満たしていない特許出願に対してなされたものであるから、特許法第113条第1項第4号の規定により取り消されるべきものである旨主張している。 ウ.刊行物記載の発明 甲第1号証刊行物には、「バスアーキテクチュアを有するデータ処理システム」に関する発明が記載されており、第4頁右下欄第13行〜第5頁左上欄第20行には「第1図のシステムは、中央処理装置即ちCPU1、1つのアクセス制御ユニット2、1組の3方向通信ゲート3、メインメモリ即ちMM4及び共通チャンネル即ちBUS6を介して並行に接続されている複数の入力/出力プロセッサ即ちI/OP5-1を含む。BUS6は、アドレス/データ/命令の3方向転送用の1群のリ一ド6A(例えば20本のリ一ド)及び対立方向制御信号の転送用の1群のリ一ド6Bからなる。リード6Aの群は、3方向ゲート3の第1入力/出力群Cに接続されている。…CPU1は、アドレス/データ/命令の3方向転送のために、20本のリードの1群からなるチャンネル7Aを通してゲート3の第2入力/出力群Aと通信する。…メモリ4は、メモリ4とゲート3の第3入力/出力群Bとの間にアドレス/データ/命令の3方向転送を行うために、リード8Aの1群からなるチャンネル8を介してゲート3と制御ユニット2とに通信し、…。」と記載され、この記載と第1図によれば、CPU1、メインメモリ4、I/OP5-1〜5-Nが、それぞれリード7A、8A、6Aを介して、3方向通信ゲート3により相互に通信可能に接続されている構成が開示されていると認められる。また、上記記載によれば、甲第1号証刊行物には、プロセッサバス(リード7A)とメモリバス(リード8A)とシステムバス(リード6A)と接続し、これらのバスを経てプロセッサと主記憶メモリと入出力デバイスとの間でのデータ転送を行う接続装置(3方向通信ゲート3)が開示されているものと認められる。 また、甲第1号証刊行物の第15頁右上欄第11行〜同欄第18行には、「制御信号S1,S0,GAの論理レベルによるゲート3の状態は、次の表によって確立される。 S1 S0 GA ステータス 0 0 × A→B,A→C 0 1 0 B→A,B→C 1 0 0 C→B,C→A 1 0 1 C→B 0 1 1 B→C 」 と記載され、また、甲第1号証刊行物の第15頁左下欄第7行〜第16頁左上欄第8行には、 「第一グループ:CPU1メモリアクセスオペレーション又はCPU内部オペレーション。 I/Oオペレーションが何ら行われていないため、フリップフロップ44は確実にリセットされ、S1=0となる。… 1’の場合-メモリ4のアドレス指定又は書込み。 CDOUT=1及びOA=1であるため、S0=0及びGA=1の結果になる。ゲート3は、…接続A→B,A→Cを実施する。…接続A→Bは常に用いられ、これに対し接続A→Cは後に検討される特定の場合(I/O命令)において用いられる。 2’の場合-メモリ4の読出し、或いはCPU1の内部オペレーション。 CDOUT=0であるため、S0=1及びGA=0の結果になる。ゲート3は、既に検討された遅延をもって接続B→A,B→Cを実施する。…接続B→Aが実際に用いられる。」と記載されている。これらの記載によれば、3方向通信ゲート3の状態は、制御信号S1、S0、GAの論理レベルによって定まり、CPU1によるメモリアクセスオペレーションでは、メモリ4のアドレス指定又は書込み時において、S1=0,S0=0,GA=1となり、接続A→Bが実施され、また、メモリ4の読出し時においては、S0=1及びGA=0となって接続B→Aが実施され、こうして、CPU1によるメモリアクセスオペレーションでは、3方向接続ゲート3によってリード7Aとリ一ド8Aとの接続が実施されるものと認められる。 また、甲第1号証刊行物の第16頁左上欄第12行〜同頁右下欄第10行には、 「第2グループ:I/OPメモリアクセスオペレーション。 斯かるオペレーションはI/Oサイクルの活性化を通して行われ、メモリ4のアドレス指定の第1フェーズによって且つ書込みあるいは読出しの第2フェーズによって構成される。…従って、S1=1であり、S0=0である。CDOUTは、論理レベル1(書き込みオペレーション)と論理レベル0の両方に置かれる。しかし、GAは、論理レベル0に置かれると同じように論理レベル1にも置かれることができる。いずれにしても、BUSサイクルの開始において指令される且つメモリサイクルの開始において各自に効果的となる接続C→Bが保証される。更に、GA=0である場合、接続C→Aが始動する。しかしながら、チャンネル7Aに現われるデータと、同時に実行されるCPU1サイクルに用いられる情報との間の如何なる干渉も防ぐことができる。何となれば、CPUサイクルの第1フェーズ(OA=1)の期間中、確実にGA=1となり、可能な外部オペレーション(メモリアドレス指定)が第2フェーズの始まる前に中断されるからである。I/Oサイクルの第2フェーズに対しては、以下の場合が可能である。 1’の場合-書込みオペレーション。 既に始動された接続C→Bは、サイクルの終了まで保持されなければならない。… 2’の場合一読出しオペレーション。 サイクルの第フェーズの期間中、B→Cが確立されなければならない。… 即ちS1=0であり、且つ、確実にCDOUT=1であるため、またS0=1という結果にもなる。…接続B→Cは、BUSサイクルの終了まで維持される。」と記載され、この記載によれば、メインメモリ4とI/OP5との間で通信を行う際に、S1=1,S0=0として接続C→Bを実施してI/OP5からメインメモリ4へのアドレス指定及びデータ書込みを行い、S1=0,S0=1として接続B→Cを実施してメインメモリ4から読み出したデータをI/OP5へ転送する構成が開示されているものと認められる。従って、甲第1号証刊行物の上記記載によれば、主記憶メモリ(メインメモリ4)と入力デバイス(I/OP5)との間で、メモリバス(リード8A)とシステムバス(6A)を用いて、第2のデータ信号(メモリからの読出し或いは書込み信号)および第2のアドレス信号(メモリアクセスのためのアドレス信号)を転送するとともに、プロセッサに第2のデータ信号および第2のアドレス信号を転送しない(GA=1とすることでリード7Aを切り離す)第2のモードが開示されているものと認められる。 更に、甲第1号証刊行物の第18頁右上欄第16行〜第19頁左下欄第3行には、「…プロセッサI/OPはメモリ4を介してCPU1と通信することが可能である。これらのプロセッサは、メモリ書き込みオペレーションを通して、CPU1に意図されているいくつかのメッセージMALBOXの名称を持つメモリ領域にロードすることができる。…このメッセージの一部分は、関数コードFCであり、及びこのメッセージがアドレス指定されるI/OPを識別するチャンネル数CNである。ここで銘記すべきことは、ゲート3の制御論理により、コードFC及びチャンネル数CNがメモリチャンネル8Aとチャンネル6Aの両方に転送されることである。…このようにして、…このI/OPはI/O命令の正しい転送先(CN)を確かめることができ且つ優先的なメモリアクセス要求の可能な存在により特定の時間にわたって拒否され得るメモリアクセスを必要とすることなくこのメッセージ(関数コードFC)の基本成分を検討することができる。」と記載され、この記載によれば、プロセッサI/OPとCPU1とがメモリ4のMAILBOXを介してメッセージを通信する際に、チャンネル7A、ゲート3、チャンネル6Aを介して、I/OPにメッセージの一成分を送信し、I/OPは転送先を確かめ、メッセージの基本成分を検討する構成が開示されているものと認められる。 また、甲第1号証刊行物の第16頁右上欄第11行〜同欄第19行には、「(接続C→Aの状態で)チャンネル7Aに現われるデータと、同時に実行されるCPU1サイクルに用いられる情報との間の如何なる干渉も防ぐことができる。何となれば、CPUサイクルの第1フェーズの期間中、確実にGA=1となり、可能な外部オペレーション(メモリアドレス指定)が第2フェーズの始まる前に中断されるからである。」と記載されている。 次に、甲第2号証刊行物は、VAX9000というメインフレームの構成に関するものであり、第18頁第2欄〜第3欄の「■The aｒchｔecｔｕｒe」と第22頁に掲載された図によれば、プロセッサ(CPU1〜4)と、主記憶メモリ(MEMORY)と、入出力デバイス(I/O CONTROL)と、該プロセッサと接続したプロセッサバスと、該主記憶メモリに接続したメモリバスと、該入出力デバイスと接続したシステムバスとを有する情報処理装置(VAX9000システム)が開示されている。 また、このシステムにおいて、該プロセッサバスと該メモリバスと該システムバスと接続し、これらのバスを経て該プロセッサと該主記憶メモリと該入出力デバイスとの間でのデータ転送を行う接続装置(SYSTEM CONTROL UNIT)が備えられていることが示されている。 更に、この図から明らかなように、該プロセッサ(CPU1〜4)には少なくとも一つのキャッシュメモリ(CACHE)が接続されていることが明示されている。 エ.対比・判断 a.第29条第2項違反について 甲第1号証刊行物には「主記憶メモリと入出力デバイスとの間で、メモリバスとシステムバスを用いて、第2のデータ信号および第2のアドレス信号を転送するとともに、プロセッサに第2のデータ信号および第2のアドレス信号を転送しない第2のモード」が、甲第2号証刊行物にはプロセッサにキャッシュメモリが接続されていることが、それぞれ記載されているものの、甲第1、2号証刊行物のいずれにも、本件第1発明における「プロセッサと主記憶メモリとの間で、プロセッサバスとメモリバスを用いて第1のデータ信号および第1のアドレス信号を転送するとともに、入出力デバイスに第1のデータ信号および第1のアドレス信号を転送しない第1のモード」および「入出力デバイスとプロセッサとの間で、システムバスとプロセッサバスを用いて、第3のデータ信号および第3のアドレス信号を転送するとともに、主記憶メモリに第3のデータ信号および第3のアドレス信号を転送しない第3のモード」でデータ転送を行うことは記載されていない。また、甲第1、2号証刊行物には3種のバスの使用効率を最大限に高めるという課題が示されていないので、第2のモードのみ記載されている甲第1号証刊行物記載のものから上記第1,3のモードを導き出すことはできない。 したがって、本件第1発明は甲第1号証刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできず、さらに、本件第2発明は甲第1、2号証刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできない。 b.第36条違反について 異議申立人は、本件特許請求の範囲の「該入出力デバイスと該プロセッサとの間で、該システムバスと該プロセッサバスを用いて、第3のデータ信号および第3のアドレス信号を転送するとともに、該主記憶メモリに該第3のデータ信号および該第3のアドレス信号を転送しない第3のモード」において、入出力デバイスとプロセッサとの間で、システムバスとプロセッサバスを用いてデータ信号およびアドレス信号を転送する動作と並行して、メインメモリのみではメモリバスを介して何らかの動作を実行できるとは認められず、従って、本件特許請求の範囲の構成のみからでは、「プロセッサバス、メモリバス、及びシステムバスの少なくとも3種複数本のバスの内、任意の2種が連動動作している間、他の1種が独立動作することができる」という本件特許発明の効果が得られるとは考えられず、本件特許発明は、当業者がその実施を容易にできる程度に、発明の構成及び効果が記載されているとは認められない旨主張している。しかしながら、本件特許明細書の【発明の効果】の「以上、詳述してきた本発明によれば、プロセッサバス、メモリバス、及びシステムバスの少なくとも3種複数本のバスの内、任意の2種が連動動作している間、他の1種が独立動作することができるので、各バスの使用効率を最大にするという効果がある。特に、プロセッサバス上に複数のプロセッサが接続されている場合、又はキャッシュメモリシステムが接続されている場合等にDMA動作と複数のプロセッサ間、又はプロセッサとキャッシュメモリシステム間のデータ転送を同時に行え、又、プロセッサメインメモリアクセスと複数のシステムバス接続デバイス間のデータ転送を同時に行えるなどの効果がある。」の記載によれば、本件特許発明の効果である「プロセッサバス、メモリバス、及びシステムバスの少なくとも3種複数本のバスの内、任意の2種が連動動作している間、他の1種が独立動作することができる」ことは、「プロセッサバス上に複数のプロセッサが接続されている場合、又はキャッシュメモリシステムが接続されている場合等にDMA動作と複数のプロセッサ間、又はプロセッサとキャッシュメモリシステム間のデータ転送を同時に行え、又、プロセッサメインメモリアクセスと複数のシステムバス接続デバイス間のデータ転送を同時に行える」ことを意味していることは明らかであるから、異議申立人の主張する記載不備はない。 オ.むすび 以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項1に係る発明及び本件請求項3に係る発明についての特許を取り消すことはできない。 また、他に本件発明についての特許を取り消すべき理由を発見しない。 よって、結論のとおり決定する。 |
| 異議決定日 | 2000-04-27 |
| 出願番号 | 特願平3-105536 |
| 審決分類 |
P
1
652・
121-
Y
(G06F)
P 1 652・ 531- Y (G06F) |
| 最終処分 | 維持 |
| 前審関与審査官 | 漆原 孝治 |
| 特許庁審判長 |
片岡 栄一 |
| 特許庁審判官 |
新川 圭二 田口 英雄 |
| 登録日 | 1999-04-09 |
| 登録番号 | 特許第2910303号(P2910303) |
| 権利者 | 株式会社日立製作所 |
| 発明の名称 | 情報処理装置 |