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審決分類 審判 補正却下の決定 5項独立特許用件  H01L
管理番号 1018123
審判番号 審判1998-6130  
総通号数 13 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 1997-06-10 
種別 補正却下の決定 
確定日 2000-06-08 
事件の表示 平成8年特許願第216347号「半導体素子の表面平坦化方法」拒絶査定に対する審判事件について,次のとおり決定する。 
結論 平成10年5月14日付けの手続補正を却下する。 
理由 1.手続の経緯
本願は、平成8年8月16日(パリ条約による優先権主張1995年11月27日、大韓民国)の出願であって、平成10年5月14日付けで提出された手続補正書の補正の内容は、明細書の特許請求の範囲について補正をしょうとするものである。
そして、同手続補正書の特許請求の範囲の請求項1に記載されている事項により特定される発明(以下、「本願第1発明」という。)は、次のとおりである。
「平坦化する基板の表面に研磨工程停止層を形成する工程と、次に、前記研磨工程停止層上に、該研磨工程停止層と、後述する上部平坦化層に比べて研磨率の高い下部平坦化層を形成する工程と、次に、前記下部平坦化層上に上部平坦化層を形成する工程と、しかる後、化学機械的研磨方法で前記上部平坦化層と下部平坦化層を継続的に研磨して前記研磨工程停止層が露出すると研磨工程を終了する工程とを具備し、前記下部平坦化層としてはBPSG、BSG、PSG、及びFが添加された酸化物のうち一つ以上が選択されて形成され、前記研磨工程停止層と前記上部平坦化層はTEOSを用いたCVD法によって同一物質で形成されることを特徴とする半導体素子の表面平坦化方法。」
2.補正の適否について
上記補正は、補正前の請求項1の「前記研磨工程停止層と前記上部平坦化層は同一物質で形成される」を補正後の「前記研磨工程停止層と前記上部平坦化層はTEOSを用いたCVD法によって同一物質で形成される」に補正すると同時に、「前記下部平坦化層としてはBPSG、BSG、PSG、及びFが添加された酸化物のうち一つ以上が選択されて形成され」という構成要件を付加しようとするものであり、特許請求の範囲の減縮を目的とするものと認められる。
そこで、以下前記補正後における、特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるかについて検討する。
3.引用刊行物記載の発明
原審の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開平7-297193号公報(公開日:平成7年11月10日。以下、「引用例1」という)には、
「【実施例】図1はこの発明に係る集積回路平坦化方法の説明図である。まず、図1 (a)に示すように、平坦化すべき凹凸のある基板1の表面全体に、研磨停止膜2,埋め込み膜3,低研磨速度膜4を順次堆積する。この場合、埋め込み膜3は凹部の埋め込み膜3の表面位置が凸部の研磨停止膜2の表面位置より低くなる膜厚で形成し、低研磨速度膜4は凸部の研磨停止膜2の表面位置と凹部の低研磨速度膜4の表面位置とが略等しい高さになる膜厚で堆積する。また、研磨停止膜2としては、後の研磨工程で埋め込み膜3が除去されて研磨停止膜2が露出したときに研磨が停止するように、埋め込み膜3と比較して研磨速度が低い膜を選ぶか、研磨停止膜2が露出したことが容易に検出できるように、埋め込み膜3と比較して研磨係数の異なった膜を選ぶ。表1は減圧化学的気相成長法(LPCVD法)で堆積した酸化シリコン膜(SiO2)、多結晶シリコン膜(ポリSi)、窒化シリコン膜(SiN)、ボロン・リン添加酸化シリコン膜(BPSG)の研磨速度と摩擦係数を、2種類の研磨剤(アンモニア添加ヒュームド・シリカとアミン添加コロイダル・シリカ)で研磨した場合について示したものである。表1から明らかなように、研磨剤にフュームド・シリカを用い、研磨停止膜2として研磨速度が低い膜を選ぶ場合には、研磨停止膜2と埋め込み膜3との組み合わせとして、(SiN,SiO2)、(SiN,ポリSi)、(SiN,BPSG)、(SiO2,ポリSi)、(Si02,BPSG)、(ポリSi,BPSG)等が考えられる。また、研磨材にコロイダル・シリカを用い、研磨停止膜2として研磨速度が低い膜を選ぶ場合には、研磨停止膜2と埋め込み膜3の組み合わせとして、(SiN,ポリSi)、(SiO2,ポリSi)等が考えられる。研磨停止膜2として摩擦係数が異なる膜を選ぶ場合には、研磨剤の種類に関わりなく、研磨停止膜2と埋め込み膜3との組合せとして、(SiO2,ポリSi)、(SiN,ポリSi)、(ポリSi,SiO2)、(ポリSi,SiN)等が考えられる。また、低研磨速度膜4は、後の研磨工程で基板の凸部上の埋め込み膜3が研磨されている時に、基板1の凹部に埋め込まれた埋め込み膜3の表面を覆って研磨されぬよう保護する役目を果たすので、研磨速度が低い必要がある。表1に従うと、研磨剤にフュームド・シリカを用いた場合には、埋め込み膜3と低研磨速度膜4との組合せとして、(BPSG,SiN)、(BPSG,SiO2)、(BPSG,ポリSi)、(ポリSi,SiN)、(ポリSi,SiO2)、(SiO2,SiN)等が考えられる。また、研磨剤にコロイダル・シリカを用いた場合には、埋め込み膜3と低研磨速度膜4との組合せとして、(ポリSi,SiN)、(ポリSi,SiO2)等が考えられる。」(【0015】〜【0019】)が、図1、表1と共に記載されている。
したがって、上記記載から、引用例1には、「平坦化すべき凹凸のある基板1の表面全体に、埋め込み膜3と比較して研磨速度が低い研磨停止膜2として、減圧化学的気相成長法(LPCVD法)で堆積したSi02を堆積する工程と、
次に、前記研磨停止膜2上に、埋め込み膜3としてBPSGを堆積する工程と、
次に、前記埋め込み膜3上に、後の研磨工程で基板の凸部上の埋め込み膜3が研磨されている時に基板1の凹部に埋め込まれた埋め込み膜3の表面を覆って研磨されぬよう保護する役目を果たす低研磨速度膜4として、減圧化学的気相成長法(LPCVD法)で堆積したSi02を堆積する工程と、
しかる後、研磨剤にアンモニア添加ヒュームド・シリカを用い、後の研磨工程で埋め込み膜3が除去されて研磨停止膜2が露出したときに研磨が停止するように研磨する工程とを具備する集積回路平坦化方法。」が記載されているものと認められる。
同じく原審の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開平6-216095号公報(以下、 「引用例2」という)には、
「【従来の技術】近年、半導体ウェハ上に形成される半導体素子の高集積化にともない、半導体チップの面積増大を避けるため、配線層の微細化や多層化が進みつつある。多層配線技術の重要課題のひとつとして層間絶縁膜の平坦化が挙げられる。層間絶縁膜の平坦化方法としていくつかの方法が提案されているが、低温でかつほぼ完全な平坦化が実現できるケミカルメカニカルポリッシング(Chemical Mechanical Polishing、以下、CMPという)が最近注目されつつある。」 (【0002】〜【0003】)と記載されている。
4.対比
本願第1発明と引用例1に記載された発明とを対比すると、本願第1発明の「研磨停止工程層」、「下部平坦化層」、「上部平坦化層」は、それぞれ引用例1に記載された発明の「研磨停止膜」、「埋め込み膜」、「低研磨速度膜」に相当する。
また、引用例1に記載された発明において、「研磨停止膜」の研磨速度は「埋め込み膜」と比較して低く、同時に、「低研磨速度膜」は、研磨工程で基板の凸部上の埋め込み膜3が研磨されている時に、基板1の凹部に埋め込まれた埋め込み膜3の表面を覆って研磨されぬよう保護する役目を果たすのであるから、前記「埋め込み膜」の研磨率は、「研磨停止膜」と、「低研磨速度膜」に比べて高いと解される。
従って、本願第1発明と引用例1に記載された発明は、「平坦化する基板の表面に研磨工程停止層を形成する工程と、次に、前記研磨工程停止層上に、該研磨工程停止層と、後述する上部平坦化層に比べて研磨率の高い下部平坦化層を形成する工程と、次に、前記下部平坦化層上に上部平坦化層を形成する工程と、しかる後、前記上部平坦化層と下部平坦化層を継続的に研磨して前記研磨工程停止層が露出すると研磨工程を終了する工程とを具備し、前記下部平坦化層としてはBPSGが形成され、前記研磨工程停止層と前記上部平坦化層はCVD法によって同一物質で形成されることを特徴とする半導体素子の表面平坦化方法。」である点で一致する。
一方、研磨方法が、本願第1発明では「化学機械的研磨方法」であるのに対して、引用例1には「アンモニア添加ヒュームド・シリカ」を用いて研磨すると記載されている点(相違点1)、
及び、本願第1発明では、研磨工程停止層と上部平坦化層を「TEOSを用いた」CVD法で形成しているのに対して、引用例1には、本願第1発明の研磨停止工程層及び上部平坦化層に相当するSi02を「減圧化学的気相成長法(LPCVD法)」で形成すると記載されている点(相違点2)において相違する。
5.当審の判断
上記相違点について検討する。
(相違点1について)
「化学機械的研磨方法」により半導体素子の表面を平坦化する方法は周知(例えば、引用例2を参照。)である。従って、引用例1に記載された発明の研磨工程において、「化学機械的研磨方法」を採用することは当業者が適宜なし得た事項にすぎない。
(相違点2について)
半導体素子の表面平坦化に使用するSiO2のCVD法による形成方法として、「TEOSを用いた」CVD法は周知であると認められる(要すれば、特開平7-245306号公報(【0090】〜【0101】)。公開日:平成7年9月19日。等を参照)。従って、引用例1に記載された発明において、本願第1発明の研磨停止工程層及び上部平坦化層に相当するSi02を、「TEOSを用いた」CVD法で形成することは当業者が容易に想到し得た事項であると認められる。
なお、TEOSを用いたCVD法が、熱酸化による膜形成に比較して低温で膜を形成することが可能であり、素子特性に悪影響を与えることを防止できるということは、TEOSを用いたCVD法の利点として周知の事項である。
従って、本願第1発明が、前記各引用例に記載されたものから予測し得ない効果を奏するということもできない。
6.むすび
以上のとおりであるから、平成10年5月14日付けで提出された手続補正書の特許請求の範囲の請求項1に記載されている事項により特定される発明は、上記引用例1及び引例2に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができるものではないと認められるから、上記補正は特許法第17条の2第5項で準用する同法第126条第4項の規定に適合しないので、同法第159条第1項の規定により準用する同法第53条の規定により却下すべきものである。
よって、結論のとおり決定する。
 
決定日 1999-12-15 
出願番号 特願平8-216347
審決分類 P 1 93・ 575- (H01L)
特許庁審判長 今野 朗
特許庁審判官 加藤 浩一
橋本 武
発明の名称 半導体素子の表面平坦化方法  
代理人 萩原 誠  
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