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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1082539 |
| 審判番号 | 審判1998-12809 |
| 総通号数 | 46 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-02-06 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-08-17 |
| 確定日 | 2003-09-11 |
| 事件の表示 | 平成 7年特許願第 84157号「ダイナミックランダムアクセスメモリ」拒絶査定に対する審判事件[平成 8年 2月 6日出願公開、特開平 8- 36885]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成7年4月10日(パリ条約による優先権主張1994年4月11日、米国)の出願であって、その請求項6に係る発明(以下、「本願発明」という)は、平成10年9月16日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項6に記載されたとおりのものと認める。 「互いに垂直となるように配置されたビットライン(1)及びワードライン(5)と、上記ワードライン(5)及び上記ビットライン(1)に関連するデータを格納するための手段(7)と、配列選択ロジックライン(29)によってイネーブルされるアクセストランジスタ(27)を介して上記ビットライン(1)に接続され、上記データを全部検出しかつ回復させるビットラインセンスアンプ(3)の配列と、上記ビットラインセンスアンプ(3)の行との接続のための、上記ビットライン(1)と平行となるように配置された第1データバス(19)と、上記センスアンプ(3)の少なくとも2つの行を、列配列選択信号に応答して、上記第1データバス対(19)の各々に選択的に接続させるための手段(27、29)とを含んでいることを特徴とする半導体メモリ」 なお、平成10年9月16日付け手続補正書の特許請求の範囲請求項6には「上記ワードライン(5)によってイネーブルされるアクセストランジスタ(27)」と記載されているが、本願発明の図面第2図では、アクセストランジスタ(27)のゲートに配列選択ロジックライン(29)を接続していることが記載されているので、「上記ワードライン(5)によってイネーブルされるアクセストランジスタ(27)」は「配列選択ロジックライン(29)によってイネーブルされるアクセストランジスタ(27)」の誤記と認め、本願の請求項6に係る発明を上記のように認定した。 2.引用例 これに対して、原査定の拒絶理由に引用された特開平4-30385号公報(平成4年2月3日出願公開。以下、「引用例」という)には、「第1図において、303はメモリセル301から直接データの読み書きを行うビット線であって、第10図に示すトランジスタTRのドレインに接続されるものである。2本一対のビット線303には、該ビット線303上の微小電位を増幅するために、センス増幅器SAが接続されている。また、各ビット線303の端部には第1のスイッチ素子304の一端が接続され、該第1のスイッチ素子304は前記メモリセル301を含むブロックを選択する信号線305により制御される。第1のスイッチ素子304の他端には上位ビット線306が接続され、該上位ビット線306の端部には第2のスイッチ素子307の一端が接続され、該第2のスイッチ素子307はメモリセル301の列方向を選択する列デコーダYSにより制御される」(公報第4頁左下欄第9行乃至右下欄第4行)、「ワード線302が立ち上がり、メモリセル301からビット線対303に微小電位があらわれ、タイミング1の時にセンス増幅器SAが動作してビット線対303の電位が増幅される。次に、タイミング2の時にブロック選択信号305が立ち上がり、ビット線対303の電位が上位ビット線対A306、B306に転送される。このとき、上位ビット線対A306に対応するコラム選択信号線A307(第1図における第2のスイッチ素子307のゲート信号)が立ち上がる一方、上位ビット線対B306に対応するコラム選択信号線B307はロウレベルのままである。次に、タイミング3の時にメイン増幅器MAが動作し、上位ビット線対A306の電位が初期の微小電位状態から、電源電圧VccレベルからグランドVｓｓレベルまでの範囲に増幅される一方、上位ビット線B306は初期の微小電位状態のままである」(公報第4頁右下欄第12行乃至第5頁左上欄第9行)が記載されている。また第1図には、1対の上位ビット線が2対のビット線の延長方向に配置され、1対の上位ビット線に対して、2対のビット線のうちどちらか1対のビット線を選択接続する構成が記載されている。 3.対比 そこで本願発明と引用例に記載された発明を対比すると、引用例の「メモリセル301」、「ビット線303」、「センス増幅器SA」、「第1のスイッチ素子304」、「上位ビット線306」、「ワード線302」は、それぞれ本願発明の「データを格納するための手段(7)」、「ビットライン(1)」、「ビットラインセンスアンプ(3)」、「アクセストランジスタ(27)」、「第1データバス(19)」、「ワードライン(5)」にそれぞれ相当している。 また引用例に記載された発明では、信号線305上の信号が、第1のスイッチ素子304を制御してビット線対303の電位を上位ビット線対A306,B306に転送しているので、引用例に記載された発明の信号線305上の信号は、本願発明の「列配列選択信号」に相当し、引用例に記載された発明の第1のスイッチ素子304と信号線305は、本願発明の「選択的に接続させるための手段(27、29)」に相当している。 さらに引用例に記載された発明のセンス増幅器から第1スイッチ素子側のビット線は、本願発明の「ビットラインセンスアンプの行」に相当している。 半導体メモリでは、ビットラインとワードラインは一般に互いに垂直となるように配置されいる。そしてセンス増幅器の一般的な読み出し動作では、センス増幅器の検出・増幅により、メモリに記憶された情報に応じて、ビット線の電位は電源電位レベルまたは接地電位レベルとされて情報が検出され、破壊されたメモリセルの情報は再書き込みにより元の情報に回復されることが一般に行われている。よって、引用例に記載された発明のセンス増幅器は、本願発明と同様にデータを全部検出しかつ回復させるものであると認められる。 よって、両者は、 「互いに垂直となるように配置されたビットライン及びワードラインと、上記ワードライン及び上記ビットラインに関連するデータを格納するための手段と、配列選択ロジックラインによってイネーブルされるアクセストランジスタを介して上記ビットラインに接続され、上記データを全部検出しかつ回復させるビットラインセンスアンプの配列と、上記ビットラインセンスアンプの行との接続のための第1データバスと、上記センスアンプの2つの行を、列配列選択信号に応答して、上記第1データバス対の各々に選択的に接続させるための手段とを含んでいる半導体メモリ」である点で一致し、本願発明では、第1データバスがビットラインと平行に配置しているのに対し、引用例記載の発明では、第1データバスがビットラインと平行に配置されていることが明記されていない点で相違する。 4.当審の判断 上記相違点について検討すると、引用例の図面第1図の回路図によれば、上位ビット線306はビット線303と同一方向に延びて設けられており、そうすると、引用例記載の発明において、上位ビット線306をビット線303と平行に配置することは、当業者ならば容易に発明できたものである。 また、本願発明の効果は、引用例記載の発明の効果から容易に予測できる程度のものである。 5.むすび 本願発明は引用例に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2000-08-24 |
| 結審通知日 | 2000-09-05 |
| 審決日 | 2000-10-06 |
| 出願番号 | 特願平7-84157 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 堀田 和義 |
| 特許庁審判長 |
馬場 清 |
| 特許庁審判官 |
斎藤 操 飯田 清司 |
| 発明の名称 | ダイナミックランダムアクセスメモリ |
| 代理人 | 河宮 治 |
| 代理人 | 青山 葆 |