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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G02F
管理番号 1135906
審判番号 不服2004-20799  
総通号数 78 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2004-01-29 
種別 拒絶査定不服の審決 
審判請求日 2004-10-07 
確定日 2006-05-11 
事件の表示 特願2003-187844「液晶表示装置」拒絶査定不服審判事件〔平成16年 1月29日出願公開、特開2004- 29825〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
平成15年 6月30日 特許出願
(原出願 特願平9-74220号、平成9年3月26日)
平成15年 7月29日 手続補正
平成16年 5月24日 拒絶理由通知
平成16年 7月29日 手続補正
平成16年 8月31日 拒絶査定
平成16年10月 7日 審判請求
平成16年11月 1日 手続補正

第2.補正の却下の決定
[補正の結果の決定の結論]
平成16年11月1日付けの手続補正を却下する。

[理由]
1.補正後の発明
平成16年11月1日付けの手続補正(以下「本件補正」という)により特許請求の範囲の請求項1は下記のとおり補正された。



【請求項1】一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる液晶表示装置において、
前記駆動回路のCMOS回路を構成する逆導電型の薄膜トランジスタはN型のオフセットゲート構造の薄膜トランジスタとP型のオフセットゲート構造の薄膜トランジスタとからなり、
前記N型のオフセットゲート構造の薄膜トランジスタは、前記P型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有していることを特徴とする液晶表示装置。

上記補正は、補正前の請求項1に係る発明の駆動回路の薄膜トランジスタに対して「CMOS回路を構成する逆導電型の薄膜トランジスタ」という限定を付加するものであるから、特許法第17条の2第4項第2号の特許請求の範囲の減縮に相当する。
そこで、本件補正後の請求項1に記載された発明(以下「補正発明」という)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第4項の規定に適合するか)について以下に検討する。

2.引用例の記載等
本願出願前に頒布された特開平8-220505号公報(以下「引用例」という)には各図とともに以下の事項が記載されている。

(1)「【発明の詳細な説明】【0001】【産業上の利用分野】本発明は、液晶表示装置(LCD:Liquid Crystal Display)に関し、特に、駆動回路部を表示画素部と同様に基板上に一体形成した、駆動回路内蔵型LCDに関する。」

(2)「【0002】【従来の技術】LCDは小型、薄型、低消費電力などの利点があり、OA機器、AV機器などの分野で実用化が進んでいる。特に、スイッチング素子として、薄膜トランジスタ(TFT:Thin Film Transistor)を用いたアクティブマトリクス型は、原理的にデューティ比100%のスタティック駆動をマルチプレクス的に行うことができ、大画面、高精細な動画ディスプレイに使用されている。
【0003】アクティブマトリクスLCDは、マトリクス状に配置された表示電極にTFTを接続形成した基板(TFF基板)と共通電極を有する基板(対向基板)が、液晶を挟んで貼り合わされて構成されている。表示電極と共通電極の対向部分は液晶を誘電層とした画素容量となっており、TFTにより選択された電圧が印加される。液晶は電気光学的に異方性を有しており、画素容量により形成された電界に反応して光を変調する。
【0004】近年、TFTのチャンネル層としてp-Siを用いることによって、マトリクス画素部と周辺駆動回路部を同一基板上に形成した駆動回路内蔵型のLCDが開発されている。一般に、p-Siはa-Siに比べて移動度が高く、また、ゲートセルフアライン構造による微細化、寄生容量の縮小による高速化が達成され、n-chTFTとp-chTFTの相補構造を形成することにより、高速駆動回路を構成することができる。このように、駆動回路部をマトリクス画素部と一体形成することにより、製造コストの削減、LCDモジュールの小型化が実現される。
【0005】図11にこのようなLCDの構成を示す。中央部の点線で囲まれた部分はマトリクス画素部であり、TFTのON/OFFを制御するゲートライン(G1〜Gm)と画素信号用のドレインライン(D1〜Dn)が交差して配置されている。各交点にはTFTとこれに接続する表示電極(いずれも不図示)が形成されている。画素部の左右にはゲートライン(G1〜Gm)を選択するゲートドライバー(GD)が配置され、画素部の上下には、映像信号をサンプリングして、更に、ゲートドライバ(GD)の走査に同期して各ドレインライン(D1〜Dn)に画素信号電圧を印加するドレインドライバー(DD)が配置されている。これらのドライバー(GD,DD)は主としてシフトレジスタと、シフトレジスタの出力を昇圧するレベルコンバータなどからなり、これらは、p-SiTFTのn-chとp-chの相補構造により構成されている。
【0006】図12に、このようなp-SiTFTの構造を示す。高耐熱性の石英ガラスなどの基板(10)上に、600℃程度の常圧CVDによりp-Si(11)が形成され島状にパターニングされている。p-Si(11)上には、SiO2などのゲート絶縁膜(12)が被覆されている。ゲート絶縁膜(12)上には、常圧CVDにより成膜したp-Siをn型の高濃度にドーピングして低抵抗化し、これをパターニングして得られたゲート電極(13)がある。ゲート電極(13)上には、他の導電型の不純物の注入を阻止する絶縁膜が積層され注入ストッパー(14)が形成されている。また、p-Si(11)は、ゲート電極(13)をマスクとしたセルフアライン構造で、n型あるいはp型にドーピングされたソース・ドレイン領域(11S,11D)と、ノンドープのチャンネル領域(11N)が形成されている。全面にはSiNxなどの層間絶縁膜(15)が被覆され、層間絶縁膜(15)上には、Alなどからなるソース及びドレイン電極(16S,16D)が設けられ、コンタクトホール(CT)を介して各々ソース・ドレイン領域(11S,11D)に接続されている。更に図示は省いたが、画素部ではITOからなる表示電極が形成されてソース電極(16S)へ接続され、駆動回路部では層間絶縁膜と所定の結線が形成される。」

(3)「【0019】【実施例】続いて、本発明を実施例に基づいて詳細に説明する。図1に、ドレイン側の駆動回路部の構成を示す。入力映像信号をサンプリングし画素部のドレインラインへ印加するサンプル・ホールド回路(SH)、サンプル・ホールド回路(SH)のサンプリング動作を制御するシフトレジスタ(RD)、及び、シフトレジスタ(RD)の出力を増幅するレベルコンバータ(CD)により構成されている。シフトレジスタ(RD)とレベルコンバータ(CD)は、別系統の電源系で駆動され、シフトレジスタ(RD)の電源電圧VddLは、レベルコンバータ(CD)の電源電圧VDddHよりも小さい。
【0020】一方、ゲート側の駆動回路部の構成は図2に示す如く、画素部のゲートラインへ走査信号を印加するシフトレジスタ(RG)、及び、シフトレジスタ(RG)の出力を増幅するレベルコンバータ(CG)により構成されている。ここでも、シフトレジスタ(RG)とレベルコンバータ(CG)は、別系統の電源系で駆動され、シフトレジスタ(RG)の電源電圧VddLは、レベルコンバータ(CG)の電源電圧VddHよりも小さい。
【0021】シフトレジスタ(RD,RG)はp-SiTFTのn-chとp-chの相補構造により構成されるが、低電圧による駆動のため、特性劣化が防がれている。更に、スケーリングを行って駆動能力を高めるとともに、微細化により駆動回路部の小型化がなされている。一方、レベルコンバータ(CD,CG)もまたp-SiTFTのn-chとp-chの相補構造により構成されるが、高電圧駆動において、耐圧を向上するために、n-chTFTに関しては、不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させた、いわゆる低濃度ドレイン(LDD:Lightly Doped Drain)構造を採用している。即ち、低濃度領域(LD)を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上している。
【0022】これにより、液晶へ印加されるドレイン信号電圧域の上限を十分に高くし、かつ、これに対応してドレイン信号電圧を選択するTFTのON/OFFを制御するゲート信号電圧の振幅を大きくした構成が可能となる。画素部への印加電圧域を広げることにより、コントラスト比を向上することができる。図3に、図1及び図2に示したシフトレジスタ(RD,RG)の各段の出力を昇圧するレベルコンバータ(CD,CG)の等価回路図を示す。ソースをGNDに接続し、シフトレジスタからの反転入力信号によりONされてLレベルを出力する第2のn-chTFT(2)、ソースを高電源電圧VddHに接続してHレベルの出力にかかわる第2のp-chTFT(4)、ソースをGNDに接続し、シフトレジスタからの入力信号によりONされて第2のp-chTFT(4)のゲートにLレベルを印加してHレベルを出力させる第1のn-chTFT(1)、及び、ソースを高電源電圧VddHに接続し第2のn-chTFT(2)からのLレベル出力によりONされ第2のp-chTFT(4)のゲートにHレベルを印加する第2のp-chTFT(4)からなっている。
【0023】シフトレジスタからの入力(in)は、デューティ比数百分の1の期間を除いて、Lレベルにある。即ち、駆動期間の大部分はHレベルの反転入力信号により、第2のn-chTFT(2)はONされ、Lレベルを出力する。このLレベルは更に第1のp-chTFT(3)のゲートに入力されて第1のp-chTFT(3)がONされ、高電源電圧VddHより第1のn-chTFT(1)と共通のドレインへHレベルか導かれ、更に第2のp-chTFT(4)のゲートへ印加され、これをOFFする。この時、第1のn-chTFT(1)はLレベルの入力信号によりOFFであり、ソース・ドレイン間に大きな電圧がかかった状態にあり、チャンネル内に強い電界が存在している。このような素子は、相互コンダクタンスの低下、閾値電圧の変化など素子特性の劣化を招きやすい状態にある。
【0024】特に、レベルコンバータの電源電圧VddHは、シフトレジスタの電源電圧VddLよりも高く、図1で示したドレイン側のサンプルホールド回路(SH)もまた、n-chのp-SiTFTにより構成されているが、映像信号のサンプリング・ホールド動作においては、上述の相補構造にみられる程には大きな静電界が長期間にわたって生じることは少ない。即ち、p-SiTFTを用いた駆動回路内蔵型LCDにおいて、最も劣化しやすい素子は、レベルコンバータを構成する第1のn-chTFT(1)である。
【0025】従って、本発明では、第1のn-chTFT(1)を高耐圧化することにより、効率的に駆動回路部全体の耐圧を高め、装置の信頼性を向上するものである。図4と図5にn-chTFT素子の特性が印加電圧時間に依存して劣化する様子を示した。図4はバイアス印加時間に対する閾値電圧Vthの初期値Vthoからのシフト量ΔVth[v]を示す特性図であり、図5はバイアス印加時間に対する相互コンダクタンスgmの初期値gmoからの劣化量Δgmの割合Δgm/gmoを示す特性図である。それぞれの図において、実線(A)は、LDD構造を採用した素子について、ゲート電圧Vg=0[v]、ドレイン電圧Vd=20[v]の場合のシフト量ΔVthあるいは変化量Δgm/gmoであり、比較例として、破線(B)は、Vg=Vd=20[v]の場合のΔVth値あるいはΔgm/gmo値、一点鎖線(C)は、Vg=0[v]、Vd=20[v]の場合のΔVth値あるいはΔgm/gmo値である。図4において、一点鎖線(C)に着目すると、TFTがOFFで、かつ、ドレイン電圧が印加された状態では6[v]以上の閾値の変化があり、破線(B)を見ると、TFTがONでソース・ドレイン間が導通の場合は、時間がたつにつれて2〜4[V]と比較的小さい。また、実線(A)を見ると、閾値電圧のシフト量は、TFTがOFFで、かつ、ドレイン電圧が印加された状態であっても、LDD構造を採用することにより0.4[v]以下にまで小さくなっている。
【0026】また、図5より、一点鎖線(C)に着目すると、TFTがOFFで、かつ、ドレイン電圧が印加された状態では、gmの劣化量は60%程度以上であり、破線(B)を見ると、時間がたつにつれて1〜数%と小さい。また、実線(A)を見ると、gmの劣化量は、TFTがOFFで、かつ、ドレイン電圧が印加された状態であっても、LDD構造を採用することにより4%以下にまで小さくなっている。即ち、LDD構造の素子は、OFF中に高電圧が印加されて負荷がかかった状態においても、LDDを採らない素子と比べて特性の変化量が大幅に低減されることがわかる。
【0027】従って、前述の図3を用いた考察より、通常のLCDの駆動においては、レベルコンバータを構成する第1のn-chTFT(1)にかかる負荷が大きく、劣化しやすい状態にあるため、第1のn-chTFT(1)のみに、耐圧を重視してLDD構造を採用することにより、効率的に駆動回路部全体の耐圧を高め信頼性を向上することができる。
【0028】また、図1に示したシフトレジスタ(RD)、レベルコンバータ(CD)、及び、サンプル・ホールド回路(SH)からなるドレイン側駆動回路部、図2に示したシフトレジスタ(RG)及びレベルコンバータ(CG)からなるゲート側駆動回路部の各段において、各々を構成するTFT素子のうち、LDD構造を採用するのは、図3に示したレベルコンバータ(CD,CG)を構成する第1のn-chTFT(1)の1個のみである。LDD構造は、駆動能力及び駆動速度の低下、素子形成面積の増大をもたらすため、表示品位、装置の小型化の点で不利であるが、本発明では、最も劣化しやすい第1のn-chTFT(1)にLDD構造を採用するのみとしているので、この点での問題は最小限に抑えられる。」

したがって、引用例には以下の発明が記載されている(以下「引用発明」という)。

「マトリクス状に配置された表示電極にTFTを接続形成した基板(TFF基板)と共通電極を有する基板(対向基板)が液晶を挟んで貼り合わされて構成され、マトリクス画素部にはTFTのON/OFFを制御するゲートラインと画素信号用のドレインラインが交差して配置され、ドレイン側の駆動回路部及びゲート側の駆動回路部はレベルコンバータを有し、レベルコンバータはLDD構造(不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上させるための構造)のn-chTFTと、p-chTFTとの相補構造により構成されてなる液晶表示装置。」

3.対比
補正発明と引用発明を比較すると以下のとおりである。
(1)引用発明の「液晶」「TFT基板」「ドレインライン」「ゲートライン」「チャンネル領域」「ソース及びドレイン領域」「TFT」「ドレイン側の駆動回路部」「ゲート側の駆動回路部」及び「液晶表示装置」は、それぞれ、本願発明の「液晶」「一方の基板」「データ線」「ゲート線」「チャネル領域」「ソース・ドレイン領域」「薄膜トランジスタ」「データ側の駆動回路」「走査側の駆動回路」及び「液晶表示装置」に相当する。
(2)一般に、「LDD構造」と「オフセットゲート構造」とは製造プロセスやオフセット領域における不純物の有無などの点において異なるものであるが、(補正発明が意図する範疇では)実質同一視して良いものであり、本願明細書においても同様のものとして説明されているから、引用発明の「低濃度領域」及び「LDD構造」は、それぞれ、本願発明の「オフセット領域」及び「オフセットゲート構造」に相当する。
(3)引用発明は「マトリクス状に配置された表示電極にTFTを接続形成した基板(TFF基板)と共通電極を有する基板(対向基板)が液晶を挟んで貼り合わされて構成され」たものであるから、引用発明は、補正発明の「一対の基板間に液晶が封入されてなり」に相当する構成を有する。
(4)引用発明は「マトリクス画素部にはTFTのON/OFFを制御するゲートラインと画素信号用のドレインラインが交差して配置され」たものであるから、引用発明は、補正発明の「複数のデータ線とゲート線が交差して配設され」に相当する構成を有する。
(5)引用発明は「ドレイン側の駆動回路部及びゲート側の駆動回路部はレベルコンバータを有し、レベルコンバータはLDD構造(不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上させるための構造)のn-chTFTとp-chTFTの相補構造により構成されてなる」ものであるから、引用発明は、本願発明の「チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる」に相当する構成を有する。
(6)引用発明はn-chTFTについてLDD構造を有し、p-chTFTについてLDD構造を有さないものであるから、引用発明は、補正発明の「前記駆動回路のCMOS回路を構成する逆導電型の薄膜トランジスタはN型のオフセットゲート構造の薄膜トランジスタとP型のオフセットゲート構造の薄膜トランジスタとからなり」の構成において、P型について「オフセットゲート構造の」の構成を除いた「前記駆動回路のCMOS回路を構成する逆導電型の薄膜トランジスタはN型のオフセットゲート構造の薄膜トランジスタとP型の薄膜トランジスタとからなり」に相当する構成を有する。

したがって、補正発明と引用発明は、
「一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる液晶表示装置において、
前記駆動回路のCMOS回路を構成する逆導電型の薄膜トランジスタはN型のオフセットゲート構造の薄膜トランジスタとP型の薄膜トランジスタとからなる液晶表示装置。」の点で一致し、以下の点で相違する。

(相違点)
補正発明の薄膜トランジスタは、N型とP型の双方にオフセットゲート構造を有し「前記N型のオフセットゲート構造の薄膜トランジスタは、前記P型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有している」関係を有するのに対し、引用発明は、P型の薄膜トランジスタはオフセットゲート構造ではなく、したがって、「前記N型のオフセットゲート構造の薄膜トランジスタは、前記P型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有している」関係にはない点。

4.判断
引用発明のオフセットゲート構造(LDD構造)は「不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上させるための構造」であり、(レベルコンバータの)N型薄膜トランジスタのみにオフセットゲート構造を採用した理由は、引用例に「【0023】シフトレジスタからの入力(in)は、デューティ比数百分の1の期間を除いて、Lレベルにある。・・・この時、第1のn-chTFT(1)は・・・ソース・ドレイン間に大きな電圧がかかった状態にあり、チャンネル内に強い電界が存在している。・・・即ち、p-SiTFTを用いた駆動回路内蔵型LCDにおいて、最も劣化しやすい素子は、レベルコンバータを構成する第1のn-chTFT(1)である。【0025】従って、本発明では、第1のn-chTFT(1)を高耐圧化することにより、効率的に駆動回路部全体の耐圧を高め、装置の信頼性を向上するものである。」と記載されているとおり、引用発明の回路構成及び回路動作を考慮した結果のものであるから、他の回路部分についても、その回路構成及び回路動作を考慮して個々のTFTに必要とされる特性に応じてオフセット長(LDD長)を変化させることは、引用発明が示唆する範囲内のものである。
また、相違点に係る具体的な構成(CMOS回路を構成する逆導電型の薄膜トランジスタはN型のオフセットゲート構造の薄膜トランジスタとP型のオフセットゲート構造の薄膜トランジスタとからなり、前記N型のオフセットゲート構造の薄膜トランジスタは、前記P型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有している)についても周知であって、例えば、特開平6-338612号公報(以下「周知例1」という)には「【0040】・・・TFTの必要とされる特性に応じてオフセット領域あるいはLDD領域の幅xを変化させるとより都合がよい。・・・【0042】・・・ドライバーにおいては、Nチャネル型TFTで、チャネル長8μm、チャネル幅200μmとし、LDD領域の幅は0.2〜0.3μm、例えば、0.25μm。同じくPチャネル型TFTにおいては、チャネル長5μm、チャネル幅500μmとし、LDD領域の幅は0〜0.2μm、例えば、0.1μm。」と記載され、特開平7-135323号公報(以下「周知例2」という)には「【請求項6】同一基板上にNチャネル型の薄膜トランジスタとPチャネル型の薄膜トランジスタとをそれぞれ少なくとも1つ有する半導体集積回路において、Nチャネル型の薄膜トランジスタの高抵抗領域の幅はPチャネル型の薄膜トランジスタの高抵抗領域の幅よりも常に大きいことを特徴とする半導体集積回路。」及び「【0008】・・・同じドライバーもしくはデコーダーにおいて、Nチャネル型TFTとPチャネル型TFTとで高抵抗領域の幅を変えることは以下の理由による。【0009】特にNチャネル型TFTにおいて、弱いN型の高抵抗領域を設けると、ドレイン近傍の電界を緩和させて、ホットキャリヤ効果による劣化を抑制することができる。したがって、この場合のNチャネル型TFTの高抵抗領域は弱いN型であることが望まれる。一方、Pチャネル型TFTにおいては、ホットキャリヤによる劣化は少ないので、特にこのような高抵抗領域を設けなくともよい。逆に、高抵抗領域の存在はTFTの動作速度の低下をもたらす。Pチャネル型TFTの移動度はNチャネル型TFTよりも劣るので可能な限り、高抵抗領域の幅は小さい方が好ましい。その結果、上述のようにNチャネル型TFTの高抵抗領域の幅がPチャネル型TFTのものよりも大きくなるのである。」と記載され、特開平7-202213号公報(以下「周知例3」という)では「【0047】・・・ホットキャリヤによる劣化が少ないPMOSは通常の構造とし、移動度は高いがホットキャリヤによる劣化が問題なるNMOSにのみ高抵抗領域を形成すると、NMOSの実際のドレイン電流とPMOSのそれとでバランスが取れて好ましい。もちろん、PMOSでもホットキャリヤによる劣化の無視できない、サブミクロン以下のデザインルールのTFTの場合にはこの限りではない。」と記載され、特開平9-18009号公報(以下「周知例4」という)では「【0095】〔実施例3〕本実施例は、図3及び図4に示す構成において、緻密な陽極酸化膜をより厚く(例えば図3の場合は陽極酸化膜314の厚さは200Åである)することによって、OFF電流特性の改善に効果を及ぼすようなオフセットゲイト領域を形成することを特徴とする。・・・【0098】緻密な陽極酸化膜をこのように厚い膜厚とすることによって、図6(A)に示すBイオンの注入工程において、陽極酸化膜502の膜厚に従ってオフセットゲイト領域505を形成することができる。この505で示されるオフセットゲイト領域も低濃度不純物領域と同様に高抵抗領域として機能し、OFF電流特性の改善に寄与する。・・・【0101】そして図6(D)に示すように、NTFTにおいてはXで示される幅を有する低濃度不純物領域(この場合はその幅は6000Å)とYで示される幅を有するオフセットゲイト領域(この場合はその幅は2500Å)とを有する構成を得ることができる。このような構成とすることで、OFF電流特性をさらに改善することができる。【0102】従って、図3及び図4に示す作製工程で得られるNTFTのOFF電流特性が不満足な場合は、本実施例に示す構成を採用することによって、さらにNTFTのOFF電流特性を改善することができる。・・・【0103】しかし、オフセットゲイト領域を配置することは、PTFTにおいてソース/ドレイン間の抵抗を増大させることになる・・・【0104】従って、Yで示されるオフセット長は、NTFTのOFF電流値の低下とPTFTの移動度の低下との兼ね合いを見て決める必要がある。」と記載されている。
そうしてみれば、引用発明において、P型及びN型の双方の薄膜トランジスタをオフセットゲート構造とするとともに、N型のオフセットゲート構造の薄膜トランジスタのオフセット長をP型のものより長くし、本願発明の構成とすることは、引用例に記載された発明及び周知技術に基づいて当業者が容易にできることである。
また、このようにしてなる効果は、引用例及び周知技術から予測される範囲内のものである。

なお、この点に関し審判請求人は補正された審判請求書において以下のとおり主張している。
「本願第1及び第2発明は、補正により、オフセット長の異なるN型及びP型TFTが「駆動回路のCMOS回路を構成する逆導電型の薄膜トランジスタ」と限定されました。そして、補正後の本願第1及び第2発明においては、液晶表示装置の駆動回路を構成する『CMOS回路の逆導電型TFT』のN型のオフセットゲート構造の薄膜トランジスタのオフセット長をP型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有するものとすることにより、N型TFTとP型TFTとの間でオン電流のバランスをとることができ、誤作動が防止できるという効果が奏されるものです。」
しかしながら、CMOS回路を構成するN型TFTとP型TFTとの間のオン電流のバランスは、両者のオフセット長をどのように設定するかに加えて、チャネルサイズなどにも依存するものであるから、補正発明はN型TFTとP型TFTとの間でオン電流のバランスを取っていない発明をも包含するものであり、結局、審判請求人の主張は特許請求の範囲の記載に基づいたものとは言えない。なお、仮にN型TFTとP型TFTとの間でオン電流のバランスをとるという目的効果を参酌するとしても、そのような事項は上記周知例3に記載されているとおり設計的な事項に過ぎない。

したがって、補正発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

5.補正の却下の決定の結び
本件補正は、特許法等の一部を改正する法律(平成15年法第律47号)附則第2条第7項の規定によりなお従前の例によるものとされた同法第1条の規定による改正前の特許法第17条の2第5項において準用する同法第126条第4項の規定に違反するので、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明
1.本願発明
平成16年11月1日付けの手続補正は上記「第2.補正の却下の決定」のとおり却下されたので、本願の請求項に係る発明は平成16年7月29日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし12に記載された事項により特定されるとおりのものと認められるところ、その請求項1に係る発明は下記のものである(以下「本願発明」という)。



【請求項1】一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる液晶表示装置において、
前記駆動回路はN型のオフセットゲート構造の薄膜トランジスタとP型のオフセットゲート構造の薄膜トランジスタとからなり、
前記N型のオフセットゲート構造の薄膜トランジスタは、前記P型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有していることを特徴とする液晶表示装置。

2.引用例の記載等
原査定の拒絶の理由に引用された引用例及びその記載事項は、上記「第2.補正の却下の決定」の「2.引用例の記載等」に記載したとおりである。

3.対比及び判断
本願発明は「第2.補正の却下の決定」で検討した補正発明から「CMOS回路を構成する逆導電型の薄膜トランジスタ」という事項を省いたものである。
そうすると、本願発明の特定事項を全て含み、さらに他の事項を付加したものに相当する補正発明が、「第2.補正の却下の決定」に記載したとおり引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により引用例及び周知技術に基づいて当業者が容易に発明することができたものである。

4.むすび
以上のとおり、本願発明は引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって結論のとおり審決する。
 
審理終結日 2006-03-09 
結審通知日 2006-03-14 
審決日 2006-03-27 
出願番号 特願2003-187844(P2003-187844)
審決分類 P 1 8・ 121- Z (G02F)
最終処分 不成立  
前審関与審査官 井口 猶二  
特許庁審判長 向後 晋一
特許庁審判官 樋口 信宏
吉野 三寛
発明の名称 液晶表示装置  
代理人 上柳 雅誉  
代理人 須澤 修  
代理人 藤綱 英吉  

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