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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1165591
審判番号 不服2005-16535  
総通号数 95 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-11-30 
種別 拒絶査定不服の審決 
審判請求日 2005-08-29 
確定日 2007-10-09 
事件の表示 平成 8年特許願第248307号「不揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成 9年 4月22日出願公開、特開平 9-106685〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯、本願発明
本願は、平成8年9月19日(パリ条約による優先権主張1995年9月19日、韓国)の特許出願であって、その請求項1に係る発明(以下、「本願発明」という。)は、平成19年4月6日付けの手続補正により補正された特許請求の範囲の請求項1に記載された次の事項により特定されるものと認める。

【請求項1】 複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される複数のビットラインと、一対の入力端子を有するセンスアンプと、を備え、
前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される1本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される1本に接続されるように構成されていることを特徴とする不揮発性半導体メモリ装置。

2.刊行物の記載
(1)刊行物1記載発明
これに対して、本願の優先権主張の日前に頒布され、当審において平成19年1月9日付けで通知した拒絶の理由に引用された特開平4-64997号公報(平成4年2月28日出願公開。以下、「刊行物1」という。)には、マスクROMに関し、図面と共に、以下の記載がある。

(イ)公報第1頁右下欄第9行?第2頁右上欄第13行
「従来の技術」
第2図は、マスクROMに具備されたセンサアンプの構成例を示す回路図である。この図において、1はメモリトランジスタであり、これらはマスクROMにおけるメモリセルとして用いられる。これらメモリトランジスタ1は、記憶するデータに応じてディプレッション形(以下、D形と記す)か、もしくはエンハンスメント形(以下、E形と記す)のNチャネルMOSトランジスタに形成される。ここで、D形のMOSトランジスタとは、ゲートに電圧を加えなくてもチャネルが形成されているトランジスタである。一方、E形のMOSトランジスタとは、ゲートに電圧を加えて反転層の形成を助けないと、チャネルが形成されないトランジスタである。すなわち、メモリトランジスタをD形にすれば接地(オン)状態、E形にすれば遮断(オフ)状態とするようにしてデータが記憶されるようになっている。また、これらメモリトランジスタ1の各ゲートには、ワード線W1?Wnが接続されており、これらには図示されていないアドレスデコーダからアドレス信号が供給される。このアドレス信号で所定のメモリトランジスタ1の「列」を指定するには、指定する「列」のワード線(W1?Wnのいずれか)にのみ“0”を、その他には“1”を供給する。
2、2、…は、セレクトトランジスタである。このセレクトトランジスタ2、2、…の各ゲートには、それぞれセレクト線SL1-SLnが接続されており、これらには図示されていないアドレスデコーダからセレクト信号が供給される。このセレクト信号によりメモリトランジスタ1の所定の「行」が選択される。3は負荷トランジスタ3a、駆動トランジスタ3bおよびインバータ3cとで構成されるセンス側レベルシフト回路である。このセンス側レベルシフト回路3は、上述したアドレス信号によって指定されたメモリトランジスタ1の「列」の接続状況に応じたレベルをセンス線Sへ出力する。4はオン状態に設定された複数のNチャネルMOSトランジスタが直列接続されているダミートランジスタである。5はダミー側レベルシフト回路であり、負荷トランジスタ5aの抵抗値に応じた基準レベルを発生し、これをリファレンス線Rへ出力する。6は差動増幅器であり、リファレンス線Rとセンス線Sとに供給される信号を差動増幅して出力する。

(ロ)公報第3頁左上欄第16行?同頁左下欄第4行
「実施例」
以下、図面を参照してこの発明の実施例について説明する。第1図はこの発明の一実施例の構成を示す回路図である。この図において、第2図の各部に対応する部分には同一の番号を付け、その説明を省略する。この図が第2図に示すものと異なる点は、ダミートランジスタ4がメモリトランジスタ1と同じ寄生容量を持つように構成したことである。
すなわち、メモリトランジスタ1にあっては、m段直列に接続したNチャネルMOSトランジスタを1ブロックとし、このブロックをビット線Bに対してNブロック分が並列に接続されている。一方、ダミートランジスタ4にあってもこれと同様に接続されている。さらに、セレクトトランジスタ2が設けられており、これによってダミートランジスタ4におけるブロックを選択するよう構成されている。
上記構成によれば、メモリトランジスタ1とダミートランジスタ4とにおける各ビット線Bに接続されるブロック数を同数にしており、これによって両者のビット線Bに付く寄生容量を同じにしている。この結果、メモリトランジスタ1側とダミートランジスタ4側とのビット線Bを同じ読み出しタイミングで切り替えれば、寄生容量分による電位低下がセンス線Sとリファレンス線Rとの両者に生じる。そして、これら電位低下が差動増幅器6によって相殺されるから、この差動増幅器6の出力信号のゆらぎが解消される。

以上の記載から、刊行物1には、以下の発明(以下、「刊行物1記載発明」という。)が記載されていると認める。

セレクトトランジスタ2、2、…の各ゲートには、それぞれセレクト線SL1-SLnが接続されており、アドレスデコーダからセレクト信号が供給され、このセレクト信号によりメモリトランジスタ1の所定の「行」が選択され、負荷トランジスタ3a、駆動トランジスタ3bおよびインバータ3cとで構成されるセンス側レベルシフト回路3は、アドレスデコーダから供給されるアドレス信号によって指定されたメモリトランジスタ1の「列」の接続状況に応じたレベルをセンス線Sへ出力し、ダミートランジスタ4は、オン状態に設定された複数のNチャネルMOSトランジスタが直列接続され、ダミー側レベルシフト回路5は、負荷トランジスタ5aの抵抗値に応じた基準レベルを発生し、これをリファレンス線Rへ出力し、差動増幅器6は、リファレンス線Rとセンス線Sとに供給される信号を差動増幅して出力するマスクROMにおいて、
メモリトランジスタ1にあっては、m段直列に接続したNチャネルMOSトランジスタを1ブロックとし、このブロックをビット線Bに対してNブロック分が並列に接続され、
一方、ダミートランジスタ4にあってもこれと同様に接続され、セレクトトランジスタ2によってダミートランジスタ4の所定の「行」が選択され、メモリトランジスタ1とダミートランジスタ4とにおける各ビット線Bに接続されるブロック数を同数にしており、これによって両者のビット線Bに付く寄生容量を同じにしている結果、メモリトランジスタ1側とダミートランジスタ4側とのビット線Bを同じ読み出しタイミングで切り替えれば、寄生容量分による電位低下がセンス線Sとリファレンス線Rとの両者に生じ、これら電位低下が差動増幅器6によって相殺されるから、この差動増幅器6の出力信号のゆらぎが解消されるマスクROM。

(2)刊行物2記載発明
本願の優先権主張の日前に頒布され、上記拒絶の理由で引用された特開平7-78489号公報(平成7年3月20日出願公開。以下、「刊行物2」という。)には、ROMに関して、以下の記載がある。

【0002】
【従来の技術】ROMにおけるシングルデータの読出し高速化を目的とした従来技術として特開昭58-6591号公報がある。この従来技術では図7に示す様に、複数のメモリセル1または2が接続されるビット線と1つのダミーメモリセル3とが接続されるビット線を左右1対とし、この左右1対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路4を設けることによりデータ読出しを行っている。
【0003】メモリセルとしては2種類(1,2で示す)あり、1つのメモリセル1はそのソース電極が接地され、ドレイン電極がビット線に接続されかつゲート電極がワード線に接続されたNMOSトランジスタからなる。または他の1つのメモリセル2はソース電極がフローティングで、ドレイン電極がビット線に接続され、かつゲート電極がワード線に接続されたNMOSトランジスタからなる。
【0004】ダミーメモリセル3はソース電極が接地され、ドレイン電極がビット線に接続されかつゲート電極がダミーワード線に接続されており、そのコンダクタンスが通常のメモリセルの約1/2となっている。尚、9はロウデコーダ、10はメインセンスアンプ、19はバッファを夫々示している。

【0037】
【実施例】次に本発明について図面を参照して説明する。
【0038】図1は本発明の第1の実施例の回路図であり、ROMのメモリセルとその読み出し回路を示しており、図7のROMと対応するものである。図1において、メモリセルは2種類あり、その1つは、ソース電極が接地されドレイン電極がビット線に接続されかつゲート電極がワード線に接続されたNMOSトランジスタ1からなる。また、他の1つは、ソース電極がフローティングでドレイン電極がビット線に接続されかつゲート電極がワード線に接続されたNMOSトランジスタ2からなる。
【0039】ダミーメモリセル3は、ソース電極が接地されドレイン電極がビット線に接続されかつゲート電極がワード線に接続されており、そのコンダクタンスが通常のメモリセルの約1/2となっている。

【0057】図5は本発明の第3の実施例の回路図であり、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線として用いる大規模ROMに本発明の回路を適応した例である。

図1には、ビット線B0?B1nには、複数のメモリセル1、2が接続され、ダミービット線BDには、複数のダミーメモリセル3が接続され、ビット線とダミービット線とを差動入力とするラッチ型差動増幅センスアンプ回路18が示されている。

図5、図7には、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線として用い、ビット線B0L、B1L、B2L、B0R、B1R、B2Rには、複数のメモリセル1、2及び1つのダミーメモリセル3が接続され、左右1対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路4が示されている。

以上の記載から、刊行物2には、以下の発明(以下、「刊行物2記載発明」という。)が記載されていると認める。

ビット線には複数のメモリセルが接続され、ダミービット線には複数のダミーメモリセルが接続される代わりに、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線として用い、ビット線には、複数のメモリセル及びダミーメモリセルが接続され、複数のメモリセルが接続されるビット線とダミーメモリセルとが接続されるビット線を左右1対とし、この左右1対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路を設けることによりデータ読出しを行うROM。

3.本願発明と刊行物1記載発明との比較

そこで、本願発明と刊行物1記載発明とを比較すると、刊行物1記載発明の「メモリトランジスタ1のm段直列に接続したNチャネルMOSトランジスタ」、「ダミートランジスタ4のm段直列に接続したNチャネルMOSトランジスタ」、「差動増幅器6」、「マスクROM」は、それぞれ、本願発明の「複数のセルストリング」、「基準セルストリング」、「一対の入力端子を有するセンスアンプ」、「不揮発性半導体メモリ装置」に相当する。
また、刊行物1記載発明の「ビット線B」には、メモリトランジスタ1側のビット線Bとダミートランジスタ4側のビット線Bとがあるから、刊行物1記載発明の「ビット線B」と本願発明の「複数のビットライン」とは、いずれも「複数のセルストリング又は基準セルストリングに接続され、データビットライン又は基準ビットラインに設定される複数のビットライン」という点で一致する。
また、刊行物1記載発明において、差動増幅器6は、メモリトランジスタ1側のビット線Bとダミートランジスタ4側のビット線Bとからそれぞれリファレンス線Rとセンス線Sとに供給される信号を差動増幅して出力するから、刊行物1記載発明の「メモリトランジスタ1側のビット線B」、「ダミートランジスタ4側のビット線B」は、それぞれ、本願発明の「前記複数のビットラインのうちデータビットラインに設定された複数のビットライン」、「前記複数のビットラインのうち基準ビットラインに設定された複数のビットライン」に相当し、前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される1本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される1本に接続されるように構成されていることは明らかである。
したがって、両者の発明の一致点及び相違点は、以下のとおりである。

[一致点]
「複数のセルストリング又は基準セルストリングに接続され、データビットライン又は基準ビットラインに設定される複数のビットラインと、一対の入力端子を有するセンスアンプと、を備え、
前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される1本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される1本に接続されるように構成されている不揮発性半導体メモリ装置」である点。

[相違点]
複数のビットラインは、本願発明では、複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定されるのに対して、刊行物1記載発明では、常にデータビットライン又は基準ビットラインに設定される点。

4.判断
次に、この相違点について検討する。
刊行物2記載発明の「対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路」、「ROM」は、それぞれ、本願発明の「一対の入力端子を有するセンスアンプ」、「不揮発性半導体メモリ装置」に対応する。
また、刊行物2記載発明においては、ビット線には、複数のメモリセル及びダミーメモリセルが接続され、複数のメモリセルが接続されるビット線とダミーメモリセル3が接続されるビット線を左右1対とし、この左右1対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路を設けることによりデータ読出しを行うから、刊行物2記載発明の「ビット線」は、複数のセル及び基準セルに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される複数のビットライン」といえ、刊行物2記載発明は、本願発明の用語を用いると、次の発明と認められる。

複数のセル又は基準セルに接続され、データビットライン又は基準ビットラインに設定される複数のビットラインを備える代わりに、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線として用い、複数のセル及び基準セルに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される複数のビットラインを備える不揮発性半導体メモリ装置。

そうすると、刊行物1記載発明において、刊行物2記載発明のように、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線として用い、「複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される」ようにすることは、当業者が容易に想到し得る程度のことである。

なお、請求人は、本願発明の「複数のビットライン」について、平成19年4月6日付け意見書の【意見の内容】「3.本願発明の進歩性」の項において、次のように主張している。

「(3)本願発明における「複数のビットライン」は、「複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される」ものです。
一方、刊行物1に記載された「メモリトランジスタ1側のビット線B」も「ダミートランジスタ4側のビット線B」も、複数のセルストリング及び基準セルストリングに接続されたものではありませんし、当然に、読出動作中にデータビットライン又は基準ビットラインに設定されるものではありません。
(4)また、本願発明では、前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される1本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される1本に接続されます。
一方、刊行物1に記載された発明では、差動増幅器6の一方の入力端子は、常に、センス側レベルシフト回路3を介してメモリトランジスタ1側のビット線Bに接続され、差動増幅器6の他方の入力端子は、常に、ダミー側レベルシフト回路5を介してダミー側トランジスタ4側のビット線Bに接続されます。
(5)更に、刊行物1に記載された発明は、メモリトランジスタ1側のブロック数とダミートランジスタ4側のブロック数とを同数にすることを趣旨とする発明であり(第3ページ右上欄第14行?同ページ左下欄第4行)、メモリトランジスタ1側の回路とダミートランジスタ4側の回路とを差動増幅器の両側に別けて配置することを前提とするものです。
よって、刊行物1に記載された構成を本願発明のような構成に改変しうる余地はありません。
また、この結論は、刊行物2、3に記載された事項を考慮しても変わるものではありません。」

しかし、本願発明と刊行物1記載発明との相違は、要するに、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線としても用いるか、ビット線を複数のメモリセルが接続されるビット線としてのみ用いるかという相違にすぎない。
また、刊行物1記載発明において、メモリトランジスタ1側のブロック数とダミートランジスタ4側のブロック数とを同数にするのは、両者のビット線に付く寄生容量分による電位低下が差動増幅器によって相殺されるという効果を得るためであり、このような効果は、両者のビット線に付く寄生容量を同じにしている結果であり、メモリトランジスタ1側のブロック数とダミートランジスタ4側のブロック数とを同数にするというのは、このような作用効果を生じる構成の一つにすぎない。
そして、刊行物1記載発明を刊行物2記載発明のように、メモリセルをセンスアンプに対して2分しビット線を疑似的にダミービット線として用いる構成にしても、両者のビット線に付く寄生容量分による電位低下が差動増幅器によって相殺されるという効果が生じることは、当業者が予測できることであるから、このような構成に改変する余地はないという、請求人の主張は採用できない。

5.むすび
以上のとおり、本願発明は、刊行物1記載発明及び刊行物2記載発明に基づいて当業者が容易に発明をすることができたものと認められるから特許法第29条第2項の規定によって特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2007-05-10 
結審通知日 2007-05-14 
審決日 2007-05-29 
出願番号 特願平8-248307
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 小松 正長島 孝志  
特許庁審判長 大日方 和幸
特許庁審判官 中村 和夫
重田 尚郎
発明の名称 不揮発性半導体メモリ装置  
代理人 大塚 康徳  
代理人 大塚 康弘  
代理人 高柳 司郎  
代理人 木村 秀二  
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