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審決分類 審判 一部無効 2項進歩性  H01L
審判 一部無効 1項3号刊行物記載  H01L
審判 一部無効 特29条の2  H01L
管理番号 1171280
審判番号 無効2005-80172  
総通号数 99 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-03-28 
種別 無効の審決 
審判請求日 2005-06-02 
確定日 2007-12-20 
訂正明細書 有 
事件の表示 上記当事者間の特許第2758504号「半導体記憶装置」の特許無効審判事件についてされた平成18年 9月15日付け審決に対し、知的財産高等裁判所において審決取消の判決(平成18年(行ケ)第10485号平成19年 7月10日判決言渡)があったので、さらに審理のうえ、次のとおり審決する。 
結論 訂正を認める。 本件審判の請求は、成り立たない。 審判費用は、請求人の負担とする。 
理由 第1 手続の経緯
本件特許第2758504号は、平成2年7月6日になされた出願を基礎出願として特許法第41条に基づく優先権を主張し、平成3年1月28日に出願され、平成10年3月13日にその請求項1ないし9に係る発明について特許権の設定登録がなされ、その後、平成17年6月2日付けで請求人 日本サムスン株式会社(以下、「請求人」という。)から、本件請求項1に係る特許について無効審判が請求され、平成17年7月26日付けで請求人より上申書が提出され、平成17年8月22日付けで被請求人 松下電器産業株式会社(以下、「被請求人」という。)より答弁書が提出され、その後、平成17年11月1日に請求人及び被請求人より口頭審理陳述要領書がそれぞれ提出されるとともに、同日に口頭審理がなされ、平成17年11月4日付けで被請求人より上申書が提出され、平成17年11月28日付けで請求項1に係る発明についての特許を無効とする旨の審決がなされた。
これに対し、被請求人は、平成18年1月6日に審決の取消しを求める訴えを知的財産高等裁判所に提起した(平成18年(行ケ)第10005号)後、90日の期間内に特許請求の範囲の減縮等を目的とする訂正審判(訂正2006-39046号)を請求したところ、当該裁判所は、平成18年4月14日付けで、特許法第181条第2項の規定を適用して審決の取消しの決定をし、その後、特許法第134条の3第2項の規定により指定された期間内の末日の平成18年5月1日に、訂正審判2006-39046号の請求書に添付された訂正した明細書又は図面が、同法同条第3項の規定により援用した訂正の請求の明細書又は図面であると同法同条第5項の規定によりみなされた。
その後、平成18年7月6日に請求人より弁駁書が提出され、平成18年9月15日付けで本件審判の請求は成り立たない旨の審決がなされた。
これに対し、請求人は、平成18年10月25日に審決の取消しを求める訴えを知的財産高等裁判所に提起したところ、当該裁判所において審決取消の判決(平成18年(行ケ)第10485号 平成19年7月10日判決言渡)があった。その後、同判決の確定の日から1週間以内である平成19年7月26日付けで、被請求人から特許法第134条の3第1項の規定による訂正の請求の申立てがあり、訂正を請求するための相当の期間を指定したところ、平成19年9月3日に訂正の請求がなされたものである。

なお、本審決に際しては、請求人に対して平成19年9月3日付け訂正請求についての弁駁書を求めていない。これは、以下の理由による。
平成19年9月3日付け訂正請求(以下、「本件訂正請求」という。)の請求項1に関する訂正事項(訂正事項1)は、訂正審判2006-39046号の請求書に添付された訂正した明細書又は図面であって、平成18年5月1日に特許法第134条の3第5項の規定に基づいて、同法同条第3項の規定により援用した訂正の請求の明細書又は図面であるとみなされたもの(以下、「みなし訂正請求」という。)の請求項1に関する訂正事項と同一内容であり、当該みなし訂正請求に対しては、既に請求人は平成18年7月6日に弁駁書を提出し、訂正された請求項1に係る発明の無効理由を主張している。また、本件訂正請求の訂正事項2は、訂正前請求項5ないし7の削除であって、これは、請求人の不利益になるものではない。そして、本件訂正請求の訂正事項3及び4(訂正前請求項8,9の項番の繰り上げ)は、訂正事項2の請求項の削除に伴い、当該請求項番号と引用請求項番号を訂正するものであって、請求項番号以外の形式的な請求項記載事項は変更されていない。
ここで、訂正後の請求項2ないし6は全て直接又は間接的に訂正後の請求項1を引用するものであるから、訂正後の請求項2ないし6に係る発明の実質的内容は、訂正後の請求項1を引用することに伴い、訂正後の請求項1に係る発明と同様に減縮されたものとなる。そして、訂正後の請求項2ないし6に係る発明は、訂正後の請求項1に係る発明の構成をさらに限定したものであるから、その独立特許要件は、訂正後の請求項1に係る発明の無効理由の有無を前提として考慮すべきであるが、本件訂正請求における訂正後の請求項1に係る発明の無効理由については、同一内容である前記みなし訂正請求において既に請求人に弁駁書を求めており、当該弁駁書においては、後述のとおり、訂正後の請求項1に係る発明に対して十分な無効理由が提示されていない。
よって、訂正後の請求項1に係る発明をさらに限定した訂正後の請求項2ないし6に係る発明を含む本件訂正請求の訂正要件違反については、さらに弁駁の意見を聞く機会を設ける必要は認められない。

第2 訂正請求について
平成19年9月3日になされた訂正の請求(以下、「本件訂正請求」という。)の訂正の適否について以下に検討する。

1.本件訂正請求の内容
本件訂正請求は、特許第2758504号明細書(以下、「本件特許明細書」という。)を、平成19年9月3日付け訂正請求書に添付した全文訂正明細書のとおり訂正することを求めるものであって、その訂正事項は以下のとおりである。
(a)訂正事項1
本件特許明細書の特許請求の範囲の「【請求項1】第1の方向に複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」を、
「【請求項1】第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」と訂正する。
(b)訂正事項2
本件特許明細書の特許請求の範囲の請求項5ないし請求項7を削除する。
(c)訂正事項3
本件特許明細書の特許請求の範囲の「【請求項8】第1の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置。」を、
「【請求項5】第1の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置。」と訂正する。
(d)訂正事項4
本件特許明細書の特許請求の範囲の「【請求項9】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置。」を、
「【請求項6】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項1または請求項5記載の半導体記憶装置。」と訂正する。
(e)訂正事項5
本件特許明細書の【0013】段落の「【課題を解決するための手段】 請求項1記載の半導体記憶装置は、第1の方向に複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し、前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする。」を、
「【課題を解決するための手段】 請求項1記載の半導体記憶装置は、第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする。」と訂正する。
(f)訂正事項6
本件特許明細書の【0014】段落の「請求項2記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路を、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路を、感知増幅器の配置領域内に配置している。請求項4記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路を、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、第1および第2の配線群が少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項6記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、第1および第2の配線群が記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項7記載の半導体記憶装置は、請求項1または請求項6記載の半導体記憶装置において、第2の配線群が第1の配線群と絶縁状態で形成され、前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項8記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、第1の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項9記載の半導体記憶装置は、請求項1または請求項8記載の半導体記憶装置において、複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。」を、
「請求項2記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路は、感知増幅器の配置領域内に配置している。請求項4記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路は、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、第1の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項6記載の半導体記憶装置は、請求項1または請求項5記載の半導体記憶装置において、複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。」と訂正する。

2.訂正の適否について
(1)訂正の目的等
(a)訂正事項1について
訂正事項1についての訂正は、特許請求の範囲の減縮を目的とするものである。
訂正事項1については、「第1の方向に複数の第1の配線群を形成し」を「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し」と訂正すること(訂正事項1-1)と、「前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し」を「前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」と訂正すること(訂正事項1-2)と、「前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し」を「前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」と訂正すること(訂正事項1-3)と、「電気的に接続し、」の後に「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、」を追加して訂正すること(訂正事項1-4)と、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」を「感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」と訂正すること(訂正事項1-5)と、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したこと」を「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したこと」と訂正すること(訂正事項1-6)とに区分して検討する。

[訂正事項1-1について]
「第1の方向(図中では水平方向)の電源配線群」(本件特許明細書の【0019】段落)、「電源配線(電源線12および接地線11)」(本件特許明細書の【0021】段落)及び図1(b)、図2ないし図5に水平方向の接地線11及び電源線12が記載されているから、「第1の方向に電源線および接地線からなる複数の第1の配線群を形成」するとの訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
[訂正事項1-2について]
「第2の方向(図中では垂直方向)の電源配線群」(本件特許明細書の【0019】段落)、「電源配線(電源線12および接地線11)」(本件特許明細書の【0021】段落)及び図1(b)、図2ないし図5の垂直方向の接地線11及び電源線12が記載されているから、「前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を」「形成し」と訂正することは、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
また、「複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成」されたものであることについては、「これらのスルーホール部31,32で第1の方向(図中では水平方向)の電源配線群と第2の方向(図中では垂直方向)の電源配線群とが電気的に接続される。」(本件特許明細書の【0019】段落)の記載から、スルーホール部以外で絶縁状態にあることは明らかであり、訂正前の請求項7に「第2の配線群は第1の配線群と絶縁状態で形成され」と記載されている。
したがって、訂正事項1-2についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
[訂正事項1-3について]
訂正前の請求項7に「前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したこと」が記載され、また、「これらのスルーホール部31,32で第1の方向(図中では水平方向)の電源配線群と第2の方向(図中では垂直方向)の電源配線群とが電気的に接続される。」(本件特許明細書の【0019】段落)と記載されているから、訂正事項1-3についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
[訂正事項1-4について]
訂正事項1-4についての訂正は、「複数の第1の配線群」及び「複数の第2の配線群」を構成する電源線及び接地線の配置について、電源線及び接地線が「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」されるものであると限定するものであって、本件特許明細書には、「図1(a) ,(b) において、・・・101は感知増幅器列の配置領域、102は記憶素子(メモリセル)群の配置領域である。」(【0019】段落)、「この半導体記憶装置の特徴は、記憶素子群の配置領域102上、感知増幅器列の配置領域101およびワード線裏打ち領域44を含めて電源配線(電源線12および接地線11)をメッシュ状に形成する」(【0021】段落)及び「スルーホール部31は、第1および第2の方向の接地線11同士を相互に接続してメッシュ状とし、スルーホール部32は、第1および第2の方向に電源線12同士を相互に接続してメッシュ状とする。」(【0019】段落)と記載されているから、訂正事項1-4についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
[訂正事項1-5について]
「図1では領域101に感知増幅器6が多数個、図中の上下方向に列をなして並んでおり」(【0022】段落)、「上記データ出力用の感知増幅器駆動回路57は、感知増幅器6の列について、複数個分散配置されていて」(【0024】段落)及び図1、図2ないし図5の感知増幅器6及び感知増幅器駆動回路57の記載から、「感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置」されていることは明らかである。
したがって、訂正事項1-5についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
[訂正事項1-6について]
「電源配線(電源線12および接地線11)をメッシュ状に形成するとともに、・・・メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し」(本件特許明細書【0021】段落)との記載より、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したこと」は明らかであるから、訂正事項1-6についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。

よって、訂正事項1についての訂正は、特許請求の範囲の減縮を目的とするものであって、願書に添付した明細書又は図面に記載した事項の範囲内においてなされ、また、訂正事項1についての訂正は、実質上特許請求の範囲を拡張し、又は変更するものではない。

(b)訂正事項2について
訂正事項2についての訂正は、訂正前の請求項を削除するものであって、特許請求の範囲の減縮を目的としたものである。そして、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(c)訂正事項3について
訂正事項3についての訂正は、訂正事項2(訂正前の請求項5ないし7を削除すること)に伴い、請求項の項番を「8」から「5」とするものであって、形式的には、明りょうでない記載の釈明を目的とするものに該当する。
また、訂正事項3についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(d)訂正事項4について
訂正事項4についての訂正は、訂正事項2(訂正前の請求項5ないし7を削除すること)に伴い、請求項の項番を「9」から「6」とするとともに、引用する請求項の項番を「8」から「5」とするものであって、形式的には、明りょうでない記載の釈明を目的とするものに該当する。
また、訂正事項4についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(e)訂正事項5について
訂正事項5についての訂正は、訂正事項1により訂正された新たな請求項1の内容に整合させるために本件特許明細書の【0013】段落の記載を訂正するものであって、明りょうでない記載の釈明を目的とするものに該当する。
また、訂正事項5についての訂正は、上記(a)における検討のとおり、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(f)訂正事項6について
訂正事項6についての訂正は、訂正事項2ないし4により訂正された新たな請求項2ないし6の内容に整合させるために本件特許明細書の【0014】段落の記載を訂正するものであって、明りょうでない記載の釈明を目的とするものに該当する。
また、訂正事項6についての訂正は、上記(b)ないし(d)における検討のとおり、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(2)独立特許要件
訂正後の請求項2ないし6は、上記訂正事項3、4である請求項の項番の訂正を除いて、形式的には各請求項に記載された事項の変更はない。しかしながら、各請求項は、直接又は間接的に訂正後の請求項1を引用しているから、特許請求の範囲の減縮を目的とする請求項1の訂正により、実質的に、訂正後の請求項2ないし6も、特許請求の範囲の減縮を目的とする訂正を行ったこととなる。
よって、次に、特許無効審判の請求がされていない請求項2ないし6について、訂正後の特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものであるか検討する。
(a)訂正後の請求項2について
(ア)訂正後の請求項2に係る発明
訂正後の請求項2には、「【請求項2】 複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。」と記載されているから、訂正された請求項1の記載を引用すると、訂正後の請求項2に係る発明は、以下のとおりとなる。
「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した半導体記憶装置であって、
複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置していることを特徴とする半導体記憶装置。」
(イ)刊行物に記載された発明との対比・判断
本件優先権主張日前に頒布された刊行物である特開平2-3146号公報(請求人が提出した甲第1号証)には、「半導体記憶装置」(発明の名称)に関する発明が記載されているが、訂正後の請求項2に係る発明は、後記の訂正後の請求項1に係る発明に関する検討のとおり、上記刊行物に記載された発明と比較して、少なくとも、次の点で相違している。
(相違点1)
訂正後の請求項2に係る発明においては、「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ている点。
(相違点2)
訂正後の請求項2に係る発明においては、「前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ている点。
(相違点3)
訂正後の請求項2に係る発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ている点。
(相違点4)
訂正後の請求項2に係る発明においては、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」点。
そして、詳細は後記の「第6 当審の判断」に記載されるとおり、上記相違点1ないし4は実質的なものであり、また、上記刊行物に記載される発明に基づいて、当業者が、上記相違点1ないし4についての請求項2の上記構成を容易に想到できたものとは言えない。
よって、訂正後の請求項2に係る発明は、上記刊行物に記載された発明ではないから、特許法第29条第1項第3号に該当せず、特許を受けることができないとは言えない。また、訂正後の請求項2に係る発明は上記刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものでもないから、同法同条第2項の規定により特許を受けることができないとも言えない。
(ウ)先願明細書等に記載された発明との対比・判断
本件優先権主張日前の他の出願であって、その出願後に特許法第41条第3項の規定により出願公開されたものとみなされた特願平2-121334号の願書に最初に添付した明細書及び図面(以下、「先願明細書等」という。特開平4-228171号公報(請求人が提出した甲第3号証)も参照。)は、「半導体集積回路」(発明の名称)に関する発明が記載されているが、訂正後の請求項2に係る発明は、後記の訂正後の請求項1に係る発明に関する検討のとおり、先願明細書等に記載された発明と比較して、少なくとも、次の点で相違している。
(相違点1)
訂正後の請求項2に係る発明においては、「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ている点。
(相違点2)
訂正後の請求項2に係る発明においては、「前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ている点。
(相違点3)
訂正後の請求項2に係る発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ている点。
(相違点4)
訂正後の請求項2に係る発明においては、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」点。
そして、詳細は後記の「第6 当審の判断」に記載されるとおり、上記相違点3及び4は実質的なものであって、訂正後の請求項2に係る発明は、先願明細書等に記載された発明と実質的に相違している。
よって、訂正後の請求項2に係る発明は、特願平2-121334号の願書に最初に添付した明細書及び図面に記載された発明ではないから、特許法第29条の2の規定により特許を受けることができないとは言えない。
(エ)まとめ
上記(イ)及び(ウ)のとおり、訂正後の請求項2に係る発明は、特許法第29条第1項第3号に該当せず、また、同法同条第2項の規定により特許を受けることができないとも、同法第29条の2の規定により特許を受けることができないとも言えない。
そして、他の特許要件を欠くとする理由も無いから、訂正後の請求項2に係る発明は、特許出願の際独立して特許を受けることができるものである。

(b)訂正後の請求項3ないし6について
訂正後の請求項3ないし6は、直接又は間接的に訂正後の請求項1を引用しているから、訂正後の請求項3ないし6に係る発明は、訂正後の請求項1に記載された事項をその構成として有している。
したがって、上記「(a)訂正後の請求項2について」に記載された理由と同一の理由により、訂正後の請求項3ないし6に係る発明は、特許出願の際独立して特許を受けることができるものである。

3.むすび
以上のとおりであるから、本件訂正は、平成6年改正前特許法第134条第2項ただし書に適合し、特許法第134条の2第5項において準用する平成6年改正前特許法第126条第2項の規定に適合するとともに、特許法第134条の2第5項において読み替えて準用する平成6年改正前特許法第126条第3項の規定に適合するものであるので、本件訂正を認める。

第3 当事者の主張の概要
1.請求人の主張
請求人は、本件特許第2758504号の訂正後の請求項1に係る発明は、甲第1号証に記載された発明であるから、特許法第29条第1項第3号に該当し特許を受けることができないものであり、訂正後の請求項1に係る発明についての特許は、特許法第123条第1項第2号の規定により無効とすべきである旨主張し、本件特許第2758504号の訂正後の請求項1に係る発明は、甲第1号証に記載された発明に基づいて当業者が容易に発明することができたものであるから、特許法第29条第2項の規定により特許を受けることができないものであり、訂正後の請求項1に係る発明についての特許は、特許法第123条第1項第2号の規定により無効とすべきである旨主張し、さらに、本件特許第2758504号の訂正後の請求項1に係る発明は、本件優先権主張日前の他の出願であって、その出願後に特許法第41条第3項の規定により出願公開されたものとみなされた甲第2号証(特願平2-121334号の願書に最初に添付した明細書及び図面)に記載された発明と同一であり、しかも、本件の発明者がその出願前の特許出願に係る上記の発明をした者と同一ではなく、また本件の出願の時において、その出願人が上記特許出願の出願人と同一でもないので、特許法第29条の2の規定により特許を受けることができないものであり、訂正後の請求項1に係る発明についての特許は、特許法第123条第1項第2号の規定により無効とすべきである旨主張し、証拠方法として、甲第1号証ないし甲第3号証を提出している。
また、平成18年7月6日付けの弁駁書(以下、「弁駁書」という。)において甲第4号証ないし甲第9号証を提出し、甲第4号証ないし甲第6号証には、「周知技術1」が記載され、甲第7号証ないし甲第9号証には、「周知技術2」が記載されていると主張している。

甲第1号証 特開平 2- 3146号公報
甲第2号証 特願平 2-121334号の願書に最初に添付した明細書及び図面
甲第3号証 特開平 4-228171号公報
甲第4号証 特開昭63-318144号公報(弁駁書で追加)
甲第5号証 特開昭61-156751号公報(弁駁書で追加)
甲第6号証 特開昭58- 51538号公報(弁駁書で追加)
甲第7号証 特開平 2- 27591号公報(弁駁書で追加)
甲第8号証 特開昭62-195787号公報(弁駁書で追加)
甲第9号証 特開昭59- 5490号公報(弁駁書で追加)

2.被請求人の主張
被請求人は、訂正後の本件請求項1に係る発明は、甲第1号証に記載された発明ではないから、特許法第29条第1項第3号に該当せず、訂正後の本件請求項1に係る発明は、当業者が甲第1号証に記載された発明に基づいて容易に発明することができたものではないから、特許法第29条第2項の規定により特許を受けることができないものではなく、さらに、訂正後の本件請求項1に係る発明は、甲第2号証に記載された発明と同一ではないから、特許法第29条の2の規定に違反してなされたものではなく、本件審判の請求は、成り立たない。本件審判の請求費用は、請求人の負担とするとの審決を求める旨主張している。

第4 本件発明
訂正後の本件請求項1に係る発明(以下、「本件発明」という。)は、訂正後の特許請求の範囲の請求項1に記載されている以下のとおりのものである。
「【請求項1】第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」

第5 刊行物及び先願明細書等の記載事項
1.特開平2-3146号公報(請求人が提出した甲第1号証)
本件優先権主張日前に頒布された刊行物である特開平2-3146号公報(以下、「引用刊行物」という。)は、「半導体記憶装置」(発明の名称)に関するものであって、第1図?第6図とともに、以下の事項が記載されている。
(a)「(1) 半導体基板上に、マトリクス状に配列された複数のメモリセル、各メモリセルと信号電荷授受を行う複数対のビット線、これらビット線と交差して配設されてメモリセル選択を行う複数本のワード線からなる複数個のメモリセルアレイ、および前記各ビット線対に接続されたセンスアンプが集積形成され、選択されたワード線を含むセルアレイに接続されたセンスアンプのみが活性化されるパーシャルアクティブ方式をとる半導体記憶装置において、全セルアレイのセンスアンプ駆動用電源線は共通接続され、前記センスアンプと前記センスアンプ駆動用電源線との間にクロック制御により選択的にこれらノード間を短絡するトランスファーゲートが設けられていることを特徴とする半導体記憶装置。
(2) 活性化したセンスアンプ部と非活性のセンスアンプ部を接続するセンスアンプ駆動用電源線の共通接続配線がメモリセルアレイ上のワード線のスナップ部を通過する請求項1記載の半導体記憶装置。」(特許請求の範囲)
(b)「(実施例)
以下、本発明の実施例を説明する。
第1図は一実施例のDRAMの要部構成を示す。図において1はDRAMセル(またはダミーセル)である。DRAMセルは第3図に示すように1個のMOSトランジスタQ_(H)と1個のキャパシタC_(H)により構成される。3はこの様なDRAMセルが半導体基板上にマトリクス配置されたメモリセルアレイである。メモリセルアレイに対して各メモリセルアレイと情報電荷の授受を行う複数対のビット線BL,BL/(BL_(0),BL_(0)/,BL_(1),BL_(1)/…)およびメモリセル1を選択駆動するための複数本のワード線WL(WL_(0),WL_(1)…)が配設されている。各ビット線対BL,BLにはメモリセル1から読み出された情報を増幅するためのビット線センスアンプ2が設けられている。このビット線センスアンプ2は、第4図に示すように二個のpチャネルMOSトランジスタQ_(21),Q_(22)と二個のnチャネルMOSトランジスタQ_(23),Q_(24)から構成されたCMOSフリップフロップからなる周知のものであるが、従来とは異なって、pチャネル側の駆動用電源線φ_(SAP)と二個のpチャネルMOSトランジスタQ_(21),Q_(22)のソースとの間に、pチャネルMOSトランジスタQ_(25)からなるトランスファーゲートを設ける。同様にnチャネル側の駆動用電源線φ_(SAN)と二個のnチャネルMOSトランジスタQ_(23),Q_(24)のソースとの間にnチャネルMOSトランジスタQ_(26)からなるトランスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は、これらのトランスファーゲートQ_(25),Q_(26)のゲートに入力されたビット線センスアンプ選択クロックφ_(SSP),φ_(SSN)により行なわれる。ビット線BL,BL/はカラム選択クロックCSL(CSL_(0),CSL_(1)…)をゲート入力とするトランスファーゲートトランジスタQ_(1),Q_(2)を介して入出力線I/O ,I/O/ に接続される。4はビット線センスアンプアレイおよびデータ入出力部(以下センスアンプ部と略す)を示す。」(第2頁右下欄第19行?第3頁右上欄第18行)
(なお、「BL/」という記載は、引用刊行物においては「BL」という文字列の上に「-」を付加したものとして表記されている。他の「/」を伴った記載も同様。以下も同様の表記方法を使用する。)
(c)「第2図は、半導体基板上に第1図で示したDRAM要部構成を複数個配置した構成を示す。複数個のメモリセルアレイ3(3_(1),3_(2),…)とセンスアンプ4(4_(1),4_(2),…)が図のように配置されている。ここでは、ロウアドレスストローブ信号(RAS/)が活性の時に同時に選択されるメモリセルアレイがチップ全体の半分である、二分の一パーシャルアクティブ方式の場合について説明する。RAS/が活性の時に同時に選択されるワード線は、偶数番目のセルアレイ、あるいは奇数番目のセルアレイだけに含まれ、偶数番目のセルアレイのワード線と奇数番目のセルアレイのワード線が同時に選択されることはない。各センスアンプ部にはセンスアンプ部によって異ったビット線センスアンプ選択クロックφ_(SSP)(φ_(SSP1),φ_(SSP2)…),φ_(SSN)(φ_(SSN1),φ_(SSN2)…)が配設されている。各センスアンプ部に配設されたセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)は活性化されるセンスアンプ部と非活性のセンスアンプ部で最小限一箇所以上お互いに接続されている。この実施例では、セルアレイの外部で共通接続配線6_(1)?6_(6)および7_(1)?7_(6)により、セルアレイ内部で共通接続配線6_(7)?6_(9)および7_(7)?7_(9)により、共通接続されている。一般にワード線は、その配線遅延を小さくするためにポリシリコンに代表される第1の配線材料と、それよりも抵抗率の小さい、アルミニウムに代表される第2の配線材料からなる2重構造を取り、第1の配線材料と第2の配線材料とは、セルアレイ中で最低1箇所以上互いに接続されている。この接続部分をワード線のスナップ部と呼ぶ。このワード線のスナップ部では、ビット線の間隔が他に比べて大きくなっているため、この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って、セルアレイの内部を通す共通接続配線6_(7)?6_(9)および7_(7)?7_(9)は、ワード線のスナップ部を通す。」(第3頁右上欄第19行?右下欄第15行)
(d)「第2図において、5(5_(1),5_(2),…)はセンスアンプ駆動用電源クロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第5図に示すように、センスアンプ活性時にpチャネル側電源線φ_(SAP)を電源電圧V_(CC)に、nチャネル側電源線φ_(SAN)を接地電圧V_(SS)にそれぞれ短絡するPチャネルMOSトランジスタQ_(51),NチャンネルMOSトランジスタQ_(52)と、イコライズ用クロックφ_(EQL)をゲート入力信号とし、RAS/が非活性時にφ_(SAP)とφ_(SAN)をイコライズするNチャネルMOSトランジスタQ_(55)、および、RAS/が非活性時にφ_(SAP),φ_(SAN)の電位をビット線のプリチャージの電位と等しいV_(EQL)にプリチャージするため、V_(EQL)とφ_(SAP)およびV_(EQL)とφ_(SAN)を短絡するNチャネルMOSトランジスタQ_(53),Q_(54)により構成される。センスアンプ駆動用電源線φ_(SAP),φ_(SAN)は複数個のセンスアンプ部にわたって共通であるかから、電源クロックおよびイコライズ回路5は各センスアンプ部ごとに配置しなくても良いが、RAS/の活性時にV_(CC)とφ_(SAP),V_(SS)とφ_(SAN)の電位ができるだけ等しくなるように、各センスアンプ部ごとに配置することが望ましい。」(第3頁右下欄第16行?第4頁左上欄第19行)
(e)「このように構成されたDRAMの動作を次に説明する。
まず情報読み出し動作について説明する。第6図は読み出し動作時の主要ノードの動作タイミング波形を示している。ロウアドレスストローブ信号RAS/が“H”レベルから“L”レベルに変化したのを受けてワード線WLが立上がる前に、イコライズ用クロックφ_(EQL)が“L”レベルになり、イコライズ用MOSトランジスタQ_(55),プリチャージ用MOSトランジスタQ_(53),Q_(54)がオフとなる。次にワード線WLが立上がり、メモリセルの情報がビット線BL,BL/に現われてからビット線センスアンプ2のpチャネル側電源線φ_(SAP)がプリチャージレベルのV_(BL)から“H”に、nチャネル側電源線φ_(SAN)がV_(BL)から“L”に変化して活性となる。しかしこの時点では、ビット線センスアンプ選択クロックφ_(SSP),φ_(SSN)が非活性であり、トランスファーゲートQ_(25),Q_(26)がオフしているため、ビット線センスアンプ2は動作しない。なお、電源線φ_(SAN),φ_(SAP)が活性となるのはイコライズ用クロックφ_(EQL)が“H”から“L”に変化した後であれば、ワード線WLが立上がる前でもよい。ワード線WLが立上がり、電源線φ_(SAP),φ_(SAN)が活性化した後に選択されたワード線を含むセルアレイに接続されたセンスアンプ部のビット線センスアンプ選択クロックφ_(SSN)が“L”から“H”となり、トランスファゲートQ_(26)がオンしてビット線センスアンプ2のNチャネルMOSトランジスタQ_(23),Q_(24)からなるフリップフロップが動作する。メモリセルの情報が“L”であるならば、ビット線BLの電荷を放電し、その電位を“L”にする。次にビット線センスアンプ選択クロックφ_(SSP)が“H”から“L”となり、トランスファーゲートQ_(25)がオンしてビット線センスアンプ2のpチャネルMOSトランジスタQ_(21),Q_(22)からなるフリップフロップが動作し、ビット線BL/に電荷を充電しその電位を“H”にする。BLが“L”,BL/が“H”になった状態でカラム選択クロックCSLが“L”から“H”となり、ビット線BL,BL/の情報が入出力線I/O ,I/O/ に伝達される。」(第4頁左上欄第20行?左下欄第20行)
(f)「[発明の効果]
以上のように本発明によれば、パーシャルアクティブ方式のDRAMにおいてビット線センスアンプ駆動用電源線とビット線センスアンプの間にトランスファーゲートを設け、そのトランスファーゲートのオン,オフにより活性,非活性のビット線センスアンプを決定するようにし、ビット線センスアンプ駆動用電源線を活性,非活性のビット線センスアンプ間で共通接続することにより、電源線での電圧降下を抑え、高速の読み出しが可能となる。また、ビット線センスアンプ用電源線を細くすることができるから、DRAMの高集積化が可能になる。」(第5頁左上欄第11行?同頁右上欄第3行)
ここで、図面の第2図の符号「6_(4)?6_(6)」及び「7_(4)?7_(6)」は、「6_(1)?6_(3)」、「6_(7)?6_(9)」、「7_(1)?7_(3)」及び「7_(7)?7_(9)」との対応関係並びに引用刊行物の第3頁左下欄第15行?同頁右下欄第2行の記載からみて、互いに逆のものに入れ替わった誤記であると認める。
そこで、第2図の「6_(4)?6_(6)」は「7_(4)?7_(6)」であり、「7_(4)?7_(6)」は「6_(4)?6_(6)」であると認定した上で、引用刊行物の第3頁右上欄第19行?同頁右下欄第15行の記載を参照すると、第2図には、半導体基板上に、4つのメモリセルアレイ(3_(1),3_(2),3_(3),3_(4))と4つのセンスアンプ部(4_(1),4_(2),4_(3),4_(4))とを第1の方向(横方向)に交互に配置した構成において、
(1)前記第1の方向であって、メモリセルアレイの外部に2組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6))、メモリセルアレイの内部に1組の共通接続配線(6_(7)?6_(9)と7_(7)?7_(9))を配置することによって、前記第1の方向に3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))を配置すること、
(2)前記第1の方向に交差する第2の方向であって、前記4つのセンスアンプ部(4_(1),4_(2),4_(3),4_(4))の各々の内部に1組ずつのpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)を配置することによって、前記第1の方向と交差する第2の方向(縦方向)に4組のpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)を配置すること、及び、
(3)前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの3本の共通接続配線(6_(1)?6_(3),6_(4)?6_(6),6_(7)?6_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のpチャネル側センスアンプ駆動用電源線φ_(SAP)とを電気的に接続し、前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの残りの3本の共通接続配線(7_(1)?7_(3),7_(4)?7_(6),7_(7)?7_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のnチャネル側センスアンプ駆動用電源線φ_(SAN)とを電気的に接続することが記載されている。

なお、請求人は、弁駁書において、『「メモリセルアレイの内部に配置された1組の共通接続配線(6_(7)?6_(9)と7_(7)?7_(9))」は,1組である必要はなく,最低1組,実際には多数組の共通接続配線(6_(7)?6_(9)と7_(7)?7_(9))であってもよい』(弁駁書第35頁第22行?第24行)と主張している。
しかしながら、平成18年(行ケ)第10485号判決の「第4 4 取消事由3(引用発明の認定の誤り)について」に説示されるように、引用刊行物に「セルアレイの内部を通す共通接続配線6_(7)?6_(9)および7_(7)?7_(9)は、ワード線のスナップ部を通す。」との記載があるとしても、引用刊行物の上記(c)の記載によれば、上記「ワード線スナップ部」と呼ばれる「セルアレイ中で最低1箇所以上互いに接続されている」部分は、ワード線を構成する「ポリシリコンに代表される第1の配線材料」と、「それよりも抵抗率の小さい、アルミニウムに代表される第2の配線材料」とがセルアレイ中で接続されている部分であり、その第1及び第2の配線材料とが1箇所以上接続されていることを示しているに止まり、このことが、直ちに共通接続配線が多数組存在することを示すものとはいえない。これは、上記(c)の「…このワード線のスナップ部では、ビット線の間隔が他に比べて大きくなっているため、この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って、セルアレイの内部を通す共通接続配線6_(7)?6_(9)および7_(7)?7_(9)は、ワード線のスナップ部を通す。」との記載からも裏付けられる。なぜなら、同記載によれば、配線によるビット線へのノイズの影響を小さくするために、「6_(7)?6_(9)および7_(7)?7_(9)」で示される1組の「共通接続配線」を、「ワード線のスナップ部」に通すことが理解できるからである。
したがって、請求人の上記主張は採用することができない。

よって、引用刊行物には、
「第1の方向に配置された3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))であって、メモリセルアレイの外部に配置された2組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6))及びメモリセルアレイの内部に配置された1組の共通接続配線(6_(7)?6_(9)と7_(7)?7_(9))と、
前記第1の方向に交差する第2の方向に配置された4組のpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)であって、4つのセンスアンプ部(4_(1),4_(2),4_(3),4_(4))の各々の内部に1組ずつ配置されたpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)とを有し、
前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの3本の共通接続配線(6_(1)?6_(3),6_(4)?6_(6),6_(7)?6_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のpチャネル側センスアンプ駆動用電源線φ_(SAP)とが電気的に接続され、前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの残りの3本の共通接続配線(7_(1)?7_(3),7_(4)?7_(6),7_(7)?7_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のnチャネル側センスアンプ駆動用電源線φ_(SAN)とが電気的に接続されており、
さらに、
センスアンプの活性時に前記pチャネル側センスアンプ駆動用電源線φ_(SAP)を電源電圧V_(CC)に、前記nチャネル側センスアンプ駆動用電源線φ_(SAN)を接地電圧V_(SS)に、それぞれ短絡するセンスアンプ駆動用電源クロックの発生およびイコライズ回路と、
各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記pチャネル側センスアンプ駆動用電源線φ_(SAP)との間にそれぞれ設けられたpチャネルMOSトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φ_(SAN)との間にそれぞれ設けられたnチャネルMOSトランジスタからなる複数のトランスファーゲートとを備えたことを特徴とする半導体記憶装置。」(以下、「引用刊行物発明」という。)が記載されている。

2.特願平2-121334号の願書に最初に添付した明細書及び図面(請求人が提出した甲第2号証)
本件優先権主張日前の他の出願であって、その出願後に特許法第41条第3項の規定により出願公開されたものとみなされた特願平2-121334号の願書に最初に添付した明細書及び図面(以下、「先願明細書等」という。特開平4-228171号公報(請求人が提出した甲第3号証)も参照。)は、「半導体集積回路」(発明の名称)に関するものであって、第1図、第3図及び第4図とともに、以下の事項が記載されている(なお、以下に示す事項のすべては、図面番号の変更等の形式的な差異はあるものの、特開平4-228171号公報により、実質的に出願公開されている。)。
(a)「【発明が解決しようとする課題】
このように従来技術においては、将来のULSIで顕著になる負荷容量や配線抵抗の増加に伴う充放電時間の遅延に対処することが困難になる。
本発明の目的は、このような問題を改善し、高速で動作可能な半導体集積回路技術を提供することにある。
【課題を解決するための手段】
上記目的は、選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し、該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される。
【作用】
上記手段によって、各電源線あたりの負荷容量は1/n(n:分割数)に減少するため、充放電の時定数を大幅に低減でき、高速に動作するULSIを供することができるようになる。」(明細書第4頁第1行?第18行)
(b)「第1図は、本発明の第1の実施例である。この回路は各センスアンプSA内に、センスアンプ駆動用MOSトランジスタ(MP4,MN4)を設け、センスアンプ用電源線をメモリブロック(MA0?MAi)間で接続し共用したものである。この、センスアンプ駆動用MOSトランジスタの定数はセンスアンプを構成するMOSトランジスタの定数と同程度でよい。」(明細書第5頁第11行?第18行)
(c)「本発明では、センスアンプ用電源線を選択メモリブロック(MA0)と非選択メモリブロック(MA1?MAi)間で接続し共用しているため、電源線抵抗を小さくできる。このため、センスアンプを構成するトランジスタのソース電圧の上昇が小さくなり、センスアンプを構成するトランジスタが十分オンし、データ線を高速で増幅できる。」(明細書第6頁第10行?第16行)
(d)「一方、図2に示すような従来の構造では、センスアンプ用駆動信号線をメモリブロック(MA0?MAi)間で接続し共用できないため、信号線の抵抗が大きくなる。このため、センスアンプを構成するトランジスタのソ-ス電圧が大きく上昇し、センスアンプを構成するトランジスタが十分オンせず、デ-タ線を高速で増幅できなくなる。」(明細書第7頁第5行?第11行)
(e)「第3図は、本発明の第1の実施例をダイナミック・ランダムアクセスメモリ(DRAM)のLSIチップ上に配置した具体例である。本実施例では、電源線および接地線に複数のボンディングパッドを設けている。このため、電源線の抵抗を小さくでき、さらに高速化できる。この例では、ボンディングパッドは中央に1列に配置しているがチップの縁に2列に配置してもよい。」(明細書第8頁第4行?第11行)
(f)「第4図ないし第7図は本発明の第1の実施例のセンスアンプSA及びセンスアンプ駆動用トランジスタのレイアウトの具体例である。
第4図はセンスアンプ(MP0,MP1,MN0,MN1)毎にセンスアンプ駆動用トランジスタ(MP4,MN4)を設けた場合のレイアウト例・・・である。なお、図中の二点鎖線はMOSトランジスタの拡散層、破線はMOSトランジスタのゲート層、実線は第1の配線層、一点鎖線は第2の配線層、四角に×は拡散層およびゲート層と第1の配線層を接続するための穴、四角に/は第1の配線層と第2の配線層を接続する穴である。」(明細書第8頁第16行?第9頁第15行)
(g)「【発明の効果】
以上説明したように、本実施例によれば、1つの配線につながる負荷容量を著しく低減できるため、高速で動作するメモリ回路を提供できる。」(明細書第13頁第7行?第10行)
(h)「符号の説明
MP0,MN0,MP1,MN1,SA,SA’…センスアンプ、MC…メモリセル、PC…プリチャージ回路、I/O…読出し書込み信号入力端子、MA0?MAi…メモリブロック、・・・VP0?VPi,VN0?VNi…センスアンプ駆動信号入力端子、VDL…データ線充電電圧端子、MP2,MN2,MP3,MN3,MP4,MN4,MPD,MND…センスアンプ駆動用トランジスタ、VSS…接地電圧端子、XDEC…Xデコーダ、YDEC…Yデコーダ、・・・」(明細書第14頁第3行?第15行)
また、図面の第1図(a)には、(i+1)個のメモリブロック(MA0?MAi)を第1の方向(縦方向)に配置した構成に対して、
(1)前記第1の方向であって、前記(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組配置し、前記(i+1)個のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組配置することによって、前記第1の方向に3組のセンスアンプ用電源線の組を配置すること、
(2)前記第1の方向と交差する第2の方向(横方向)であって、前記(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組配置し、前記(i+1)個の各々のメモリブロック(MA0?MAi)の内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ配置することによって、前記第1の方向と交差する第2の方向に(i+3)組のセンスアンプ用電源線の組を配置すること、及び、
(3)前記第1の方向に配置された3組のセンスアンプ用電源線の組と、前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続することが記載されている。
さらに、第1図(第1の実施例)のセンスアンプ及びセンスアンプ駆動用トランジスタのレイアウトの具体例である、図面の第4図には、第4図(a)として、センスアンプを構成するトランジスタMP0,MP1,MN0,MN1、センスアンプ駆動用トランジスタMP4,MN4及びセンスアンプ用電源線VDL,VSSを含む回路が示され、第4図(b)には、センスアンプを構成するトランジスタMP0,MP1(MN0,MN1)、センスアンプ駆動用トランジスタMP4(MN4)及びセンスアンプ用電源線VDL(VSS)を、この順序で近接して配置したレイアウトが示されているとともに、特にセンスアンプ駆動用トランジスタMP4(MN4)とセンスアンプ用電源線VDL(VSS)との電気的な接続構造については、センスアンプ駆動用トランジスタMP4(MN4)の拡散層(二点鎖線)と第1の配線層(実線)とを接続する穴(四角に×)に対して、該第1の配線層(実線)とセンスアンプ用電源線VDL(VSS)である第2の配線層(一点鎖線)とを接続する穴(四角に/)を最寄りの部分に設けること、すなわち、センスアンプ駆動用トランジスタMP4(MN4)にセンスアンプ用電源線VDL(VSS)の最寄りの箇所から電源供給することが示されている。

なお、請求人は、弁駁書において、『先願明細書等の開示は,これら配線群の本数を図面に記載されたところに限るものではなく,第1の方向に3組開示されているのであれば,実質的に多数の配線群が開示されていることが理解される』(弁駁書第46頁第4行?第7行)と主張している。
しかしながら、平成18年(行ケ)第10485号判決の「第4 11 取消事由10(先願発明の認定の誤り)について」に説示されるように、先願明細書等の上記(a)?(d)の記載及び第1図によれば、先願明細書等に記載された発明は、センスアンプ群を複数のメモリブロックに対応させて分割し、そのセンスアンプ群毎にセンスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け、これを該メモリブロック(MA0?MAi)間で接続し共用する構成を採用することにより、負荷容量や配線抵抗の増加に伴う充放電時間の遅延という問題を改善し、高速で動作可能な半導体集積回路技術を提供するものと認められる。
したがって、先願明細書等に記載された発明は、センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け、これを該メモリブロック(MA0?MAi)間で接続し共用するものであるが、そのセンスアンプ駆動用の電源線の組数については、先願明細書中にも、第1図(a),(d)のとおりメモリセルアレイの内部のセンスアンプ駆動用の電源線が1組開示された図面があるに止まり、これ以外に、上記電源線の組数について示唆する記載は何ら見当たらない。
また、先願明細書等には、上記(a)に「各電源線あたりの負荷容量は1/n(n:分割数)に減少する」との作用に関する記載があるが、「分割」とはセンスアンプ群を複数のブロックに分けるという意味で使用されており、センスアンプ群毎のセンスアンプ駆動用の電源線が複数のブロック(n)に分割することで構成されるために、「各電源線あたりの負荷容量は1/n(n:分割数)に減少する」という作用を得るものと認められるのであるから、上記の「1/n(n:分割数)」のnは,メモリセルアレイの内部のセンスアンプ駆動用の電源線の組数に結びつくものではなく、分割されたメモリブロック及びセンスアンプ群のブロック数を意味するに過ぎないと解するのが相当である。
したがって、請求人の上記主張は採用することができない。

よって、先願明細書等には、
「第1の方向であって、(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組、前記(i+1)個のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組、それぞれ配置し、
前記第1の方向と交差する第2の方向であって、前記(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組、前記(i+1)個の各々のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ、それぞれ配置し、
前記第1の方向に配置された3組のセンスアンプ用電源線の組と、前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し、
複数のセンスアンプのそれぞれに対応して、センスアンプ駆動用トランジスタMP4,MN4を配置し、
前記センスアンプ駆動用トランジスタMP4に、該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタMN4に、該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給したことを特徴とするDRAM。」(以下、「先願発明」という。)が記載されている。

第6 当審の判断
1.引用刊行物発明との対比について
(a)本件発明と引用刊行物発明とを比較すると、引用刊行物発明の「共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))」及び「pチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」は、本件発明の「第1の配線群」及び「第2の配線群」にそれぞれ相当するから、引用刊行物発明の「第1の方向に配置された3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))であって、メモリセルアレイの外部に配置された2組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6))及びメモリセルアレイの内部に配置された1組の共通接続配線(6_(7)?6_(9)と7_(7)?7_(9))と」、「前記第1の方向に交差する第2の方向に配置された4組のpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)であって、4つのセンスアンプ部(4_(1),4_(2),4_(3),4_(4))の各々の内部に1組ずつ配置されたpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)とを有」することは、本件発明の「第1の方向に」「複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に」「複数の第2の配線群を形成し」たことに相当する。
(b)さらに、引用刊行物発明の「前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの3本の共通接続配線(6_(1)?6_(3),6_(4)?6_(6),6_(7)?6_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のpチャネル側センスアンプ駆動用電源線φ_(SAP)とが電気的に接続され、前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの残りの3本の共通接続配線(7_(1)?7_(3),7_(4)?7_(6),7_(7)?7_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のnチャネル側センスアンプ駆動用電源線φ_(SAN)とが電気的に接続され」たことは、「共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))」(本件発明の「第1の配線群」に相当)と「センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」(本件発明の「第2の配線群」に相当)の、電源電圧V_(CC)に接続される等電位のもの同士、及び、接地電圧V_(SS)に接続される等電位のもの同士を電気的に接続したことであるから、本件発明の「前記第1の配線群と前記第2の配線群間を等電位のもの同士で」「電気的に接続し」たことに相当する。
(c)引用刊行物発明の「ビット線センスアンプ」は、本件発明の「感知増幅器」に相当し、また、引用刊行物発明の「センスアンプ部」は、引用刊行物の第1図に示されているように、複数個のビット線センスアンプの配列によって構成されているものであるから、本件発明の「感知増幅器列」に相当する。そして、引用刊行物発明の「トランスファーゲート」が電気的な回路の一種であることは明らかであるので、引用刊行物発明の「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記pチャネル側センスアンプ駆動用電源線φ_(SAP)との間にそれぞれ設けられたpチャネルMOSトランジスからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φ_(SAN)との間にそれぞれ設けられたnチャネルMOSトランジスからなる複数のトランスファーゲートとを備えたこと」は、本件発明の「複数の」「回路を」「各感知増幅器列に対してそれぞれ」「配置し」たことに相当する。
(d)また、引用刊行物発明において、「pチャネルMOSトランジスからなる複数のトランスファーゲート」に対しては「pチャネル側センスアンプ駆動用電源線φ_(SAP)」から電源供給がなされ、「nチャネルMOSトランジスからなる複数のトランスファーゲート」に対しては「nチャネル側センスアンプ駆動用電源線φ_(SAN)」から電源供給がなされることは明らかであるので、引用刊行物発明の「複数のビット線センスアンプと前記pチャネル側センスアンプ駆動用電源線φ_(SAP)との間にそれぞれ設けられたpチャネルMOSトランジスからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φ_(SAN)との間にそれぞれ設けられたnチャネルMOSトランジスからなる複数のトランスファーゲートとを備えたこと」は、本件発明の「前記複数の」「回路に前記第1および第2の配線群」「から電源供給したこと」に相当する。

よって、本件発明と引用刊行物発明とは、
「第1の方向に複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し、複数の回路を各感知増幅器列に対してそれぞれ配置し、前記複数の回路に前記第1および第2の配線群から電源供給したことを特徴とする半導体記憶装置。」である点で一致し、次の点で相違する。

(相違点1)
本件発明においては、「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ているのに対して、
引用刊行物発明においては、「第1の方向に配置された3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))であって、メモリセルアレイの外部に配置された2組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6))及びメモリセルアレイの内部に配置された1組の共通接続配線(6_(7)?6_(9)と7_(7)?7_(9))と」、「前記第1の方向に交差する第2の方向に配置された4組のpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)であって、4つのセンスアンプ部(4_(1),4_(2),4_(3),4_(4))の各々の内部に1組ずつ配置されたpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)とを有」している点。
(相違点2)
本件発明においては、「前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して、
刊行物発明においては、「前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの3本の共通接続配線(6_(1)?6_(3),6_(4)?6_(6),6_(7)?6_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のpチャネル側センスアンプ駆動用電源線φ_(SAP)とが電気的に接続され、前記3組の共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))のうちの残りの3本の共通接続配線(7_(1)?7_(3),7_(4)?7_(6),7_(7)?7_(9))と前記4組のセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうちの4本のnチャネル側センスアンプ駆動用電源線φ_(SAN)とが電気的に接続され」ている点。
(相違点3)
本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているのに対して、
引用刊行物発明においては、「センスアンプの活性時に前記pチャネル側センスアンプ駆動用電源線φ_(SAP)を電源電圧Vccに、前記nチャネル側センスアンプ駆動用電源線φ_(SAN)を接地電圧Vssに、それぞれ短絡するセンスアンプ駆動用電源クロックの発生およびイコライズ回路」と「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記pチャネル側センスアンプ駆動用電源線φ_(SAP)との間にそれぞれ設けられたpチャネルMOSトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φ_(SAN)との間にそれぞれ設けられたnチャネルMOSトランジスタからなる複数のトランスファーゲート」とを有している点。
(相違点4)
本件発明においては、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して、
引用刊行物発明においては、「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記pチャネル側センスアンプ駆動用電源線φ_(SAP)との間にそれぞれ設けられたpチャネルMOSトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φ_(SAN)との間にそれぞれ設けられたnチャネルMOSトランジスタからなる複数のトランスファーゲートとを備えた」点。

以下、上記の各相違点について検討する。
[相違点1について]
引用刊行物発明においては、「共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))」(本件発明の「第1の配線群」に相当)が「第1の方向」に複数(3組)配置されるものの、その具体的な配置が、メモリセルアレイの外部に2組及びメモリセルアレイの内部に1組となっている点、並びに、「pチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」(本件発明の「第2の配線群」に相当)が「第2の方向」に複数(4組)配置されるものの、その具体的な配置が、4つのセンスアンプ部(4_(1),4_(2),4_(3),4_(4))の各々の内部に1組ずつとなっている。
一方、本件発明においては、「第1の配線群」については「第1の方向に」「形成し」と規定し、「第2の配線群」については「第2の方向に」「形成し」と規定し、それらの具体的な配置について、本件発明が「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」すること及び「前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線」を備えているから、この点において、本件発明は、引用刊行物発明と相違する。
また、本件発明においては、第1の配線群及び第2の配線群は、それぞれ「第1の方向に電源線および接地線からなる複数の第1の配線群」及び「前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群」であって、「複数の第1の配線群」及び「複数の第2の配線群」のいずれもが、「電源線および接地線」からなるものである。
一方、引用刊行物には、「各ビット線対BL,BLにはメモリセル1から読み出された情報を増幅するためのビット線センスアンプ2が設けられている。このビット線センスアンプ2は、第4図に示すように二個のpチャネルMOSトランジスタQ_(21),Q_(22)と二個のnチャネルMOSトランジスタQ_(23),Q_(24)から構成されたCMOSフリップフロップからなる周知のものであるが、従来とは異なって、pチャネル側の駆動用電源線φ_(SAP)と二個のpチャネルMOSトランジスタQ_(21),Q_(22)のソースとの間に、pチャネルMOSトランジスタQ_(25)からなるトランスファーゲートを設ける。同様にnチャネル側の駆動用電源線φ_(SAN)と二個のnチャネルMOSトランジスタQ_(23),Q_(24)のソースとの間にnチャネルMOSトランジスタQ_(26)からなるトランスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は、これらのトランスファーゲートQ_(25),Q_(26)のゲートに入力されたビット線センスアンプ選択クロックφ_(SSP),φ_(SSN)により行なわれる。」(第3頁左上欄第12行?右上欄第12行)、及び「第2図において、5(5_(1),5_(2),…)はセンスアンプ駆動用電源クロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第5図に示すように、センスアンプ活性時にpチャネル側電源線φ_(SAP)を電源電圧V_(CC)に、nチャネル側電源線φ_(SAN)を接地電圧V_(SS)にそれぞれ短絡するPチャネルMOSトランジスタQ_(51),NチャンネルMOSトランジスタQ_(52)と、イコライズ用クロックφ_(EQL)をゲート入力信号とし、RAS/が非活性時にφ_(SAP)とφ_(SAN)をイコライズするNチャネルMOSトランジスタQ_(55)、および、RAS/が非活性時にφ_(SAP),φ_(SAN)の電位をビット線のプリチャージの電位と等しいV_(EQL)にプリチャージするため、V_(EQL)とφ_(SAP)およびV_(EQL)とφ_(SAN)を短絡するNチャネルMOSトランジスタQ_(53),Q_(54)により構成される。センスアンプ駆動用電源線φ_(SAP),φ_(SAN)は複数個のセンスアンプ部にわたって共通であるかから、電源クロックおよびイコライズ回路5は各センスアンプ部ごとに配置しなくても良いが、RAS/の活性時にV_(CC)とφ_(SAP),V_(SS)とφ_(SAN)の電位ができるだけ等しくなるように、各センスアンプ部ごとに配置することが望ましい。」(第3頁右下欄第16行?第4頁左上欄第19行)との記載があり、第4図、第5図の図面がある。
そして、上記記載及び図面によれば、引用刊行物発明のセンスアンプ(第4図)は、そのセンスアンプ活性時に、PチャネルMOSトランジスタQ_(51)及びNチャンネルMOSトランジスタQ_(52)を介して、電源電圧V_(CC)となるpチャネル側駆動用電源線φ_(SAP)及び接地電圧V_(SS)となるnチャネル側駆動用電源線φ_(SAN)に接続されるものであるから、pチャネル側駆動用電源線φ_(SAP)及びnチャネル側駆動用電源線φ_(SAN)は、センスアンプ(第4図)に電源を供給しこれを駆動する配線であるとは言えるが、センスアンプを駆動する回路(第5図)に電源を供給する電源線、接地線に相当するものということはできない。そして、引用刊行物において、センスアンプを駆動する回路(第5図)に電源を供給するものについては、僅かに第5図において、左上部に位置しPチャネルMOSトランジスタQ_(51)を介して電源電圧V_(CC)につながる電源線、及び、右上部に位置しNチャンネルMOSトランジスタQ_(52)を介して接地電圧V_(SS)につながる接地線であることを示唆する配線が記載されているが、二つの配線が略平行に記載されているのみで交差もしておらず、各配線群が具体的にどのような方向にどのような状態で形成されているかは不明であり、これ以外には、センスアンプを駆動する回路に電源を供給する配線についての記載自体がそもそも見当たらない。
以上によれば、引用刊行物発明との相違点1に係る構成である電源線および接地線からなる配線群の形成の状態につき、引用刊行物発明においては、各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから、相違点1は実質的な相違点であるというべきであるし、かかる引用刊行物発明に基づいて、当業者が、上記相違点1についての本件発明の構成を容易に想到できたものということもできないことは、平成18年(行ケ)第10485号判決の「第4 5 取消事由4(引用発明との相違点1の判断の誤り)について」に説示されるとおりである。
したがって、当業者が、引用刊行物に記載された発明に基づいて、本件発明の「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」たとの構成を容易に発明をすることができたものとは言えない。

なお、請求人は、弁駁書において、『半導体分野においては、「電源線と接地線からなる第1配線群とこれに直交する電源線と接地線からなる第2の配線群とが絶縁状態で形成され、前記第1の配線群と第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続すること」は周知技術である』(弁駁書第22頁第11?15行)と主張しているが、甲第4号証ないし甲第6号証はいずれも一般的な半導体集積回路の配線構造に関するものであって、「複数の記憶素子群および感知増幅器列」を備えた「半導体記憶装置」における配線構造に関するものではないから、請求人が周知技術と主張する構成は、少なくとも、「複数の記憶素子群および感知増幅器列」を備えた「半導体記憶装置」に関して、請求人が周知技術と主張する上記構成が周知であるということはできず、また、甲第4号証ないし甲第6号証に一般的な半導体集積回路の配線構造に関する配線の接続構造が記載されていたとしても、これら記載事項と引用刊行物に記載される発明とに基づいて、当業者が、相違点1についての本件発明の構成を容易に想到できたものとは言えない。

[相違点2について]
[相違点1について]において検討したとおり、引用刊行物発明は、本件発明の「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群」を「形成し」たことに相当する構成を備えていない。
したがって、引用刊行物発明が、本件発明の「電源線および接地線」からなる「複数の第1の配線群」及び「複数の第2の配線群」について、「前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続」することに相当する構成を備えていないことは明らかである。
よって、当業者が、引用刊行物に記載された発明に基づいて、本件発明の「前記第1の配線群と前記第2の配線群間を等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」たとの構成を容易に想到できたものとは言えない。

[相違点3について]
相違点3は、以下の3つに大別できる。
・相違点3-1
本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との構成を備えているのに対して、引用刊行物発明は、前記構成を備えていない点。
・相違点3-2
本件発明においては、「感知増幅器を駆動する」「感知増幅器駆動回路」を有しているのに対して、引用刊行物発明においては、「センスアンプ駆動用電源クロックの発生およびイコライズ回路」と、「pチャネルMOSトランジスタからなる複数のトランスファーゲート」及び「nチャネルMOSトランジスタからなる複数のトランスファーゲート」とを有している点。
・相違点3-3
本件発明においては、「複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているのに対して、引用刊行物発明においては、「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記pチャネル側センスアンプ駆動用電源線φ_(SAP)との間にそれぞれ設けられたpチャネルMOSトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φ_(SAN)との間にそれぞれ設けられたnチャネルMOSトランジスタからなる複数のトランスファーゲートとを備えた」点。

[相違点3-1について]
本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との記載からは、「メッシュ状」とは、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において、電源線同士で構成されたものの形態、及び、接地線同士で構成されたものの形態、を示す用語であると認められ、また、本件発明の「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」の記載からは、「メッシュ状」とは、電源線および接地線からなる複数の第1の配線群及び第2の配線群により構成された形態を示す用語と認められる。
また、広辞苑第五版(岩波書店)によれば「メッシュ」とは「網の目」を意味し、かかる「網の目」とは「緻密に組まれているものにたとえる」ものである。そして、本件発明が、「メッシュ」そのものではなく「メッシュ状」という文言を使用し、形状(状態)を表していることに照らせば、「メッシュ状」との文言は、網の目状に、「緻密に組まれているものにたとえる」という意味を有すると認められる。
さらに、本件発明の特許請求の範囲(請求項1)の記載から、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において、該複数の各感知増幅器列に対してそれぞれ分散配置された複数の感知増幅器駆動回路に、第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した構成が把握できることを併せ考慮すれば、当業者は、「メッシュ状とは」、網の目状に、緻密に組まれているものと理解するというべきであり、これは、平成18年(行ケ)第10485号判決の「第4 3 取消事由2(訂正発明の要旨の認定の誤り)について」に説示されるとおりである。
ここで、本件特許明細書には、「メッシュ」又は「メッシュ状」の定義はされていない。
しかしながら、「メッシュ状」に関して、本件特許明細書の、【0015】段落ないし【0017】段落、【0019】段落、【0021】段落、【0024】段落、【0029】段落、【0033】段落、【0034】段落及び【0037】段落ないし【0039】段落に記載があり、これらの記載より、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」することの効果に関して、「複数の第1の配線群と複数の第2の配線群とをそれらの交点で等電位のもの同士でスルーホール部によって相互に接続することにより、第1および第2の配線群をメッシュ状に構成し、かつ感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに、メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので、感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり、このレイアウトにより、感知増幅器の感知増幅遅延時間を短くすることが可能となり、全体としてアクセスタイムを短くすることができる。 また、感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると、感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり、上記電源配線の幅を狭く設定することができ、したがって電源配線をアレイ上に設けることができ、高集積化が可能となる。 さらに、感知増幅器駆動回路の電源配線をメッシュ状にすると、感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので、クロストークを抑えることができる。 また、感知増幅器駆動回路の電源配線をメッシュ状にすると、電源配線の各々を細くしても全体として必要な電源容量を得ることがで」きる(【0037】段落?【0039】段落)との効果、言い換えると、(a)「第1および第2の配線群」の「配線抵抗が小さくな」る、(b)「感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり、このレイアウトにより、感知増幅器の感知増幅遅延時間を短くすることが可能とな」る、(c)「感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり、上記電源配線の幅を狭く設定することができ」る、(d)「感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので、クロストークを抑えることができる」、(e)「電源配線の各々を細くしても全体として必要な電源容量を得ることができ」るとの様々な効果が奏せられることが記載されている。
さらに、本願特許明細書の【0001】段落ないし【0006】段落、【0011】段落、【0012】段落を併せ考慮すると、平成18年(行ケ)第10485号判決の「第4 3 取消事由2(訂正発明の要旨の認定の誤り)について」に説示されるとおり、本件発明は、感知増幅器駆動線の配線抵抗に起因する感知増幅遅延時間の発生という課題を解決するため、電源線同士および接地線同士をそれぞれ「メッシュ状」に構成し、「メッシュ状」となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する構成を採用したことにより、感知増幅遅延の最小化を図ったものと認められるから、「メッシュ状」との文言も、感知増幅器駆動線の配線抵抗を小さくして感知増幅遅延時間を短くすることを可能とする程度に密に組まれているものと理解することができる。
したがって、本件発明の「電源線同士および接地線同士それぞれメッシュ状に構成」とは、電源線同士および接地線同士が、網の目状に、緻密に組まれている状態を意味していると解するのが相当である。
一方、[相違点1について]において検討したとおり、引用刊行物発明は、そもそも、本件発明の「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群」を「形成し」たことに相当する構成を備えておらず、仮に、引用刊行物発明の「共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))」が本件発明の「第1の配線群」に相当し、引用刊行物発明の「pチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」が本件発明の「第2の配線群」に相当するとしても、引用刊行物発明においては、「共通接続配線(6_(1)?6_(3)と7_(1)?7_(3),6_(4)?6_(6)と7_(4)?7_(6),6_(7)?6_(9)と7_(7)?7_(9))」(本件発明の「第1の配線群」に相当)が「第1の方向」に複数(3組)配置され、その具体的な配置が、メモリセルアレイの外部に2組及びメモリセルアレイの内部に1組となっているとともに、「pチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」(本件発明の「第2の配線群」に相当)が「第2の方向」に複数(4組)配置されるのみでは、引用刊行物発明の「共通接続配線」と「pチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」とが、「緻密に組まれている」とは言えないことは明らかであり、さらに、本件特許明細書の【0037】段落ないし【0039】段落に記載される上記(a)ないし(e)の効果も奏せられるとも認められない。
よって、相違点3-1については、当業者が引用刊行物に記載される発明に基づいて容易に発明をすることができたものとは認められない。

[相違点3-2について]
まず、引用刊行物発明の「pチャネルMOSトランジスからなる複数のトランスファーゲート」及び「nチャネルMOSトランジスからなる複数のトランスファーゲート」は、センスアンプの活性時において、センスアンプ駆動用電源クロックの発生およびイコライズ回路により、それぞれ電源電圧Vcc(“H”レベル)及び接地電圧Vss(“L”レベル)に短絡されたpチャネル側センスアンプ駆動用電源線φ_(SAP)及びnチャネル側センスアンプ駆動用電源線φ_(SAN)と、ビット線センスアンプとの間を電気的に接続することによって、引用刊行物の第6図及びその説明の箇所に記載されるように、ビット線センスアンプのnチャネルMOSトランジスタQ_(23),Q_(24)からなるフリップフロップを動作させて、メモリセルの情報が“L”である場合には、ビット線BLの電荷を放電してその電位を“L”にし、次にビット線センスアンプのpチャネルMOSトランジスタQ_(21),Q_(22)からなるフリップフロップを動作させてビット線BL/に電荷を充電してその電位を“H”にするもの、すなわち、ビット線センスアンプを駆動するものであるから、本件発明における「感知増幅器を駆動する」「感知増幅器駆動回路」と同等の機能を有するものである。
ここで、仮に、本件発明において、「第1の配線群」及び「第2の配線群」にどのようにして電源電位を与えるかについては何ら規定されていないとすると、本件発明は、「第1の配線群」及び「第2の配線群」に、引用刊行物発明のセンスアンプ駆動用電源クロックの発生およびイコライズ回路に相当する回路によって、それぞれ電源電位を与える場合を含むものである。
しかしながら、[相違点1について]において検討したとおり、本件発明は「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群」を「形成し」たとの構成を備え、一方、引用刊行物発明の、nチャネル側センスアンプ駆動用電源線φ_(SAN)とpチャネル側センスアンプ駆動用電源線φ_(SAP)は、電源線及び接地線からなるとは言えないから、相違点3-2は実質的な相違点であるとともに、当業者が引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは言えない。

[相違点3-3について]
相違点3-3については、仮に、本件発明において、「複数の感知増幅器駆動回路」を「前記各感知増幅器列」に対して、具体的にどのように「分散配置し」ているのかについて何ら規定されておらず、且つ、「第1の配線群」及び「第2の配線群」にどのようにして電源電位を与えるかについては何ら規定されていないとすると、上記[相違点3-2について]において検討したとおり、引用刊行物発明における「トランスファーゲート」は、本件発明における「感知増幅器を駆動する」「感知増幅器駆動回路」と同等の機能を有するものであるとともに、引用刊行物発明においても、各々のセンスアンプ部(本件発明の「感知増幅器列」に相当)を構成する複数のビット線センスアンプのそれぞれに対応させて複数のトランスファーゲートを設けており、これにより、各々のセンスアンプ部に対して複数のトランスファーゲートが分散配置されていることは明らかである。
しかしながら、本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているとともに、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し」ており、このような構成をとり得るように、複数の感知増幅器駆動回路をそれぞれ「分散配置し」ているのであり、一方、[相違点3-1について]において検討したとおり、引用刊行物発明のpチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP)及びφ_(SAN)が「電源線」及び「接地線」でなく、また、引用刊行物発明の「共通接続配線」と「pチャネル側及びnチャネル側センスアンプ駆動用電源線φ_(SAP),φ_(SAN)」とが、「緻密に組まれている」とは言えないことは明らかであるから、引用刊行物発明が、本件発明の如く「複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているとは言えず、さらに、相違点3-3は、当業者が、引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは認められない。

以上のとおり、相違点3-1ないし相違点3-3は実質的な相違点であって、相違点3-1ないし相違点3-3は、当業者が引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは認められないから、相違点3は、当業者が引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは認められない。

[相違点4について]
本件発明における「前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給した」とは、それぞれの「感知増幅器駆動回路」に対して、「第1および第2の配線群」の当該「感知増幅器駆動回路」の近傍にある部分から電源供給したものと認められる。
一方、引用刊行物発明においても、引用刊行物の第2図に示されているように、各々のセンスアンプ部(4_(1),4_(2),4_(3),4_(4))に対応して、1組ずつのセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)が配置されており、各々のセンスアンプ部を構成するビット線センスアンプにセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)から電源供給する場合には、例えば、センスアンプ部4_(1)を構成するビット線センスアンプに対しては、隣接するセンスアンプ部42に対応して配置されたセンスアンプ駆動用電源線φ_(SAP),φ_(SAN)ではなく、センスアンプ部4_(1)に対応して配置されたセンスアンプ駆動用電源線(φ_(SAP),φ_(SAN))を用いること、すなわち、電源供給するビット線センスアンプに対して、センスアンプ駆動用電源線φ_(SAP),φ_(SAN)のうち、当該ビット線センスアンプの近傍にある部分を用いることが当業者にとって自明の技術的事項である。
しかしながら、[相違点1について]において検討したとおり、引用刊行物発明は、本件発明の「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群」を「形成し」たことに相当する構成を備えておらず、また、[相違点3について]において検討したとおり、刊行物発明は、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」たことに相当する構成をも備えていない。
したがって、引用刊行物発明は、本件発明の「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給」することに相当する構成は備えておらず、また、当業者が、引用刊行物に記載された発明に基づいて上記構成を容易に発明をすることができたものであるとは言えない。

なお、請求人は、弁駁書において、『半導体装置の分野においては、「複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていること」は周知技術である』(弁駁書第28頁第1?3行)と主張しているが、甲第7号証ないし甲第9号証に記載される半導体記憶装置は、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」たことに相当する構成を備えておらず、高々1列の感知増幅器列と1列のメモリセルアレイを備えた半導体記憶装置に関するものであって、半導体記憶装置としての前提構成が異なっており、仮に、1列の感知増幅器列と1列のメモリセルアレイのみを備えた半導体記憶装置に関して、請求人が主張するように上記構成が周知であるとしても、これら記載事項と引用刊行物に記載される発明とに基づいて、当業者が、相違点4についての本件発明の構成を容易に発明できたものとは言えない。

よって、上記の相違点1ないし4はいずれも実質的な相違点であって、本件発明は、引用刊行物に記載された発明ではないから、特許法第29条第1項第3号に該当せず、特許を受けることができないとは言えない。また、本件発明は引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものでもないから、同法同条第2項の規定により特許を受けることができないとも言えない。

2.先願発明との対比について
本件発明と先願発明とを比較すると、先願発明の「第1の方向」に配置された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」は、本件発明の「電源線及び接地線からなる第1の配線群」に相当し、先願発明の「第2の方向」に配置された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」は、本件発明の「電源線及び接地線からなる第2の配線群」に相当するから、先願発明の「第1の方向であって、(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組、前記(i+1)個のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組、それぞれ配置し」、「前記第1の方向と交差する第2の方向であって、前記(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組、前記(i+1)個の各々のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ、それぞれ配置し」たことは、本件発明の「第1の方向に電源線及び接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線及び接地線からなる複数の第2の配線群を」「形成し」たことに相当する。
さらに、先願発明の「前記第1の方向に配置された3組のセンスアンプ用電源線の組と、前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し」たことは、「第1の方向に配置された3組のセンスアンプ用電源線の組」(本件発明の「複数の第1の配線群」に相当)と「第2の方向に配置された(i+3)組のセンスアンプ用電源線の組」(本件発明の「複数の第2の配線群」に相当)の、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線、すなわちVDLが供給される等電位のもの同士、及び、接地電圧端子(VSS)に接続されるセンスアンプ用電源線、すなわちVSSが供給される等電位のもの同士を電気的に接続したことであるから、本件発明の「前記第1の配線群と前記第2の配線群とを等電位のもの同士で」「電気的に接続し」たことに相当する。
先願発明の「センスアンプ」及び「センスアンプ駆動用トランジスタ」は、本件発明の「感知増幅器」及び「感知増幅器を駆動する」「感知増幅器駆動回路」に相当し、また、先願発明において、先願明細書等の第1図(a)に示されているように、各々のメモリブロック内においては、センスアンプSAが第2の方向(横方向)に複数配置されてセンスアンプ列を構成しているから、先願発明の「複数のセンスアンプのそれぞれに対応して、センスアンプ駆動用トランジスタMP4,MN4を配置し」たことは、本件発明の「感知増幅器を駆動する複数の感知増幅器駆動回路を」「各感知増幅器列に対してそれぞれ」「配置し」たことに相当する。
先願発明の「前記センスアンプ駆動用トランジスタMP4に、該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタMN4に、該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」ことは、本件発明の「前記複数の感知増幅器駆動回路に前記第1および第2の配線群の」「最寄りの箇所から電源供給した」ことに相当する。
本件発明の「半導体記憶装置」は、本件特許明細書の【0001】段落に「この発明は、半導体記憶装置、主としてダイナミックランダムアクセスメモリ(以下、DRAMと略す)に関連したものである」と記載されているように、先願発明の「DRAM」である場合を含むものであるから、先願発明の「DRAM」は、本件発明の「半導体記憶装置」に相当する。

よって、本件発明と先願発明とは、
「第1の方向に電源線及び接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線及び接地線からなる複数の第2の配線群を形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」である点で一致し、次の点で相違する。

(相違点1)
本件発明においては、「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ているのに対して、
先願発明においては、「第1の方向であって、(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組、前記(i+1)個のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組、それぞれ配置し」、「前記第1の方向と交差する第2の方向であって、前記(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組、前記(i+1)個の各々のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ、それぞれ配置し」ている点。
(相違点2)
本件発明においては、「前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して、
先願発明においては、「前記第1の方向に配置された3組のセンスアンプ用電源線の組と、前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し」ている点。
(相違点3)
本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ているのに対して、
先願発明においては、「複数のセンスアンプのそれぞれに対応して、センスアンプ駆動用トランジスタMP4,MN4を配置し」ている点。
(相違点4)
本件発明においては、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して、
先願発明においては、「前記センスアンプ駆動用トランジスタMP4に、該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタMN4に、該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」点。

上記の各相違点について検討する。
[相違点1について]
先願発明においては、本件発明の「電源線および接地線からなる」「第1の配線群」に相当する「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」が第1の方向に複数(3組)配置されるものの、その具体的な配置が、メモリブロックの外部に2組及びメモリブロックの内部に1組となっている。また、本件発明の「電源線および接地線からなる」「第2の配線群」に相当する「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」が第2の方向に複数((i+3)組)配置されるものの、その具体的な配置が、メモリブロックの外部に2組及び各々のメモリブロックの内部に1組ずつとなっている。
ここで、本件発明においては、「電源線および接地線からなる」「第1の配線群」については「第1の方向に」「形成し」と規定し、「電源線および接地線からなる」「第2の配線群」については「第2の方向に」「形成し」と規定し、「複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成」されていると規定されているから、後述の相違点3,4に記載の本件発明の電源線及び接地線の具体的な配置を考慮しなければ、本件発明は、先願発明のように、「電源線および接地線からなる」「第1の配線群」を、メモリブロックに相当する領域の外部に2組及びメモリブロックに相当する領域の内部に1組となるように配置し、かつ、「電源線および接地線からなる」「第2の配線群」を、メモリブロックに相当する領域の外部に2組及び各々のメモリブロックに相当する領域の内部に1組ずつとなるように配置する場合を含むものである。
さらに、半導体集積回路の配線構造において、コンタクト部分のみで電気的に接続する異なる2組の配線群が、絶縁層を挟んで相互に絶縁状態で形成されることは、異なる2組の配線群が互いに絶縁状態で形成されなければ、必要な個所以外でも相互に電気的に接続する可能性があることを考慮すると、先願発明においても、本件発明と同様に、先願発明の、(a)「第1の方向であって、(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」の2組及び、「前記(i+1)個のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」の1組と、(b)「前記第1の方向と交差する第2の方向であって、前記(i+1)個のメモリブロックの外部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組」の2組及び、「前記(i+1)個の各々のメモリブロックの内部に、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ」とが互いに絶縁状態で形成されること、言い換えると、(a)「第1の方向」に形成された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線」と、(b)「記第1の方向と交差する第2の方向」に形成された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線」とが互いに絶縁状態で形成されることは、明らかである。
よって、相違点1は、実質的なものではない。

[相違点2について]
[相違点1について]において検討したとおり、半導体集積回路の配線構造において、コンタクト部分のみで電気的に接続する異なる2組の配線群が、絶縁層を挟んで相互に絶縁状態で形成されることは、異なる2組の配線群が互いに絶縁状態で形成されなければ、必要な個所以外でも相互に電気的に接続する可能性があることを考慮すると、明らかであって、先願発明の、「第1の方向」に形成された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線」と、「記第1の方向と交差する第2の方向」に形成された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線」とが互いに絶縁状態で形成されることは、明らかである。
また、先願発明において、「前記第1の方向に配置された3組のセンスアンプ用電源線の組と、前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し」ているのであるから、先願発明において、「前記第1の方向に配置された3組のセンスアンプ用電源線の組と、前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との、データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士及び、接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士は、先願発明の、「第1の方向」に形成された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線」と、「記第1の方向と交差する第2の方向」に形成された「データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線」とが互いに絶縁する絶縁層に形成された「電気的接続のための部分」、言い換えると、本件発明の、「交点において」形成された「スルーホール部」に相当する部分を介して、電気的に接続されていると解するのが妥当である。
よって、相違点2は、実質的なものではない。

[相違点3について]
先願発明における「センスアンプ駆動用トランジスタMP4,MN4」は、複数のセンスアンプのそれぞれに対応して設けられており、これにより、各々のメモリブロック内において、センスアンプが第2の方向(横方向)に複数配置されて構成されたセンスアンプ列(本件発明の「感知増幅器列」に相当)に対して、複数のセンスアンプ駆動用トランジスタ(MP4,MN4)が分散配置されていることは明らかである。
一方、本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ている。
そして、上記「1.引用刊行物発明との対比について」の[相違点3-1について]において検討したとおり、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」するとは、「電源線および接地線からなる」「第1の配線群」及び「電源線および接地線からなる」「第2の配線群」を構成する「電源線」及び「接地線」について、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を意味するから、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」することは、「電源線および接地線からなる」「第1の配線群」及び「電源線および接地線からなる」「第2の配線群」について、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」していることを意味する。
一方、先願発明においては、「センスアンプ駆動用トランジスタMP4,MN4」は、複数のセンスアンプのそれぞれに対応して設けられており、これにより、各々のメモリブロック内において、センスアンプが第2の方向(横方向)に複数配置されて構成されたセンスアンプ列(本件発明の「感知増幅器列」に相当)に対して、複数のセンスアンプ駆動用トランジスタ(MP4,MN4)が分散配置されているとしても、本件発明の如く、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、複数のセンスアンプ駆動用トランジスタ(MP4,MN4)が分散配置されているとまでは言えない。
したがって、相違点3は、実質的なものである。

[相違点4について]
本件発明は、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」ものであり、言い換えると、「前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給」する構成の前提として、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているとの構成を備えている。
ここで、上記[相違点3について]において検討したとおり、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」することは、「電源線および接地線からなる」「第1の配線群」及び「電源線および接地線からなる」「第2の配線群」について、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」していることを意味する。
一方、先願発明においては、「前記センスアンプ駆動用トランジスタMP4に、該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタMN4に、該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」との前提として、「センスアンプ駆動用トランジスタMP4,MN4」は、複数のセンスアンプのそれぞれに対応して設けられており、これにより、各々のメモリブロック内において、センスアンプが第2の方向(横方向)に複数配置されて構成されたセンスアンプ列(本件発明の「感知増幅器列」に相当)に対して、複数のセンスアンプ駆動用トランジスタ(MP4,MN4)が分散配置されているのであるから、本件発明の如く、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、複数のセンスアンプ駆動用トランジスタ(MP4,MN4)が分散配置されているとまでは言えない。
したがって、先願発明は、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提とした、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」することに相当する構成は備えておらず、相違点4は、実質的なものである。

よって、本件発明は、先願発明と上記の相違点3及び相違点4において実質的に相違しており、本件発明は、特願平2-121334号の願書に最初に添付した明細書及び図面に記載された発明ではないから、特許法第29条の2の規定により特許を受けることができないとは言えない。

第7 むすび
以上のとおりであるから、訂正後の本件請求項1に係る発明は、特許法第29条第1項第3号に該当せず、訂正後の本件請求項1に係る発明は、特許法第29条第2項の規定に該当せず、さらに、訂正後の本件請求項1に係る発明は、特許法第29条の2の規定に該当しないから、訂正後の本件請求項1に係る発明についての特許は、特許法第123条第1項第2号に該当せず、無効とすべきものではない。
審判に関する費用については、特許法第169条第2項の規定で準用する民事訴訟法第61条の規定により、請求人が負担すべきものとする。

よって、結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
半導体記憶装置
(57)【特許請求の範囲】
【請求項1】第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。
【請求項2】複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。
【請求項3】複数の感知増幅器駆動回路は、感知増幅器の配置領域内に配置している請求項1記載の半導体記憶装置。
【請求項4】複数の感知増幅器駆動回路は、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。
【請求項5】第1の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置。
【請求項6】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項1または請求項5記載の半導体記憶装置。
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体記憶装置、主としてダイナミックランダムアクセスメモリ(以下、DRAMと略す)に関連したものである。
【0002】
【従来の技術】図6(a)は従来のDRAMの要部構成図を示すものである。同図において、1は情報を蓄える記憶素子(メモリセル)、2、2′は記憶素子1から読み出した信号電荷を転送するビット線、3は特定の記憶素子1を選択するワード線、4は特定のワード線3を駆動するローデコーダ回路、6はビット線2、2′を通して送られてきた微小信号を増幅する感知増幅器(センスアンプ)、5は指定された感知増幅器6を選択するためのコラムデコーダ回路、7は感知増幅器6のNチャネル側を引き抜き駆動するNチャネル側感知増幅器駆動線、8は感知増幅器6のPチャネル側を引き上げ駆動するPチャネル側感知増幅器駆動線、9はNチャネル側感知増幅器駆動線7を駆動するNチャネル型感知増幅器駆動用MOSトランジスタ、10はPチャネル側感知増幅器駆動線8を駆動するPチャネル型感知増幅器駆動用MOSトランジスタである。11は接地線、12は電源線、VSSは接地線電位、VDDは電源線電位である。13および14は感知増幅器6からデータを出力するためのデータ線である。16は主増幅器である。
【0003】図6(b)に記憶素子1の具体回路図を示す。図6(b)において、1Aは蓄積容量、1BはMOSトランジスタである。図7に感知増幅器6の代表的な内部構成であるC-MOS型感知増幅器を示す。図7において、17、18はNチャネル型MOSトランジスタ、19、20はPチャネル型MOSトランジスタ、15A、15Bはそれぞれデータ出力用MOSトランジスタである。
【0004】つぎに図6および図7を用いて、従来のDRAMの動作を説明する。ローデコーダ回路4によって1本のワード線3が選択される。これによって、このワード線3に接続された記憶素子1のデータが例えばビット線2に出力される。この結果、ビット線2と2′間に微小な電位差が発生し、これを感知増幅器6が増幅する。この増幅されたデータは、図7中のデータ出力用トランジスタ15A、15Bを介してデータ線13、14を通り、さらに主増幅器16によって増幅されチップ外に出力される。
【0005】この時の動作波形を図8に示す。この図8において、期間Aはプリチャージ期間であり、ビット線2、2′をすべてある一定電位に充電する。期間Bはワード線3が駆動され記憶素子1に蓄えられていた信号電荷が例えばビット線2に読み出され微小な電位差Vがビット線2に読み出された時を示す。期間Cは感知増幅器6によって微小な電位差が増幅され、記憶素子1に再書き込みされる期間である。期間Dはつぎの読み出しサイクルに備えて、再び全てのビット線2、2′がある一定電位に充電されるプリチャージ期間である。
【0006】図8において、実線A1およびA2はビット線2、2′の電位波形であり、Nチャネル側感知増幅器駆動線7およびPチャネル側感知増幅器駆動線8の配線抵抗が無視できる場合を示している。ところが実際の場合、それらの配線抵抗は無視できず、Nチャネル型感知増幅器駆動用MOSトランジスタ9およびPチャネル型感知増幅器駆動用MOSトランジスタ10から遠い位置にある対となっているビット線2、2′の場合、一点鎖線B1およびB2で示すような電位波形となる。なぜなら、例えばNチャネル側感知増幅器駆動線7は、感知増幅器6を介して群を構成する多数本のビット線2、2′の電位を引き抜き、その結果ビット線2、2′の電位を下げているが、このNチャネル側感知増幅器駆動線7が全てのビット線2、2′に共通であるため、Nチャネル型感知増幅器駆動用MOSトランジスタ9から遠い地点ほどNチャネル側感知増幅器駆動線7の実際の電位降下は遅く、その結果感知増幅が遅れるわけである。
【0007】この感知増幅の遅れは、半導体記憶装置全体のアクセスタムの低下をもたらすことになる。以下、これについて説明する。感知増幅器6で増幅された信号は、データ線13、14を通して主増幅器16に転送されるが(図6参照)、このとき、主増幅器16はある一定の電位差以上でないと正しく増幅しないという性質があるため、データ線13、14に発生する電圧の時間勾配によってデータが出力される時刻が異なる。
【0008】例えば、図8に示すように、主増幅器16の入力電圧のうち高い方がVH以上で、かつ低い方がVL以下である時に、正しく増幅するものと仮定すると、Nチャネル型感知増幅器駆動用MOSトランジスタ9およびPチャネル型感知増幅器駆動用MOSトランジスタ10に近いビット線2、2′の対ではNチャネル側感知増幅器駆動線7およびPチャネル側感知増幅器駆動線8の配線抵抗の影響が少なく理想的な状態に近いため、図8の実線A1、A2のビット線電位変化波形に近く、時刻T1で既に主増幅器16が正しく作動できることになる。他方、Nチャネル型感知増幅器駆動用MOSトランジスタ9およびPチャネル型感知増幅器駆動用MOSトランジスタ10から遠いビット線2、2′の対では、先に述べたように、図8の一点鎖線B1、B2で示すような電位変化波形となり、時刻T2にならないと正しく主増幅器16が作動できないことになる。
【0009】半導体記憶装置全体では、アクセスタイムは最悪値で規定されるため、Nチャネル側感知増幅器駆動線7およびPチャネル側感知増幅器駆動線8の配線抵抗のため、半導体記憶装置の全体のアクセスタイムが長くなる。従来例について、64Mビット相当のDRAMを想定して、回路シミュレータ(SPICE)を使用してシミュレーションを行い、感知増幅器のNチャネル側電源線VSN(VSS側)の線幅WALおよびPチャネル側電源線VSP(VDD側)の線幅WAL×0.2と感知増幅遅延時間TDとの関係を求めた。その結果を図9に曲線Z1で示す。この際、Nチャネル側電源線VSNおよびPチャネル側電源線VSPの材質はアルミニウム(Al)で、その厚さは0.8μmとしている。
【0010】図9を見ると、感知増幅遅延時間TDが8ns以上と大きく、しかもNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅が細くなると、急増していることが判る。つまり、従来例では、もともと感知増幅遅延時間TDが長い上に、集積度を高めるためにNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅を細くすると、感知増幅遅延時間TDが極端に長くなり、高集積化と高速化との両立がきわめてむずかしいものである。
【0011】
【発明が解決しようとする課題】前記のような従来例の構成では、感知増幅器のNチャネル側電源線VSNおよびPチャネル側電源線VSPの配線抵抗のため、感知増幅器の場所によっては大きな感知増幅遅延が発生し、半導体記憶装置全体のアクセスタイムが長くなるという問題があった。また、この感知増幅遅延時間は、高集積化のために感知増幅器のNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅を細くすると急増し、半導体記憶装置の高集積化の障害となっていた。
【0012】従って、この発明の目的は、感知増幅器へ給電する電源配線の配線抵抗に起因する感知増幅遅延時間を短くしてアクセスタイムを短くするとともに、高集積化を可能とする半導体記憶装置を提供することである。
【0013】
【課題を解決するための手段】請求項1記載の半導体記憶装置は、第1の方向に電源線および接地線からなる複数の第1の配線群を形成し、前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し、前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする。
【0014】請求項2記載の半導体記憶装置は、請求項1記載の半導体装置において、複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は、請求項1記載の半導体装置において、複数の感知増幅器駆動回路は、感知増幅器の配置領域内に配置している。請求項4記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、複数の感知増幅器駆動回路は、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、第1の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項6記載の半導体記憶装置は、請求項1または請求項5記載の半導体記憶装置において、複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。
【0015】
【作用】請求項1記載の構成によれば、第1の配線群と第2の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより、第1および第2の配線群をメッシュ状に構成する。また、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに、メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する。これによって、感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり、このレイアウトにより、感知増幅器の感知増幅遅延時間を短くすることが可能となり、全体としてアクセスタイムを短くすることができる。
【0016】また、感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると、感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり、上記電源配線の幅を狭く設定することができる。従って、電源配線をアレイ上に設けることができ、高集積化が可能となる。さらに、感知増幅器駆動回路の電源配線をメッシュ状にすると、感知増幅器の電源配線と周辺回路の電源配線とを分離することができる。この結果、クロストークを抑えることができる。
【0017】また、感知増幅器駆動回路の電源配線をメッシュ状にすると、電源配線の各々を細くしても全体として必要な電源容量を得ることができ、各配線を細くしても電源容量的にまったく問題はない。請求項2記載の構成によれば、感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため、トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることができる。
【0018】請求項3記載の構成によれば、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をより小さくでき、集積度を一層高めることが可能となる。請求項4記載の構成によれば、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置したので、トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることが可能となる。
【0019】
【実施例】第1の実施例
図1(a)はこの発明の第1の実施例における半導体記憶装置の要部概略図であり、図1(b)は同図(a)において実線Xで囲んだ領域の拡大図である。図1(a)、(b)において、44はワード線裏打ち領域、101は感知増幅器列の配置領域、102は記憶素子(メモリセル)群の配置領域である。103はワード線裏打ち領域44をビット線方向に延在させたときに感知増幅器列の配置領域101と交差する交差領域であり、感知増幅器駆動回路の配置領域である。感知増幅器列の配置領域101において、隣接する2つの交差領域103の間には通常感知増幅器が64個程度配置される。11は接地線電位VSSを供給する接地線、12は電源線電位VDDを供給する電源線である。31、32はそれぞれスルーホール部であり、これらのスルーホール部31、32で第1の方向(図中では水平方向)の電源配線群と第2の方向(図中では垂直方向)の電源配線群とが電気的に接続される。スルーホール部31は、第1および第2の方向の接地線11同士を相互に接続してメッシュ状とし、スルーホール部32は、第1および第2の方向に電源線12同士を相互に接続してメッシュ状とする。
【0020】上記のワード線裏打ち領域44は、ワード線の裏打ちに使用されるもので、ポリシリコンによって形成されたワード線とこのワード線と平行に走っているアルミ配線とがこの領域で相互に接続されている。このワード線裏打ち領域44を使用することにより、ワード線の実効的な抵抗値を下げ、ワード線の電位の立ち下がりおよび立ち下がり(ワード線の電位変化)を速くしている。
【0021】この半導体記憶装置の特徴は、記憶素子群の配置領域102上、感知増幅器列の配置領域101およびワード線裏打ち領域44を含めて電源配線(電源線12および接地線11)をメッシュ状に形成するとともに、感知増幅器を駆動する感知増幅器駆動回路を分散配置し、メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し、感知増幅器駆動回路と感知増幅器との配線距離を短くするレイアウトを採用した点であり、その点から従来のDRAMにはなかった種々の効果が生じるのである。
【0022】つぎにそれらの効果に重点をおいて説明するが、図1では、図が複雑になりすぎるため全ての配線および回路を記入していない。そこで、図2を用いて、配置領域101の感知増幅器列を構成する感知増幅器6の内部構成とそれらの配線およびワード線裏打ち領域44についてつぎに述べる。まず図1と図2の関係について説明する。図2中、6は感知増幅器を示している。図1では領域101に感知増幅器6が多数個、図中の上下方向に列をなして並んでおり、その間にワード線裏打ちに使用されているワード線裏打ち領域44がある。図2は図1中の多数の感知増幅器のうちの1個の感知増幅器6と裏打ちに使用されているワード線裏打ち領域44とを縦方向に拡大表示したものである。
【0023】また、図2において、41はプリチャージ制御線、42は感知増幅器列選択線、43は感知増幅器活性化線である。51は感知増幅器制御線プリチャージ回路、53はビット線プリチャージ回路、54は増幅用CMOSフリップフロップ回路、55はデータ転送回路、57はデータ出力用の感知増幅器駆動回路、58はデータ再書き込み用の感知増幅器駆動回路である。61、62はNチャネル型感知増幅器駆動用MOSトランジスタ、63はNチャネル型感知増幅器駆動用MOSトランジスタ、64はPチャネル型感知増幅器駆動用MOSトランジスタである。
【0024】上記データ出力用の感知増幅器駆動回路57は、感知増幅器6の列について、複数個分散配置されていて、メッシュ状に接続された電源線12および接地線11の最寄りの箇所から給電される。この実施例の構成および動作を、記憶素子1からのデータの読み出しを例にとって説明する。
【0025】まず、記憶素子1に蓄えられた信号電荷を読み出す場合、ビット線2、2′をプリチャージ電圧VPRに充電する必要がある。そのため、シェアドスイッチゲート制御線21、22をハイレベルにし、右側の記憶素子領域と左側の記憶素子領域を中央の感知増幅器6に接続する。つぎに、プリチャージ制御線41をハイレベルにし、ビット線プリチャージ回路53により感知増幅器6内およびその左右の記憶素子領域内のビット線2、2′をプリチャージ電圧VPRまで充電する。同時に、感知増幅器6の列の上端に設けられた感知増幅器駆動線プリチャージ回路51によりNチャネル側感知増幅器駆動線7およびPチャネル側感知増幅器駆動線8を同様にプリチャージ電圧VPRまで充電する。
【0026】つぎに、読み出さない記憶素子領域側のシェアドスイッチ制御線、例えば22をローレベルにし、左側の記憶素子領域のみを感知増幅器6に接続した状態を作る。つぎに、ローデコーダ回路4により1本のワード線3が選択され、そのワード線3の電位がハイレベルに立ち上がる。これによって、記憶素子1の信号電荷がビット線2′に現れ、ビット線2とビット線2′間に微小な電位差が発生する。この微小な電位差を感知増幅器6で増幅する。これは、感知増幅器活性化線43をローレベルにすることで始まる。これによって、裏打ちに使用されているワード線裏打ち領域44と感知増幅器6の列との交点の領域に配置されたデータ出力用の感知増幅器駆動回路57中のNチャネル型感知増幅器駆動用MOSトランジスタ61、62が導通状態となり、Nチャネル側感知増幅器駆動線7の電位を接地線電位VSSに近づけ、Pチャネル側感知増幅器駆動線8の電位を電源線電位VDDに近づけるように動作する。これによって、ラッチとなる感知増幅器6中の増幅用CMOSフリップフロップ回路54が動作し、微小な電位差を増幅する。
【0027】つぎに、感知増幅器列選択線42がハイレベルになり、つづいてコラム選択線35がハイレベルになり、感知増幅器6内の信号データが転送回路55を介してデータ線13、14に出力される。これをさらに増幅して半導体記憶装置外に出力する。他方、これらのデータ出力動作と並行して、記憶素子1への再書き込み動作がなされる。これには、感知増幅器6の列の下端に配置したデータ再書き込み用の感知増幅器駆動回路58が寄与する。感知増幅器活性化線43をローレベルにすることにより、感知増幅器駆動回路58中のNチャネル型感知増幅器駆動用MOSトランジスタ63とPチャネル型感知増幅器駆動用MOSトランジスタ64とが導通し、Nチャネル側感知増幅器駆動線7の電位を接地線電位VSSに一層近づけ、Pチャネル側感知増幅器駆動線8の電位を電源線電位VDDに一層近づける働きをする。
【0028】これによって、感知増幅器6の増幅動作を完全にし、記憶素子1への再書き込みを確実にする。特に、この第1の実施例では、感知増幅器駆動回路57中のPチャネル側感知増幅器駆動用トランジスタにNチャネル型感知増幅器駆動用MOSトランジスタ62を使用しているため、これだけではPチャネル側感知増幅器駆動線8の電位は電源線電位VDDまで上がらず、電源線電位VDDからNチャネル型感知増幅器駆動用MOSトランジスタ62のスレッシュホールド電圧だけ下がったところまでしか上がらないため、再書き込みを完全に行うことができない。この第1の実施例においては、感知増幅器駆動回路57中ではNチャネル型の駆動用トランジスタのみを用いているのは、Pチャネル型の駆動用トランジスタを用いる場合、感知増幅器駆動回路58中の回路構成のように反転回路をさらに2個必要とし、裏打ちに使用しているワード線裏打ち領域44の幅中に納めるとするとより厳しいデザインツールを必要とし、歩留りの低下を招くためであるのと、Nチャネル型MOSトランジスタの方が一般に、Pチャネル型MOSトランジスタに比べて電流駆動能力が大きく、省スペースに適しているためである。また、以上の説明から分かるように、感知増幅器駆動回路57は、主として信号を感知増幅器6外に出力するのに必要な程度に増幅するために設けてあり、この目的としてはN型駆動トランジスタで十分であるからである。他方、感知増幅器6の列の下端に配置した感知増幅器駆動回路58は、主として記憶素子1への信号の再書き込みが目的である。
【0029】以上の構成によれば、つぎのような効果がある。まず、感知増幅器駆動線7、8の配線抵抗に起因する感知増幅器遅延を最小限にすることができる。なぜなら、データ出力用の感知増幅器駆動回路57を感知増幅器駆動線7、8上に分散的に配置することができ、この結果感知増幅器6から感知増幅器駆動回路57までの感知増幅器駆動線7、8の平均距離を従来の場合の8分の1から32分の1にすることが可能であり、その分、配線抵抗を低減させ、感知増幅遅延を最小にすることができる。このことは、記憶素子領域上、感知増幅器6上およびワード線裏打ち領域44を含めてメッシュ状に電源線12および接地線11の配線を形成したことによって初めて可能となったものである。すなわち、メッシュ状の電源線12および接地線11から分散配置した複数の感知増幅器駆動回路57に給電する構成であるので、複数の感知増幅器駆動回路57に対して動作に十分な電流を供給することが可能となったのである。
【0030】この実施例についても、従来例と同様に、64Mビット相当のDRAMを想定して、回路シミュレータ(SPICE)を使用してシミュレーションを行い、感知増幅器のNチャネル側電源線VSN(VSS側)の線幅WALおよびPチャネル側電源線VSP(VDD側)の線幅WAL×0.2と感知増幅遅延時間TDとの関係を求めた。その結果を図9に曲線Z2で示す。この際、Nチャネル側電源線VSNおよびPチャネル側電源線VSPの材質は、従来例と同じでアルミニウム(Al)で、その厚さは0.8μmとしている。
【0031】図9を見ると、感知増幅遅延時間TDが略4nsであり、従来例に比べて4ns以上短くすることができ、しかもNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅が細くなってもほとんど変化しないことが判る。つまり、実施例では、従来例とは異なり感知増幅遅延時間TDが短い上に、集積度を高めるためにNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅を細くしても、感知増幅遅延時間TDが長くならず、高集積化と高速化との両立が可能となるのである。
【0032】
第2の実施例
この発明の第2の実施例を図3を用いて説明する。第1の実施例との違いは、図2におけるデータ出力用の感知増幅器駆動回路57をワード線の裏打ちに用いるワード線裏打ち領域44から取り去り、図3に示すように各感知増幅器6の形成領域内に感知増幅器駆動回路57として形成したものである。第1の実施例と比べて、ワード線の裏打ちに用いるワード線裏打ち領域44をより小さくできるという効果がある。
【0033】その他の構成は第1の実施例と同様である。
第3の実施例
この発明の第3の実施例を図4を用いて説明する。第1の実施例との違いは、メッシュ状に形成された電源線12と接地線11との間に、自然に形成される浮遊容量以外に、電源線電位VDDと接地線電位VSSとを安定化させるために、感知増幅器6内に安定化コンデンサ71を形成し、ワード線裏打ちに使用されるワード線裏打ち領域44内に安定化コンデンサ72を形成した点にある。その他の構成は第1の実施例と同様である。
【0034】このような構成によれば、メッシュ状に形成された電源線12および接地線11の電位をより安定させることができるという利点がある。逆に、同じ安定度ならば、メッシュ状の電源線12および接地線11の各配線の太さをより細くすることが可能であり、配線面積を減少させることができるということになる。さらに、このように形成された安定化コンデンサ72の容量の総和はチップ全体では、極めて大きな量になり、これによって周辺回路の電源線電位VDDおよび接地線電位VSSの安定化の効果もあり、半導体記憶装置全体の動作を安定化することができる。
【0035】以上の第3の実施例では、感知増幅器6内と裏打ちに用いているワード線裏打ち領域44の両方に安定化コンデンサ71、72を形成したが、もちろん、どちらか一方に形成するのみでも効果がある。
第4の実施例
この発明の第4の実施例を図5を用いて説明する。第4の実施例は、第2の実施例について、第3の実施例と同様に、安定化コンデンサ71、72を形成したものであり、その効果は第3の実施例と同じである。
【0036】なお、第1の実施例から第4の実施例まで、データ出力用の感知増幅器駆動回路57の感知増幅器駆動用MOSトランジスタのうちPチャネル側の駆動用トランジスタを、図2から図5では、Nチャネル形感知増幅器駆動用MOSトランジスタ62としたが、もちろん図10(a)、(b)の感知増幅器駆動回路57に示すように、Pチャネル型MOSトランジスタ162を使用しても効果は変わらない。
【0037】
【発明の効果】請求項1記載の半導体記憶装置によれば、第1の配線群と第2の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより、第1および第2の配線群をメッシュ状に構成し、かつ感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに、メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので、感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり、このレイアウトにより、感知増幅器の感知増幅遅延時間を短くすることが可能となり、全体としてアクセスタイムを短くすることができる。
【0038】また、感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると、感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり、上記電源配線の幅を狭く設定することができ、従って電源配線をアレイ上に設けることができ、高集積化が可能となる。さらに、感知増幅器駆動回路の電源配線をメッシュ状にすると、感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので、クロストークを抑えることができる。
【0039】また、感知増幅器駆動回路の電源配線をメッシュ状にすると、電源配線の各々を細くしても全体として必要な電源容量を得ることができ、各配線を細くしても電源容量的にまったく問題はない。請求項2記載の半導体記憶装置によれば、感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため、トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることができる。
【0040】請求項3記載の半導体記憶装置によれば、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をより小さくでき、集積度を一層高めることが可能となる。請求項4記載の半導体記憶装置によれば、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置したので、トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることが可能となる。
【図面の簡単な説明】
【図1】(a)はこの発明の第1の実施例における半導体記憶装置の要部構成図であり、(b)は同図(a)において実線Xで囲んだ領域の拡大図である。
【図2】第1の実施例における感知増幅器等のより詳細な構成図である。
【図3】この発明の第2の実施例における感知増幅器等のより詳細な構成図である。
【図4】この発明の第3の実施例における感知増幅器等のより詳細な構成図である。
【図5】この発明の第4の実施例における感知増幅器等のより詳細な構成図である。
【図6】従来の半導体記憶装置の要部構成図である。
【図7】従来の感知増幅器の構成図である。
【図8】従来の感知増幅器の動作波形図である。
【図9】実施例および従来例における感知増幅器の正側(VDD側)および負側(VSS側)の電源線の線幅と感知増幅遅延時間との関係を示す特性図である。
【図10】(a)、(b)は図2から図5の感知増幅器駆動回路57の他の実施例を示す回路図である。
【符号の説明】
1 記憶素子
2、2′ ビット線
3 ワード線
4 ローデコーダ回路
5 コラムデコーダ回路
6 感知増幅器
7 Nチャネル側感知増幅器駆動線
8 Pチャネル側感知増幅器駆動線
11 接地線
12 電源線
31、32 スルーホール部
35 コラム選択線
41 プリチャージ制御線
42 感知増幅器列選択線
43 感知増幅器活性化線
44 ワード線裏打ち領域
51 感知増幅器制御線プリチャージ回路
53 ビット線プリチャージ回路
54 増幅用CMOSフリップフロップ回路
55 データ転送回路
57 感知増幅器駆動回路
58 感知増幅器駆動回路
61 Nチャネル型感知増幅器駆動用MOSトランジスタ
62 Nチャネル型感知増幅器駆動用MOSトランジスタ
63 Nチャネル型感知増幅器駆動用MOSトランジスタ
64 Pチャネル型感知増幅器駆動用MOSトランジスタ
71 安定化コンデンサ
72 安定化コンデンサ
101 感知増幅器列の配置領域
102 記憶素子群の配置領域
103 交差領域
 
訂正の要旨 審決(決定)の【理由】欄参照。
審理終結日 2005-11-09 
結審通知日 2006-09-04 
審決日 2005-11-28 
出願番号 特願平3-8713
審決分類 P 1 123・ 113- YA (H01L)
P 1 123・ 121- YA (H01L)
P 1 123・ 16- YA (H01L)
最終処分 不成立  
前審関与審査官 粟野 正明  
特許庁審判長 齋藤 恭一
特許庁審判官 橋本 武
井原 純
登録日 1998-03-13 
登録番号 特許第2758504号(P2758504)
発明の名称 半導体記憶装置  
代理人 稲葉 良幸  
代理人 根本 浩  
代理人 澤井 光一  
代理人 松山 智恵  
代理人 根本 浩  
代理人 佐藤 睦  
代理人 廣瀬 隆行  
代理人 片山 英二  
代理人 中村 閑  
代理人 高橋 雄一郎  
代理人 澤井 光一  
代理人 森▲崎▼ 博之  
代理人 服部 誠  
代理人 佐長 功  
代理人 森▲崎▼ 博之  
代理人 林 佳輔  
代理人 松山 智恵  
代理人 稲葉 良幸  
代理人 佐藤 睦  
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