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審決分類 審判 訂正 4項(134条6項)独立特許用件 訂正する G11C
審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する G11C
審判 訂正 ただし書き2号誤記又は誤訳の訂正 訂正する G11C
審判 訂正 特29条の2 訂正する G11C
管理番号 1189281
審判番号 訂正2008-390104  
総通号数 110 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-02-27 
種別 訂正の審決 
審判請求日 2008-09-22 
確定日 2008-12-02 
訂正明細書 有 
事件の表示 特許第2907481号に関する訂正審判事件について、次のとおり審決する。 
結論 特許第2907481号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。 
理由 1.審判請求の要旨
本件審判請求の要旨は、特許第2907481号(平成2年3月14日出願(特許法第41条に基づく優先権主張 平成元年3月17日)、平成11年4月2日設定登録、以下、「本件特許」という。)の明細書(以下、「本件特許明細書」という。)を、本件審判請求書に添付した訂正明細書のとおりに訂正すること(以下、「本件訂正」という。)を求めるものである。

2.訂正の内容
訂正の内容は、以下のとおりである。
(1)訂正事項1
本件特許明細書の特許請求の範囲の請求項1の
「【請求項1】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー、
上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備えた半導体記憶装置。」を、

「【請求項1】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー、
上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」と訂正すること。

(2)訂正事項2
本件特許明細書の特許請求の範囲の請求項7の
「【請求項7】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続された信号線の複数の位置に接続されたセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える手段、
を備えた半導体記憶装置。」を、

「【請求項7】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」と訂正すること。

(3)訂正事項3
本件特許明細書における本件特許公報第2頁右欄第7行の「フード線ドライバ3」を、「ワード線ドライバ3」と訂正すること。

(4)訂正事項4
本件特許明細書における本件特許公報第3頁右欄第2行の「動作開始タイミングの送れ」を、「動作開始タイミングの遅れ」と訂正すること。

(5)訂正事項5
本件特許明細書における本件特許公報第4頁左欄第3行、並びに第4頁左欄第31行及び第32行の「作動増幅器」を、各々「差動増幅器」と訂正し、本件特許明細書における本件特許公報第4頁左欄第26行の「差導増幅器」を「差動増幅器」と訂正すること。

3.訂正内容の整理
上記各訂正事項のうち、訂正事項1及び2について整理すると、以下のとおりである。
(1)訂正事項1について
(1-1)訂正事項1-1
訂正前の特許請求の範囲の請求項1の「を備えた」を、訂正後の特許請求の範囲の請求項1の「を備え、 上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」と訂正すること。

(1-2)訂正事項1-2
上記訂正事項1-1により訂正された訂正後の特許請求の範囲の請求項1の「・・・に接続され、」の後に、「上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」を追加すること。

(1-3)訂正事項1-3
上記訂正事項1-2により訂正された訂正後の特許請求の範囲の請求項1の「・・・に接続され、」の後に、「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする」を追加すること。

(2)訂正事項2について
(2-1)訂正事項2-1
訂正前の特許請求の範囲の請求項7の「上記複数の差動増幅器が共通に接続された信号線」を、訂正後の特許請求の範囲の請求項7の「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線」と訂正すること。

(2-2)訂正事項2-2
訂正前の特許請求の請求項7の「複数の位置に接続されたセンスアンプドライバー」を訂正後の特許請求の範囲の請求項7の「複数の位置に接続された複数のセンスアンプドライバー」と訂正すること。

(2-3)訂正事項2-3
訂正前の特許請求の請求項7の「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える手段」を、訂正後の特許請求の範囲の請求項7の「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」と訂正すること。

(2-4)訂正事項2-4
訂正前の特許請求の範囲の請求項7の「を備えた」を、訂正後の特許請求の範囲の請求項7の「を備え、 上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」と訂正すること。

(2-5)訂正事項2-5
上記訂正事項2-4により訂正された訂正後の特許請求の範囲の請求項7の「・・・に接続され、」の後に、「上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」を追加すること。

(2-6)訂正事項2-6
上記訂正事項2-5により訂正された訂正後の特許請求の範囲の請求項7の「・・・に接続され、」の後に、「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする」を追加すること。

4.訂正の目的の適否、特許請求の範囲の拡張又は変更の存否等について
以下に、本件訂正の目的の適否、本件訂正による特許請求の範囲の拡張又は変更の存否、及び本件訂正が願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるか否かについて検討する。
なお、以下においては、本件特許の願書に添付した明細書、本件特許の願書に添付した図面を、各々「本件特許明細書」、「本件特許図面」といい、これらを纏めて「本件特許明細書等」という。

(1)訂正事項1について
(1-1)訂正事項1-1
訂正事項1-1についての訂正は、訂正前の請求項1に係る発明の構成要件である「リストア信号線」について、「上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ているという構成を付加するものであるから、平成6年法律第116号附則第6条第1項の規定によりなお従前の例によるものとされた同法による改正前の特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する(以下、この審決において、特許法第126条に言及する際の「特許法」とは、平成6年法律第116号附則第6条第1項の規定によりなお従前の例によるものとされた同法による改正前の特許法をいう。)。
そして、本件特許明細書には、「第2図は第1図のセンスアンプ6とその周辺の具体的な回路構成を示すものである。第2図において、第7図に示した従来例と同一の素子には同一の番号を付して説明を省略する。」(本件特許公報第3頁右欄第34行ないし第37行)、及び「第7図は第6図のメモリセルアレイ4の一部とセンスアンプ6およびセンスアンプドライバー7の具体回路を示すものである。・・・センスアンプ6は、データ線5-1?5-5のそれぞれに接続された複数の差動増幅器14?18で構成されている。各差動増幅器14?18の一対の制御端子のうち、一方はリストア信号線19に接続され、他方は駆動信号線20に接続されている。」(同第2頁右欄第20行ないし第31行)と記載され、さらに、本件特許図面の第2図には、リストア信号線19が、複数の差動増幅器14ないし18の並びに沿って伸び、かつ、リストア信号線19上の、抵抗R_(1)を間に挟んだ複数の接続点において複数の差動増幅器14ないし18に接続されていることが記載されているから、訂正事項1-1についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、訂正事項1-1についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(1-2)訂正事項1-2
訂正事項1-2についての訂正は、訂正前の請求項1に係る発明の構成要件である「駆動信号線」について、「上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ているという構成を付加するものであるから、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、本件特許明細書には、「第2図は第1図のセンスアンプ6とその周辺の具体的な回路構成を示すものである。第2図において、第7図に示した従来例と同一の素子には同一の番号を付して説明を省略する。」(本件特許公報第3頁右欄第34行ないし第37行)、及び「第7図は第6図のメモリセルアレイ4の一部とセンスアンプ6およびセンスアンプドライバー7の具体回路を示すものである。・・・センスアンプ6は、データ線5-1?5-5のそれぞれに接続された複数の差動増幅器14?18で構成されている。各差動増幅器14?18の一対の制御端子のうち、一方はリストア信号線19に接続され、他方は駆動信号線20に接続されている。」(同第2頁右欄第20行ないし第31行)と記載され、さらに、本件特許図面の第2図には、駆動信号線20が、複数の差動増幅器14ないし18の並びに沿って伸び、かつ、駆動信号線20上の、抵抗R_(1)を間に挟んだ複数の接続点において複数の差動増幅器14ないし18に接続されていることが記載されているから、訂正事項1-2についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、訂正事項1-2についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(1-3)訂正事項1-3
訂正事項1-3についての訂正は、訂正前の請求項1に係る発明の構成要件である「センスアンプ」について、「駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで」「動作する」という構成を付加するものであるから、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、本件特許明細書には、「第7図は第6図のメモリセルアレイ4の一部とセンスアンプ6およびセンスアンプドライバー7の具体回路を示すものである。・・・センスアンプ6は、データ線5-1?5-5のそれぞれに接続された複数の差動増幅器14?18で構成されている。各差動増幅器14?18の一対の制御端子のうち、一方はリストア信号線19に接続され、他方は駆動信号線20に接続されている。」(本件特許公報第2頁右欄第20行ないし第31行)、「次に、第1図,第2図の実施例の動作を説明する。 まず、データ線対5-1?5-5に、メモリセル13からデータが読み出されると、各データ線対5-1?5-5に微少な電位差が生じる。このとき、第1のセンスアンプドライバー7の入力端子23,24に印加される駆動信号により、第1のセンスアンプドライバー7のトランジスタ21,22が導通状態になり、リストア信号線19および駆動信号線20に電流が流れて作動増幅器14?18が動作を開始する。」(同第3頁右欄第46行ないし第4頁左欄第4行)、及び「多大な瞬時電流が流れる前に、第2のセンスアンプドライバー29が駆動される。言いかえれば、瞬時電流によって配線抵抗R_(1)による電圧降下が生じる前に、第2のセンスアンプドライバー29に接続された信号線の配線抵抗R_(2),R_(3)と、これらの信号線が持つ配線容量とで決定される時定数だけ遅れて、第2のセンスアンプドライバー29を構成するトランジスタ30,31が導通状態になる。その結果、リストア信号線19と駆動信号線20の配線抵抗R_(1)の値を、実効時に従来の半分近くまで減少させることができる。」(同第4頁左欄第7行ないし第16行)と記載されているから、本件特許明細書には、「センスアンプ」の「駆動時には、上記リストア信号線および上記駆動信号線を介して」「電流が供給され、該電流」で「動作する」ことが記載されていることが明らかである。
また、本件特許図面の第2図には、リストア信号線19及び駆動信号線20が複数の差動増幅器14ないし18の並びに沿って伸びていることが記載されており、かつ、複数の差動増幅器14ないし18の並びに沿って伸びているリストア信号線19及び駆動信号線20以外からセンスアンプ6に動作電流を供給する経路は記載されていないから、本件特許明細書等に「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作すること」が記載されていることは明らかである。
したがって、訂正事項1-3についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、訂正事項1-3についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

以上要するに、訂正事項1についての訂正は、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、当該訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではない。

(2)訂正事項2について
(2-1)訂正事項2-1
訂正事項2-1についての訂正は、訂正前の請求項7に係る発明の構成要件である「上記複数の差動増幅器が共通に接続」されている「信号線」を、下位概念である「リストア信号線」と「駆動信号線」に訂正するものであるから、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、本件特許明細書には、「ところが、第1図,第2図の実施例においては、リストア信号線19および駆動信号線20に共通に接続された複数の差動増幅器14?18が動作し、・・・」(本件特許公報第4頁左欄第5行ないし第7行)と記載され、また、本件特許図面の第2図には、リストア信号線19及び駆動信号線20に複数の差動増幅器14?18が共通に接続されていることが記載されているから、訂正事項2-1についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(2-2)訂正事項2-2
訂正事項2-2についての訂正は、訂正前の請求項7の「複数の位置に接続されたセンスアンプドライバー」という記載を、当該記載に続く「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」という記載と整合を取るため、「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー」と訂正するものであるから、特許法第126条第1項ただし書き第3号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
そして、本件特許明細書には、「本発明は、センスアンプを構成する複数の差動増幅器が共通に接続された信号線の複数の位置に、それぞれセンスアンプドライバーを接続し、これら複数のセンスアンプドライバーの動作開始タイミングを異ならせたものである。」(本件特許公報第3頁右欄第13行ないし第17行)、「本発明は、センスアンプを構成する複数の差動増幅器が共通に接続された信号線の複数の位置に、複数のセンスアンプドライバーを接続し、」(同第4頁右欄第30行ないし第32行)と記載されており、また、本件特許図面の第2図には、リストア信号線19の複数の位置に接続されるとともに、駆動信号線20の複数の位置に接続された第1及び第2のセンスアンプドライバー7及び29が記載されているから、訂正事項2-2についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、請求項2-2についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(2-3)訂正事項2-3
訂正事項2-3についての訂正は、訂正前の「動作開始タイミングに時間差を与える手段」を、「動作開始タイミングに時間差を与える遅延手段」という下位概念に限定するものであるから、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、本件特許明細書には、「ところが、第1図,第2図の実施例においては、・・・言いかえれば、瞬時電流によって配線抵抗R_(1)による電圧降下が生じる前に、第2のセンスアンプドライバー29に接続された信号線の配線抵抗R_(2),R_(3)と、これらの信号線が持つ配線容量とで決定される時定数だけ遅れて、第2のセンスアンプドライバー29を構成するトランジスタ30,31が導通状態になる。」(本件特許公報第4頁左欄第5行ないし第15行)、及び「第3図において、第2図と同一の素子には同一の番号を付して説明を省略する。・・・このように必要な段数のインバータ回路32?35を付加することにより、最適の遅延量を決定することができる。」(同第4頁左欄第36行ないし第42行)と記載されているから、訂正事項2-3についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、請求項2-3についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(2-4)訂正事項2-4
訂正事項2-4についての訂正は、訂正事項1-1についての訂正と同一であるから、上記(1-1)で検討したとおり、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであり、かつ、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、訂正事項2-4についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(2-5)訂正事項2-5
訂正事項2-5についての訂正は、訂正事項1-2についての訂正と同一であるから、上記(1-2)で検討したとおり、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであり、かつ、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、訂正事項2-5についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(2-6)訂正事項2-6
訂正事項2-6についての訂正は、訂正事項1-3についての訂正と同一であるから、上記(1-3)で検討したとおり、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであり、かつ、本件特許明細書等に記載された事項の範囲内においてなされたものである。
また、訂正事項2-6についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

以上要するに、訂正事項2についての訂正は、特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮、及び同法同条同項ただし書き第3号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
また、当該訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではない。

(3)訂正事項3ないし5について
訂正事項3ないし5についての訂正は、明らかな誤字を正しい字に訂正するものであるから、特許法第126条第1項ただし書き第2号に掲げる誤記の訂正を目的とするものに該当する。
また、これらの訂正が、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。

(4)訂正の目的の適否、特許請求の範囲の拡張又は変更の存否等についての纏め
以上のとおりであるから、本件訂正は、特許法第126条第1項ただし書き第1号ないし第3号に掲げる事項を目的とし、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではないから、同法第126条第2項の規定に適合する。

5.独立特許要件について
(1)検討の前提
上記4.で検討したとおり、本件訂正は、特許法第126条第1項ただし書き第1号の特許請求の範囲の減縮を目的とした訂正を含むから、訂正後における特許請求の範囲に記載されている事項により構成される発明、すなわち、本件訂正後の請求項1及び7に係る発明、並びに請求項1を引用する請求項2及び3に係る発明、並びに請求項7を引用する請求項8及び9に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を行う。

(2)優先権に関する判断
初めに、本件訂正後の請求項1及び7に係る発明、並びに請求項1を引用する請求項2及び3に係る発明、並びに請求項7を引用する請求項8及び9に係る発明が、優先権の利益を享受できるものであるか否かにつき検討する。
なお、以下においては、本件特許の優先権主張の基礎となる特願平1-67079号特許出願を「優先権基礎出願」という。
また、優先権基礎出願の願書に最初に添付した明細書、優先権基礎出願の願書に最初に添付した図面を、各々「優先権基礎出願当初明細書」、「優先権基礎出願当初図面」といい、これらを纏めて「優先権基礎出願当初明細書等」という。

(2-1)訂正後の請求項1に係る発明について
(2-1-1)訂正後の請求項1に係る発明
訂正後の請求項1に係る発明(以下、「訂正後発明1」という。)は、本件訂正により訂正された特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。
「【請求項1】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー、
上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」

(2-1-2)まず、訂正後発明1を以下のように構成要件1-Aないし1-Iに分節する。

1-A.複数のメモリセルをマトリクス状に配置したメモリセルアレイ、

1-B.上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、

1-C.上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、

1-D.上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー、

1-E.上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、 を備え、

1-F.上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、

1-G.上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、

1-H.上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする

1-I.半導体記憶装置。

(2-1-3)構成要件1-Aについて
優先権基礎出願当初明細書には、「本発明は、容量素子を単位記憶素子とした半導体記憶装置に関するものである。」(甲第2号証第1頁第11行及び第12行)、「第1図は本発明の第1の実施例における半導体記憶装置のデータ線増幅部を示すものである。第1図において、11,12,13,14,15はそれぞれ一対でなるデータ線を示し、容量素子よりなる記憶素子が接続される。」(同第6頁第19行ないし第7頁第3行)と記載されている。
ここにおいて、「単位記憶素子」とは、「メモリセル」を意味するものであることは当業者にとって自明であり、また、一般に、半導体記憶装置においては、複数の「単位記憶装置」、すなわち「メモリセル」がマトリクス状に配置されて「メモリセルアレイ」を構成することも当業者における技術常識であるから、優先権基礎出願当初明細書等には、訂正後発明1の構成要件1-Aである「複数のメモリセルをマトリクス状に配置したメモリセルアレイ」が記載されているものと認められる。

(2-1-4)構成要件1-Bについて
優先権基礎出願当初明細書には、「まず、データ線対11,12,13,14,15に、記憶素子から情報が転送され微小な電位差が生じる。」(甲第2号証第8頁第4行ないし第7行)と記載されている。
そして、一般に、半導体記憶装置においては、記憶素子、すなわちメモリセルからデータ線対への情報の転送は、メモリセルアレイの中の特定のワード線を活性化し、当該特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出すことにより行われることは、当業者における技術常識であるから、優先権基礎出願当初明細書等には、訂正後発明1の構成要件1-Bである「上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段」が記載されているものと認められる。

(2-1-5)構成要件1-Cについて
優先権基礎出願当初明細書には、「第2図は本発明の第2の実施例を示す半導体記憶装置のデータ線増幅部を示すものである。同図において、11,12,13,14,15は一対よりなるデータ線を示し、21,22,23,24,25は差動増幅器を示す。」(甲第2号証第10頁第1行ないし第5行)と記載されており、また、優先権基礎出願当初図面の第1図には、差動増幅器21ないし25がデータ線11ないし15にそれぞれ接続されていることが記載されている。ここにおいて、差動増幅器21ないし25は、データ線に読み出されたデータを増幅するものであることは当業者に自明な事項である。
そして、一般に、半導体メモリ装置において、データ線に読み出されたデータを増幅する増幅器をセンスアンプと称することは当業者において周知であるから、優先権基礎出願当初明細書等には、訂正後発明1の構成要件1-Cである「上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ」が記載されているものと認められる。

(2-1-6)構成要件1-D及び1-Eについて
優先権基礎出願当初明細書には、「第1図において、・・・3と31はP型電界効果型トランジスタであり、4と41はN型電界効果型トランジスタである。5はP型電界効果型トランジスタ3の駆動信号入力端子であり、6はN型電界効果型トランジスタ4の駆動信号入力端子である。・・・従来例の構成と異なるのは、リストア信号線100と差動増幅駆動信号線110とのそれぞれの他端に、それぞれ電界効果型トランジスタ31と同41とが接続されており、配線抵抗120,130を介して、それぞれのゲート端子に駆動信号が入力されている点である。 このように構成された半導体記憶装置について、次にその動作を説明する。・・・入力端子5及び同6の駆動信号により、電界効果型トランジスタ3,4が導通状態となり、リストア信号線及び差動増幅駆動信号線が起動され、差動増幅器が動作を開始する。ここまでは従来例と同様である。次に、この信号線に共通接続された複数の差動増幅器が動作し、多大な瞬時電流が流れ、70?77,81?87で示す配線抵抗成分71?77,81?87による電圧降下が生じるまえに、配線抵抗120,130とそれぞれの配線に付く容量成分で決定される時定数だけ遅延して、電界効果型トランジスタ31,41が導通状態となる。これにより、実効的に配線抵抗を半分近くまで減少させることが可能となる。」(甲第2号証第6頁第20行ないし第8頁第20行)、及び「以上のように、本実施例によれば、差動増幅駆動信号線をその信号線の両端で駆動し、同信号線の一端の駆動開始時間に対し、その他端の駆動開始時間を遅らせるという構成にすることにより、記憶素子容量の大容量化に伴って装置面積が増大し、そのため配線抵抗が増大しても、高速で安定な半導体記憶装置を得ることができる。」(同第9頁第12行ないし第18行)と記載されている。
ここにおいて、優先権基礎出願当初明細書の「P型電界効果型トランジスタ3」及び「P型電界効果型トランジスタ」「31」は、「リストア信号線100」の両端に接続され、「N型電界効果型トランジスタ4」及び「N型電界効果型トランジスタ」「41」は、「差動増幅駆動信号線110」の両端に接続されていることは明らかである。そして、これらの各トランジスタは、差動増幅器を駆動すなわちドライブするものであり、また、優先権基礎出願当初明細書の「差動増幅駆動信号線」と訂正後発明1の「駆動信号線」が同一のものであることは当業者に自明な事項であるから、優先権基礎出願当初明細書等には、訂正後発明1の構成要件1-Dである「上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー」、及び構成要件1-Eである「上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」を備える構成が記載されているものと認められる。

(2-1-7)構成要件1-F及び1-Gについて
優先権基礎出願当初明細書には、「各差動増幅器21,22,23,24,25は、同22に代表して示すように、ゲート端子が交差接続された一対のN型電界効果型トランジスタと、ゲート端子が交差接続された一対のP型電界効果型トランジスタよりなり、共通のリストア信号線100と、差動増幅駆動信号線110に配線抵抗71?77,81?87を介して接続されている。」(甲第2号証第2頁第11行ないし第18行)と記載されている。
また、優先権基礎出願当初図面の第1図には、リストア信号線100が、複数の差動増幅器21?25の並びに沿って伸び、かつ、リストア信号線100上の、抵抗81ないし87のいずれかを間に挟んだ複数の接続点において複数の差動増幅器21ないし25に接続されていること、及び差動駆動信号線110が、複数の差動増幅器21?25の並びに沿って伸び、かつ、差動増幅駆動信号線110上の、抵抗71ないし77のいずれかを間に挟んだ複数の接続点において複数の差動増幅器21ないし25に接続されていることが記載されている。
しがたって、優先権基礎出願明細書等には、訂正後発明1の構成要件1-Fである「上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ている構成、及び構成要件1-Gである「上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ている構成が記載されているものと認められる。

(2-1-8)構成要件1-Hについて
優先権基礎出願当初明細書には、「入力端子5及び同6の駆動信号により、電界効果型トランジスタ3,4が導通状態となり、リストア信号線及び差動増幅駆動信号線が起動され、差動増幅器が動作を開始する。」(甲第2号証第8頁第7行ないし第10行)、「次に、この信号線に共通接続された複数の差動増幅器が動作し、多大な瞬時電流が流れ、71?77,81?87で示す配線抵抗成分71?77,81?87による電圧降下が生じるまえに、配線抵抗120,130とそれぞれの配線に付く容量成分で決定される時定数だけ遅延して、電界効果型トランジスタ31,41が導通状態となる。これにより、実効的に配線抵抗を半分近くまで減少させることが可能になる。・・・遅延を持たせて電界効果型トランジスタ31,41を働かせることにより、差動増幅器動作時の瞬時電流のピーク値を抑えることが可能となり、動作安定化にその効果はきわめて大きい。」(同第8頁第11行ないし第9頁第11行)と記載されている。
また、優先権基礎出願当初図面の第1図には、複数の差動増幅器21ないし25がリストア信号線100及び差動増幅駆動信号線110を介してトランジスタ3,4及び31,41に接続されている構成が記載されている。
そして、優先権基礎出願当初図面の第1図には、リストア信号線100及び差動増幅駆動信号線110が複数の差動増幅器21ないし25の並びに沿って伸びていることが記載されており、かつ、複数の差動増幅器21ないし25の並びに沿って伸びているリストア信号線100及び差動増幅駆動信号線110以外から差動増幅器21ないし25に動作電流を供給する経路は記載されていないから、優先権基礎出願当初明細書等には、訂正後発明1の構成要件1-Hである「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作する」という構成が記載されているものと認められる。

(2-1-9)構成要件1-Iについて
優先権基礎出願当初明細書に記載された発明の名称からも明らかなように、優先権基礎出願当初明細書等には、訂正後発明1の構成要件1-Iである「半導体記憶装置」が記載されているものと認められる。

(2-1-10)訂正後発明1の優先権についての纏め
以上、検討したとおり、優先権基礎出願当初明細書等には、訂正後発明1が記載されているから、訂正後発明1は、優先権の利益を享受できるものである。

(2-2)訂正後の請求項7に係る発明について
(2-2-1)訂正後の請求項7に係る発明
訂正後の請求項7に係る発明(以下、「訂正後発明7」という。)は、本件訂正により訂正された特許請求の範囲の請求項7に記載された事項により特定される、以下のとおりのものである。
「【請求項7】 複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」

(2-2-2)まず、訂正後発明7を以下のように構成要件7-Aないし7-Iに分節する。

7-A.複数のメモリセルをマトリクス状に配置したメモリセルアレイ、

7-B.上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、

7-C.上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、

7-D.上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、

7-E.上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、 を備え、

7-F.上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、

7-G.上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、

7-H.上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする

7-I.半導体記憶装置。

(2-2-3)構成要件7-Aについて
構成要件7-Aは、構成要件1-Aと同一であるから、上記(2-1-3)において検討したとおり、優先権基礎出願当初明細書等に記載されていることが明らかである。

(2-2-4)構成要件7-Bについて
優先権基礎出願当初明細書には、「まず、データ線対11,12,13,14,15に、記憶素子から情報が転送され微小な電位差が生じる。」(甲第2号証第8頁第4行ないし第7行)と記載されている。
そして、一般に、半導体記憶装置においては、記憶素子、すなわちメモリセルからデータ線対への情報の転送は、メモリセルアレイの中の特定のワード線を活性化し、当該特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出すことにより行われることは、当業者における技術常識であるから、優先権基礎出願当初明細書等には、訂正後発明7の構成要件7-Bである「上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段」が記載されているものと認められる。

(2-2-5)構成要件7-Cについて
優先権基礎出願当初明細書には、「第2図は本発明の第2の実施例を示す半導体記憶装置のデータ線増幅部を示すものである。同図において、11,12,13,14,15は一対よりなるデータ線を示し、21,22,23,24,25は差動増幅器を示す。」(甲第2号証第10頁第1行ないし第5行)と記載されており、また、優先権基礎出願当初図面の第1図には、差動増幅器21ないし25がデータ線11ないし15にそれぞれ接続されていることが記載されている。ここにおいて、差動増幅器21ないし25は、データ線に読み出されたデータを増幅するものであることは当業者に自明な事項である。
そして、一般に、半導体メモリ装置において、データ線に読み出されたデータを増幅する増幅器をセンスアンプと称することは当業者において周知であるから、優先権基礎出願当初明細書等には、訂正後発明7の構成要件7-Cである「上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ」が記載されているものと認められる。

(2-2-6)構成要件7-D及び7-Eについて
優先権基礎出願当初明細書には、「第1図において、・・・3と31はP型電界効果型トランジスタであり、4と41はN型電界効果型トランジスタである。5はP型電界効果型トランジスタ3の駆動信号入力端子であり、6はN型電界効果型トランジスタ4の駆動信号入力端子である。・・・従来例の構成と異なるのは、リストア信号線100と差動増幅駆動信号線110とのそれぞれの他端に、それぞれ電界効果型トランジスタ31と同41とが接続されており、配線抵抗120,130を介して、それぞれのゲート端子に駆動信号が入力されている点である。 このように構成された半導体記憶装置について、次にその動作を説明する。・・・入力端子5及び同6の駆動信号により、電界効果型トランジスタ3,4が導通状態となり、リストア信号線及び差動増幅駆動信号線が起動され、差動増幅器が動作を開始する。ここまでは従来例と同様である。次に、この信号線に共通接続された複数の差動増幅器が動作し、多大な瞬時電流が流れ、70?77,81?87で示す配線抵抗成分71?77,81?87による電圧降下が生じるまえに、配線抵抗120,130とそれぞれの配線に付く容量成分で決定される時定数だけ遅延して、電界効果型トランジスタ31,41が導通状態となる。これにより、実効的に配線抵抗を半分近くまで減少させることが可能となる。」(甲第2号証第6頁第20行ないし第8頁第20行)、及び「以上のように、本実施例によれば、差動増幅駆動信号線をその信号線の両端で駆動し、同信号線の一端の駆動開始時間に対し、その他端の駆動開始時間を遅らせるという構成にすることにより、記憶素子容量の大容量化に伴って装置面積が増大し、そのため配線抵抗が増大しても、高速で安定な半導体記憶装置を得ることができる。」(同第9頁第12行ないし第18行)と記載されている。
ここにおいて、優先権基礎出願当初明細書の「P型電界効果型トランジスタ3」及び「P型電界効果型トランジスタ」「31」は、「リストア信号線100」の両端に接続され、「N型電界効果型トランジスタ4」及び「N型電界効果型トランジスタ」「41」は、「差動増幅駆動信号線110」の両端に接続されていることは明らかである。そして、優先権基礎出願当初明細書の「なお、実施例において、差動増幅信号の駆動をその信号線の両端で駆動するとしたが、さらに複数箇所で駆動してもよい。」(同第11頁第5行ないし第7行)という記載を参酌すると、優先権基礎出願明細書には、「P型電界効果型トランジスタ3」及び「P型電界効果型トランジスタ」「31」、並びにN型電界効果型トランジスタ4」及び「N型電界効果型トランジスタ」「41」が、各々「リストア信号線100」及び「差動増幅駆動信号線110」の両端のみならず、当該「リストア信号線100」及び「差動増幅駆動信号線110」の複数の位置に接続されている構成が記載されていることが明らかである。
また、これらの各トランジスタは、差動増幅器を駆動すなわちドライブするものであり、また、優先権基礎出願当初明細書の「差動増幅駆動信号線」と訂正後発明7の「駆動信号線」が同一のものであることは当業者に自明な事項であるから、優先権基礎出願当初明細書等には、訂正後発明7の構成要件7-Dである「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー」、及び構成要件7-Eである「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」を備える構成が記載されているものと認められる。

(2-2-7)構成要件7-Fないし7-Iについて
構成要件7-Fないし7-Iは、構成要件1-Fないし1-Iと同一であるから、上記(2-1-7)ないし(2-1-9)において検討したとおり、優先権基礎出願当初明細書等に記載されていることが明らかである。

(2-2-8)訂正後発明7の優先権についての纏め
以上、検討したとおり、優先権基礎出願当初明細書等には、訂正後発明7が記載されているから、訂正後発明7は、優先権の利益を享受できるものである。

(2-3)訂正後の請求項2、3、8及び9に係る発明について
訂正後の請求項2及び3に係る発明は、訂正後発明1に対して、さらに請求項2及び3に記載された構成要件を各々付加したものであるが、請求項2及び3に記載された構成要件は、各々優先権基礎出願当初図面の第1図及び第2図に記載されていることが明らかであるから、優先権基礎出願当初明細書等には、訂正後発明1と同様に訂正後の請求項2及び3に係る発明が記載されている。
また、訂正後の請求項8及び9に係る発明は、訂正後発明7に対して、さらに請求項8及び9に記載された構成要件を各々付加したものであるが、請求項8及び9に記載された構成要件は、各々優先権基礎出願当初図面の第1図及び第2図に記載されていることが明らかであるから、優先権基礎出願当初明細書等には、訂正後発明7と同様に訂正後の請求項8及び9に係る発明が記載されている。
したがって、訂正後の請求項2、3、8及び9に係る発明は、優先権の利益を享受できるものである。

(3)特許法第29条の2についての判断
次に、訂正後発明1及び7、並びに訂正後の請求項1を引用する請求項2及び3に係る発明、並びに訂正後の請求項7を引用する請求項8及び9に係る発明が、本件特許の優先権主張の日前の特許出願であって、当該優先権主張の日後に出願公開がなされた甲第3号証に係る特許出願、すなわち特願昭63-329522号特許出願(以下、「先願」という。)の願書に最初に添付した明細書又は図面に記載された発明であるか否かにつき検討する。
なお、以下においては、先願の願書に最初に添付した明細書、先願の願書に最初に添付した図面を、各々「先願明細書」、「先願図面」といい、これらを纏めて「先願明細書等」という。

(3-1)訂正後の請求項1について
(3-1-1)訂正後発明1
訂正後発明1は、上記(2-1-1)に記載したとおりのものである。

(3-1-2)先願発明
(3-1-2-1)先願当初明細書には、第1図ないし第4図とともに以下の事項が記載されている。
「[産業上の利用分野]
本発明は高集積DRAMのセンシング回路に適合した、記憶装置のセンスアンプ分割制御回路に関するものである。
[従来の技術及び発明が解決しようとする問題点]
記憶容量が増加すると、セルの数とこれによるセンシング回路が増加し、このため、特にセンシング回路のレイアウトによって発生するローデング(loading)抵抗及びキャパシタの容量が増加するので、センシングする際、ピーク電流が高くなってビットラインの信号電圧が低下し、また、センシング速度が低下する等、記憶容量の増加によるDRAMの信頼性の低下を招来する。これを第1図を参照して説明すると次の通りである。
即ち、従来のセンスアンプ分割制御回路では、NMOSセンシング制御トランジスターM_(1)を介した電圧V_(SS)とPMOSセンシング制御トランジスタM_(2)を介した電圧V_(CC)が、1/2V_(CC)プリチャージ回路PCを経て、第4図ようにNMOSセンスアンプNAとPMOSセンスアンプPAとで構成されている各センスアンプSAへ印加されるように接続されており、そして、上記のセンシング制御トランジスタM_(1)、M_(2)のそれぞれのゲートに、外部センスアンプ制御回路(図示せず)からのセンシング制御信号/LA(審決注:アッパーラインがシステムの制限のため審決に表示できないので、「/」にて代用した。)、LAがそれぞれ印加される。
ここで、抵抗Rは、レイアウト時に生ずる寄生抵抗であり、その抵抗値は、金属Alの薄板の抵抗値であるので小さな値である。
このような構成の従来のセンスアンプ分割制御回路では、センシング制御トランジスタM_(1)、M_(2)が動作する際、同時に多数のセンスアンプSA_(1)?SA_(n)が制御されるので、各々のセンスアンプSA_(1)?SA_(n)のセンシングノード/S、Sを放電又は充電する時に、センシング制御トランジスタM_(1)、M_(2)を介して、V_(CC)及V_(SS)の電源ラインのピーク電流が急に上昇し、di/dt成分が増加する。この結果、V_(CC)及びV_(SS)の電源ラインのインダクタンス成分がV_(CC)及びV_(SS)に雑音を誘発し(V_(n)=L・di/dt、V_(n)は雑音電圧である)、センスアンプが動作する時にビットラインの信号電圧が減少し(第4図参照:ΔV_(BL)=V_(BL)-V_(/BL))、センシング速度が低下する。
本発明は、このような問題点を解決するために案出されたものであり、各々のセンスアンプのセンシングノード毎にセンシング制御トランジスタを接続し、上記センシング制御トランジスタを、所定の個数を一単位として遅延補償用金属線で接続することにより、センシングする際、電源ラインからのピーク電流による雑音を減らし、ビットラインの信号電圧を増加させてセンスアンプの動作を安定化させることができ、更に、センシング速度を向上させることができる記憶装置のセンスアンプ分割制御回路を提供することを目的としたものである。
[問題点を解決するための手段]
上記目的を達成するため、本発明によれば、記憶装置のデータセンシング回路において、1/2V_(CC)プリチャージ回路へ共通に接続されている複数のセンスアンプの各々の1対のセンシングノードのそれぞれがNMOSセンシング制御トランジスタ及びPMOSセンシング制御トランジスタを介して第1の電源及び第2の電源に接続されていると共に、各該センシング制御トランジスタのゲートが抵抗Rを順次介してセンシング制御信号を印加されるように接続されており、もって各該センスアンプの動作時間が互いに相違させられていることを特徴とする記憶装置のセンスアンプ分割制御回路が提供される。
[実施例]
以下、添付図面を参照して本発明の実施例について説明する。
第2図を参照するに、本発明に係るセンスアンプ分割制御回路は、1/2V_(CC)プリチャージ回路PCへ共通に接続されたセンスアンプSA1?SAnの各々のNMOSセンスアンプNA及びPMOSセンスアンプPA(第4図参照)のセンシンノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加されるように接続されている。
上記各NMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)のゲートは、抵抗Rを順次介してセンシング制御信号/LA及びLAがそれぞれ印加されるように接続されており、またK個を単位にするセンシング制御トランジスタ群N_(1)?N_(k)、N_(k+1)?N_(2k)……及びP_(1)?P_(k+1)?P_(2k)……は、遅延補償用抵抗R_(t)を順次介して上記センシング制御信号/LA及びLAをそれぞれ印加されるように接続されている。ここで、電圧V_(SS)は接地レベルであり、抵抗Rはレイアウト時に生ずる寄生抵抗であり、遅延補償用抵抗R_(t)は金属線自体が持つ抵抗である。
また、第3図に示されている本発明の他の実施例の構成では、上述した第2図に示されている構成から、1/2V_(CC)プリチャージ回路PCと各センスアンプSA_(1)?SA_(n)を共通に等化させるための等化ラインとが除去されており、そして、センスアンプSA_(1)?SA_(n)の各々は、独立的なセンシングノード/S_(1)?/S_(n)及びS_(1)-S_(n)を有している。
このように構成された本発明の作用及び効果は、次の通りである。外部のセンスアンプ制御回路から発生されるセンシング制御信号LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンする。これにより、センシングノード/Sの電圧1/2V_(CC)が上記NMOSセンシング制御トランジスタN1を介して放電され、センスアンプSA_(1)がデータセンシングされる。この時、他のNMOSセンシング制御トランジスタN_(2)?N_(n)は、それらのゲートに存在する直列抵抗RによってNMOSセンシング制御トランジスタのターンオン時間が遅延される。この結果、各センシング制御トランジスタN_(1)?N_(k)、N_(k+1)?N_(2k)、……N_(n)のターンオンされる時点が抵抗Rによって遅延され、もって、センスアンプのセンシング時間差による電流I_(SS)の時間変化率di/dtの減少、即ちピーク電流の減少をもたらすことができる。しかしながら、センシング制御トランジスタのターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗R_(t)により、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群N_(1)?N_(k)、N_(k+1)?N_(2k)……別に生ずる。
この遅延補償用抵抗R_(t)は金属線自体の抵抗値で決定されるが、これは数十オームに過ぎないため、センシング時間に対する影響はほとんど無視することができるが、上記センシング制御信号LAの入力端に近接したセンシング制御トランジスタ群と、それから離隔したセンシング制御トランジスタ群との間には、抵抗R_(t)によって若干のセンシング遅延が発生し得る。しかしながら、このようなセンシング時間の差は、電流I_(SS)の時間変化量di/dtを減少させるので、ピーク電流の大きさを減少させる。
他方、アクティブリストア(Active Restore)時にセンシング制御信号LAがハイレベル状態からローレベル状態に遷移する時には、PMOSセンシング制御トランジスタP_(1)がターンオンし、センシングノードSは電圧1/2V_(CC)から電圧V_(CC)に充電され、他のPMOSセンシング制御トランジスタP_(2)?P_(n)もそれらのゲート抵抗Rによって順次遅延してターンオンする。ここでも、上記と同様に、PMOSセンシング制御トランジスタ群P_(1)?P_(k)、P_(k+1)?P_(2k)……毎に遅延補償用抵抗R_(t)が設置されているので、上記NMOSセンシング制御トランジスタ群における動作と同様に動作する。
第5図は上述した本発明の動作を概略的に図式化したタイミングチャートであって、1(審決注:丸数字の○がシステムの制限のため審決に表示できないので、「○」の表示は省略した。)及び1’は、それぞれセンシング制御トランジスタN_(1)及びN_(n)のゲート電圧であり、2及び2’は、それぞれセンスアンプSA_(1)及びSA_(n)のセンシングノード/Sの電圧を示す。また、3及び3’は、それぞれセンシング制御トランジスタP_(1)及びP_(n)のゲート電圧であり、4及び4’は、それぞれセンスアンプSA_(1)及びSA_(n)のセンシングノードSの電圧を示す。また5及び5’は、それぞれセンスアンプSA_(1)及びS_(n)のビットラインBLの電圧V_(BL)であり、6及び6’は、それぞれセンスアンプSA_(1)及びSA_(n)の反対側のビットラインBLの電圧V_(/BL)である。
第3図に示されている実施例の場合、センスアンプSA_(1)?SA_(n)の各々にそれぞれのセンシングノード/S_(1)?/S_(n)及びS_(1)?S_(n)を独立に設けたことにより、上記センスアンプSA_(1)?SA_(n)が動作する際、各センシングノード/S_(1)?/S_(n)及びS_(1)-S_(n)が、センシング制御トランジスタ(N_(1)?N_(n),P_(1)?P_(n))のターンオンによって徐々にV_(cc)に充電され、V_(ss)に放電されるので、電源ラインのピーク電流I_(cc)及びI_(ss)が大きく減少する。」(甲第3号証第1頁右下欄第17行?第4頁左上欄第13行)
ここにおいて、上記の記載中の「外部のセンスアンプ制御回路から発生されるセンシング制御信号LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンする。」(甲第3号証第3頁右上欄第2行ないし第6行)についてみると、NMOSセンシング制御トランジスタN_(1)のゲートに印加されている信号は、LAではなく/LAであることが第2図から明らかであり、かつ、仮に、NMOSセンシング制御トランジスタN_(1)のゲートに印加されている信号がLAであったとすると、NMOSセンシング制御トランジスタN_(1)のゲートとPMOSセンシング制御トランジスタP_(1)のゲートの両方にLAが印加されることになり、正常な動作が行えないことが明らかであるから、「外部のセンスアンプ制御回路から発生されるセンシング制御信号LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンする。」における「センシング制御信号LA」は「センシング制御信号/LA」の誤記であると認められる。

(3-1-2-2)先願当初図面の第2図には、「NMOSセンシング制御トランジスタN_(1)」及び「PMOSセンシング制御トランジスタP_(1)」と、「NMOSセンシング制御トランジスタN_(n)」及び「PMOSセンシング制御トランジスタP_(n)」が、「等化ライン」の両端に接続されていることが示されている。
また、先願当初図面の第4図には、センスアンプがビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅することが示されている。
さらに、先願当初図面の第2図には、1/2V_(CC)プリチャージ回路PCへ共通に接続された各センスアンプSA_(1)?SA_(n)を共通に等化させるための等化ラインが、センスアンプSA_(1)?SA_(n)の並びに沿って伸び、かつ、複数の接続点において各センスアンプSA_(1)?SA_(n)と接続されていることが明らかである。

(3-1-2-3)以上を総合すると、先願当初明細書等には、以下の発明(以下、「先願発明」という。)が記載されているものと認められる。
「1/2V_(CC)プリチャージ回路PCへ共通に接続された各センスアンプSA_(1)?SA_(n)を共通に等化させるための等化ラインを有し、センスアンプSA_(1)?SA_(n)の各々のNMOSセンスアンプNA及びPMOSセンスアンプPAのセンシングノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加されるように接続されている、高集積DRAMのセンシング回路に適合したセンスアンプ分割制御回路であって、
前記等化ラインは、センスアンプSA_(1)?SA_(n)の並びに沿って伸び、かつ、複数の接続点において各センスアンプSA_(1)?SA_(n)と接続され、
NMOSセンシング制御トランジスタN_(1)及びPMOSセンシング制御トランジスタP_(1)と、NMOSセンシング制御トランジスタN_(n)及びPMOSセンシング制御トランジスタP_(n)が、等化ラインの両端に接続され、
外部のセンスアンプ制御回路から発生されるセンシング制御信号/LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンすることにより、センシングノード/Sの電圧1/2V_(CC)が上記NMOSセンシング制御トランジスタN_(1)を介して放電され、センスアンプSA_(1)がデータセンシングされ、
他方、アクティブリストア(Active Restore)時にセンシング制御信号LAがハイレベル状態からローレベル状態に遷移する時には、PMOSセンシング制御トランジスタP_(1)がターンオンし、センシングノードSは電圧1/2V_(CC)から電圧V_(CC)に充電され、
NMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)のゲートは、抵抗Rを順次介してセンシング制御信号/LA及びLAがそれぞれ印加されるように接続されており、またK個を単位にするセンシング制御トランジスタ群N_(1)?N_(k)、N_(k+1)?N_(2k)……及びP_(1)?P_(k)、P_(k+1)?P_(2k)……は、遅延補償用抵抗R_(t)を順次介して上記センシング制御信号/LA及びLAがそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Rによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗R_(t)により、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ、各該センスアンプがビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅するセンスアンプ分割制御回路。」

(3-1-3)対比
(3-1-3-1)以下に、訂正後発明1と先願発明とを、上記(2-1-2)に記載した訂正後発明1の各構成要件毎に対比する。
a.構成要件1-A、1-B及び1-I
先願発明の「ビットラインBL、/BL」にメモリセルのデータが読み出されることは技術常識であるから、先願発明の「ビットラインBL、/BL」は、訂正後発明1の「複数のデータ線」に相当する。
また、先願発明の「高集積DRAM」も訂正後発明1と同様に「複数のメモリセルをマトリクス状に配置したメモリセルアレイ」及び「上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段」を有することは、技術常識から明らかである。
そして、先願発明は、「記憶装置のセンスアンプ分割制御回路」に関する発明であるが、当該「記憶装置」は半導体を用いたものであることは明らかであり、かつ、先願発明の「記憶装置のセンスアンプ分割制御回路」は、「記憶装置」と一体不可分のものであるから、先願発明は実質的に「記憶装置」に関する発明ということができる。
したがって、先願発明は、構成1-A、1-B及び1-Iを有している。

b.構成要件1-C
先願発明の「センスアンプSA_(1)?SA_(n)」は、「ビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅する」ものであるから、先願発明の「センスアンプSA_(1)?A_(n)」と訂正後発明1の構成要件1-Cである「上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ」とは、「上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の」「増幅器からなるセンスアンプ」である点で一致する。

c.構成要件1-D
先願発明の「等化ライン」は、「センスアンプSA_(1)?SA_(n)」に共通に接続されているから、訂正後発明1の「リストア信号線」及び「駆動信号線」とは、「上記センスアンプの複数の増幅器が共通に接続された信号線」である点で一致する。
また、先願発明は、「センスアンプSA_(1)?SA_(n)の各々のNMOSセンスアンプNA及びPMOSセンスアンプPAのセンシングノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加される」構成となっているから、先願発明の「NMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)」は、訂正後発明1の「センスアンプドライバー」に相当する。
そして、先願発明の「NMOSセンシング制御トランジスタN_(1)とPMOSセンシング制御トランジスタP_(1)」及び「NMOSセンシング制御トランジスタN_(n)とPMOSセンシング制御トランジスタP_(n)」は、「等化ライン」の両端に接続されるから、訂正後発明1の構成要件1-Dである「上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー」とは、「上記センスアンプの複数の」「増幅器が共通に接続された」「信号線の両端に接続された第1,第2のセンスアンプドライバー」である点で一致する。

d.構成要件1-E
先願発明において、「K個を単位にするセンシング制御トランジスタ群N_(1)?N_(k)、N_(k+1)?N_(2k)……及びP_(1)?P_(k)、P_(k+1)?P_(2k)……は、遅延補償用抵抗R_(t)を順次介して上記センシング制御信号/LA及びLAをそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Rによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗R_(t)により、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ」ているから、先願発明の「抵抗Rと遅延補償用抵抗R_(t)」は、訂正後発明1の構成要件1-Eである「上記第1、第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」に相当する。

e.構成要件1-F及び1-G
先願発明の「前記等化ラインは、センスアンプSA_(1)?SA_(n)の並びに沿って伸び、かつ、複数の接続点において各センスアンプSA_(1)?SA_(n)と接続され」る構成と、訂正後発明1の構成要件1-F及び1-Gである「上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、 上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」る構成とは、「信号線は、上記複数の」「増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の」「増幅器に接続され」ている点で一致する。

f.構成要件1-H
先願発明は、訂正後発明1の構成要件1-Hに相当する構成を有していない。

(3-1-3-2)したがって、訂正後発明1と先願発明とを比較すると、両者は、
「複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の増幅器からなるセンスアンプ、
上記センスアンプの複数の増幅器が共通に接続された信号線の両端に接続された第1,第2のセンスアンプドライバー、
上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記信号線は、上記複数の増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の増幅器に接続されていることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違する。

(相違点1)
「センスアンプ」の複数の増幅器が、訂正後発明1は「差動増幅器」であるのに対して、先願発明は差動増幅器であるという特定がなされていない点。
(相違点2)
信号線が、訂正後発明1では、「リストア信号線」、及び「駆動信号線」であるのに対して、先願発明では、「等化ライン」である点。
(相違点3)
訂正後発明1は「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作する」構成となっているのに対して、先願発明はそのような構成を有していない点。

(3-1-4)判断
(3-1-4-1)相違点1について
先願発明の「センスアンプ」は、ビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅しており、このような差電圧を増幅する増幅器としては、通常、差動増幅器を用いるから、相違点1は、実質的なものではない。

(3-1-4-2)相違点2について
先願発明は、「外部のセンスアンプ制御回路から発生されるセンシング制御信号/LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンすることにより、センシングノード/Sの電圧1/2V_(CC)が上記NMOSセンシング制御トランジスタN_(1)を介して放電され、センスアンプSA_(1)がデータセンシングされ、 他方、アクティブリストア(Active Restore)時にセンシング制御信号LAがハイレベル状態からローレベル状態に遷移する時には、PMOSセンシング制御トランジスタP_(1)がターンオンし、センシングノードSは電圧1/2V_(CC)から電圧V_(CC)に充電され」る構成となっており、「センスアンプSA_(1)?SA_(n)の各々のNMOSセンスアンプNA及びPMOSセンスアンプPAのセンシングノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加され」ているから、先願発明の「等化ライン」には、「センシング制御信号/LA」がローレベル状態からハイレベル状態に遷移し、「センシング制御信号LA」がハイレベル状態からローレベル状態に遷移する際には、電圧V_(SS)及びV_(CC)が印加されることが明らかである。
したがって、先願発明においては、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、並びに「等化ライン」が分担して、訂正後発明1の「駆動信号線」及び「リストア信号線」の機能を果たしているものと認められる。
よって、先願発明の「等化ライン」は、訂正後発明1の「駆動信号線」及び「リストア信号線」に相当するものと認められるから、相違点2は、実質的なものではない。

(3-1-4-3)相違点3について
上記(3-1-4-2)において検討したとおり、先願発明においては、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、並びに「等化ライン」が分担して、訂正後発明1の「駆動信号線」及び「リストア信号線」の機能を果たしている。そして、「前記等化ラインは、センスアンプSA_(1)?SA_(n)の並びに沿って伸び」ているのであるから、先願発明は、「センスアンプSA_(1)?SA_(n)」の動作時には、「等化ライン」を介して、「センスアンプSA_(1)?SA_(n)」の並びに沿って電流が供給されているものと認められる。
しかしながら、先願発明においては、「等化ライン」とは別に設けられた、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と「対応するセンスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線を通じても電流が流れることは明らかであるから、先願発明は、訂正後発明1の「リストア信号線」及び「駆動信号線」に相当する「等化ライン」に流れる電流のみで「センスアンプSA_(1)?SA_(n)」が動作する構成とはなっていない。
そして、先願当初明細書の「また、第3図に示されている本発明の他の実施例の構成では、上述した第2図に示されている構成から、1/2V_(CC)プリチャージ回路PCと各センスアンプSA_(1)?SA_(n)を共通に等化させるための等化ラインとが除去されており、そして、センスアンプSA_(1)?SA_(n)の各々は、独立的なセンシングノード/S_(1)?/S_(n)及びS_(1)-S_(n)を有している。」(甲第3号証第3頁左上欄第13行ないし第20行)、及び先願当初図面の第3図から明らかなように、先願当初明細書等には、「等化ライン」を除去した構成も記載されており、さらに、先願明細書には、「第3図に示されている実施例の場合、センスアンプSA_(1)?SA_(n)の各々にそれぞれのセンシングノード/S_(1)?/S_(n)及びS_(1)?S_(n)を独立に設けたことにより、上記センスアンプSA_(1)?SA_(n)が動作する際、各センシングノード/S_(1)?/S_(n)及びS_(1)-S_(n)が、センシング制御トランジスタ(N_(1)?N_(n),P_(1)?P_(n))のターンオンによって徐々にV_(cc)に充電され、V_(ss)に放電されるので、電源ラインのピーク電流I_(cc)及びI_(ss)が大きく減少する。」(同第4頁左上欄第4行ないし第13行)と、「等化ライン」を除去した構成の優位性について記載されていることを参酌すると、先願発明において「センスアンプSA_(1)?SA_(n)」を動作させるためには、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線が重要な役割を果たすものであると認められる。
そして、訂正後発明1においては、先願発明の「NMOSセンシング制御トランジスタN_(1)?N_(n)」及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」、並びに、それらと「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線に相当するものが不要となることから、先願発明と比較して回路構成が簡単になるという効果を奏することが明らかである。
したがって、相違点3は単なる表現上の差異や、設計上の微差とはいえない実質的な相違点であり、訂正後発明1の構成1-Hが先願当初明細書等に実質的に記載されているということはできない。

(3-1-4-4)訂正後発明1と先願発明との同一性についての纏め
以上検討したとおり、訂正後発明1は、先願当初明細書等に記載された発明ではないから、特許法第29条の2の規定により、特許を受けることができないものに該当しない。

(3-2)訂正後の請求項7について
(3-2-1)訂正後発明7
訂正後発明7は、上記(2-2-1)に記載したとおりのものである。

(3-2-2)先願発明
先願当初明細書等には、上記(3-1-2-3)に記載したとおり、以下の先願発明が記載されている。
「1/2V_(CC)プリチャージ回路PCへ共通に接続された各センスアンプSA_(1)?SA_(n)を共通に等化させるための等化ラインを有し、センスアンプSA_(1)?SA_(n)の各々のNMOSセンスアンプNA及びPMOSセンスアンプPAのセンシングノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加されるように接続されている、高集積DRAMのセンシング回路に適合したセンスアンプ分割制御回路であって、
前記等化ラインは、センスアンプSA_(1)?SA_(n)の並びに沿って伸び、かつ、複数の接続点において各センスアンプSA_(1)?SA_(n)と接続され、
NMOSセンシング制御トランジスタN_(1)及びPMOSセンシング制御トランジスタP_(1)と、NMOSセンシング制御トランジスタN_(n)及びPMOSセンシング制御トランジスタP_(n)が、等化ラインの両端に接続され、
外部のセンスアンプ制御回路から発生されるセンシング制御信号/LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンすることにより、センシングノード/Sの電圧1/2V_(CC)が上記NMOSセンシング制御トランジスタN_(1)を介して放電され、センスアンプSA_(1)がデータセンシングされ、
他方、アクティブリストア(Active Restore)時にセンシング制御信号LAがハイレベル状態からローレベル状態に遷移する時には、PMOSセンシング制御トランジスタP_(1)がターンオンし、センシングノードSは電圧1/2V_(CC)から電圧V_(CC)に充電され、
NMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)のゲートは、抵抗Rを順次介してセンシング制御信号/LA及びLAがそれぞれ印加されるように接続されており、またK個を単位にするセンシング制御トランジスタ群N_(1)?N_(k)、N_(k+1)?N_(2k)……及びP_(1)?P_(k)、P_(k+1)?P_(2k)……は、遅延補償用抵抗R_(t)を順次介して上記センシング制御信号/LA及びLAがそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Rによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗R_(t)により、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ、各該センスアンプがビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅するセンスアンプ分割制御回路。」

(3-2-3)対比
(3-2-3-1)以下に、訂正後発明7と先願発明とを、上記(2-2-2)に記載した訂正後発明7の各構成要件毎に対比する。
a.構成要件7-A、7-B及び7-I
先願発明の「ビットラインBL、/BL」にメモリセルのデータが読み出されることは技術常識であるから、先願発明の「ビットラインBL、/BL」は、訂正後発明7の「複数のデータ線」に相当する。
また、先願発明の「高集積DRAM」も訂正後発明7と同様に「複数のメモリセルをマトリクス状に配置したメモリセルアレイ」及び「上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段」を有することは、技術常識から明らかである。
そして、先願発明は、「記憶装置のセンスアンプ分割制御回路」に関する発明であるが、当該「記憶装置」は半導体を用いたものであることは明らかであり、かつ、先願発明の「記憶装置のセンスアンプ分割制御回路」は、「記憶装置」と一体不可分のものであるから、先願発明は実質的に「記憶装置」に関する発明ということができる。
したがって、先願発明は、構成7-A、7-B及び7-Iを有している。

b.構成要件7-C
先願発明の「センスアンプSA_(1)?SA_(n)」は、「ビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅する」ものであるから、先願発明の「センスアンプSA_(1)?A_(n)」と訂正後発明7の構成要件7-Cである「上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ」とは、「上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の」「増幅器からなるセンスアンプ」である点で一致する。

c.構成要件7-D
先願発明の「等化ライン」は、「センスアンプSA_(1)?SA_(n)」に共通に接続されているから、訂正後発明7の「リストア信号線」及び「駆動信号線」とは、「上記センスアンプの複数の増幅器が共通に接続された」「信号線」である点で一致する。
また、先願発明は、「センスアンプSA_(1)?SA_(n)の各々のNMOSセンスアンプNA及びPMOSセンスアンプPAのセンシングノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加される」構成となっているから、先願発明の「NMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)」は、訂正後発明7の「センスアンプドライバー」に相当する。
そして、先願発明の「NMOSセンシング制御トランジスタN_(1)?N_(n)」、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」は、「等化ライン」の複数の位置に接続されているから、訂正後発明7の構成要件7-Dである「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー」とは、「上記複数の」「増幅器が共通に接続された」「信号線の複数の位置に接続された複数のセンスアンプドライバー」である点で一致する。

d.構成要件7-E
先願発明において、「K個を単位にするセンシング制御トランジスタ群N_(1)?N_(k)、N_(k+1)?N_(2k)……及びP_(1)?P_(k)、P_(k+1)?P_(2k)……は、遅延補償用抵抗R_(t)を順次介して上記センシング制御信号/LA及びLAをそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Rによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗R_(t)により、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ」ているから、先願発明の「抵抗Rと遅延補償用抵抗R_(t)」は、訂正後発明7の構成要件7-Eである「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」に相当する。

e.構成要件7-F及び7-G
先願発明の「前記等化ラインは、センスアンプSA_(1)?SA_(n)の並びに沿って伸び、かつ、複数の接続点において各センスアンプSA_(1)?SA_(n)と接続され」る構成と、訂正後発明7の構成要件7-F及び7-Gである「上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、 上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」る構成とは、「信号線は、上記複数の」「増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の」「増幅器に接続され」ている点で一致する。

f.構成要件7-H
先願発明は、訂正後発明7の構成要件7-Hに相当する構成を有していない。

(3-2-3-2)したがって、訂正後発明7と先願発明とを比較すると、両者は、
「複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の増幅器からなるセンスアンプ、
上記複数の増幅器が共通に接続された信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記信号線は、上記複数の増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の増幅器に接続されていることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違する。

(相違点1)
「センスアンプ」の複数の増幅器が、訂正後発明7は「差動増幅器」であるのに対して、先願発明は差動増幅器であるという特定がなされていない点。
(相違点2)
信号線が、訂正後発明7では、「リストア信号線」、及び「駆動信号線」であるのに対して、先願発明では、「等化ライン」である点。
(相違点3)
訂正後発明7は「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作する」構成となっているのに対して、先願発明はそのような構成を有していない点。

(3-2-4)判断
(3-2-4-1)相違点1について
先願発明の「センスアンプ」は、ビットラインBL、/BLの差電圧であるビットライン信号電圧ΔV_(BL)(ΔV_(BL)=V_(BL)-V_(/BL))を増幅しており、このような差電圧を増幅する増幅器としては、通常、差動増幅器を用いるから、相違点1は、実質的なものではない。

(3-2-4-2)相違点2について
先願発明は、「外部のセンスアンプ制御回路から発生されるセンシング制御信号/LAがローレベル状態からハイレベル状態に遷移すると、NMOSセンシング制御トランジスタN_(1)がターンオンすることにより、センシングノード/Sの電圧1/2V_(CC)が上記NMOSセンシング制御トランジスタN_(1)を介して放電され、センスアンプSA_(1)がデータセンシングされ、 他方、アクティブリストア(Active Restore)時にセンシング制御信号LAがハイレベル状態からローレベル状態に遷移する時には、PMOSセンシング制御トランジスタP_(1)がターンオンし、センシングノードSは電圧1/2V_(CC)から電圧V_(CC)に充電され」る構成となっており、「センスアンプSA_(1)?SA_(n)の各々のNMOSセンスアンプNA及びPMOSセンスアンプPAのセンシングノード/S及びSに、各々のNMOSセンシング制御トランジスタN_(1)?N_(n)及びPMOSセンシング制御トランジスタP_(1)?P_(n)を介して、電圧V_(SS)及びV_(CC)がそれぞれ印加され」ているから、先願発明の「等化ライン」には、「センシング制御信号/LA」がローレベル状態からハイレベル状態に遷移し、「センシング制御信号LA」がハイレベル状態からローレベル状態に遷移する際には、電圧V_(SS)及びV_(CC)が印加されることが明らかである。
したがって、先願発明においては、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、並びに「等化ライン」が分担して、訂正後発明7の「駆動信号線」及び「リストア信号線」の機能を果たしているものと認められる。
よって、先願発明の「等化ライン」は、訂正後発明7の「駆動信号線」及び「リストア信号線」に相当するものと認められるから、相違点2は、実質的なものではない。

(3-2-4-3)相違点3について
上記(3-2-4-2)において検討したとおり、先願発明においては、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と「対応するセンスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、並びに「等化ライン」が分担して、訂正後発明7の「駆動信号線」及び「リストア信号線」の機能を果たしている。そして、「前記等化ラインは、センスアンプSA_(1)?SA_(n)の並びに沿って伸び」ているのであるから、先願発明は、「センスアンプSA_(1)?SA_(n)」の動作時には、「等化ライン」を介して、「センスアンプSA1?SAn」の並びに沿って電流が供給されているものと認められる。
しかしながら、先願発明においては、「等化ライン」とは別に設けられた、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と「対応するセンスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線を通じても電流が流れることは明らかであるから、先願発明は、訂正後発明7の「リストア信号線」及び「駆動信号線」に相当する「等化ライン」に流れる電流のみで「センスアンプSA_(1)?SA_(n)」が動作する構成とはなっていない。
そして、先願当初明細書の「また、第3図に示されている本発明の他の実施例の構成では、上述した第2図に示されている構成から、1/2V_(CC)プリチャージ回路PCと各センスアンプSA_(1)?SA_(n)を共通に等化させるための等化ラインとが除去されており、そして、センスアンプSA_(1)?SA_(n)の各々は、独立的なセンシングノード/S_(1)?/S_(n)及びS_(1)-S_(n)を有している。」(甲第3号証第3頁左上欄第13行ないし第20行)、及び先願当初図面の第3図から明らかなように、先願当初明細書等には、「等化ライン」を除去した構成も記載されており、さらに、先願明細書には、「第3図に示されている実施例の場合、センスアンプSA_(1)?SA_(n)の各々にそれぞれのセンシングノード/S_(1)?/S_(n)及びS_(1)?S_(n)を独立に設けたことにより、上記センスアンプSA_(1)?SA_(n)が動作する際、各センシングノード/S_(1)?/S_(n)及びS_(1)-S_(n)が、センシング制御トランジスタ(N_(1)?N_(n),P_(1)?P_(n))のターンオンによって徐々にV_(cc)に充電され、V_(ss)に放電されるので、電源ラインのピーク電流I_(cc)及びI_(ss)が大きく減少する。」(同第4頁左上欄第4行ないし第13行)と、「等化ライン」を除去した構成の優位性について記載されていることを参酌すると、先願発明において「センスアンプSA_(1)?SA_(n)」を動作させるためには、「NMOSセンシング制御トランジスタN_(1)?N_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線、及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」と対応する「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線が重要な役割を果たすものであると認められる。
そして、訂正後発明7においては、先願発明の「NMOSセンシング制御トランジスタN_(1)?N_(n)」及び「PMOSセンシング制御トランジスタP_(1)?P_(n)」、並びに、それらと「センスアンプSA_(1)?SA_(n)」とを繋ぐn本の配線に相当するものが不要となることから、先願発明と比較して回路構成が簡単になるという効果を奏することが明らかである。
したがって、相違点3は単なる表現上の差異や、設計上の微差とはいえない実質的な相違点であり、訂正後発明7の構成7-Hが先願当初明細書等に実質的に記載されているということはできない。

(3-2-4-4)訂正後発明7と先願発明との同一性についての纏め
以上検討したとおり、訂正後発明7は、先願当初明細書等に記載された発明ではないから、特許法第29条の2の規定により、特許を受けることができないものに該当しない。

(3-3)訂正後の請求項2、3、8、9について
訂正後の請求項2及び3に係る発明は、訂正後発明1に対して、さらなる構成要件を付加した発明である。
そして、上記(3-1)において検討したとおり、訂正後発明1は先願当初明細書等に記載された発明ではないから、訂正後の請求項2及び3に係る発明が先願当初明細書等に記載された発明ではないことは明らかである。
また、訂正後の請求項8及び9に係る発明は、訂正後発明7に対して、さらなる構成要件を付加した発明である。
そして、上記(3-2)において検討したとおり、訂正後発明7は先願当初明細書等に記載された発明ではないから、訂正後の請求項8及び9に係る発明が先願当初明細書等に記載された発明ではないことは明らかである。

(4)独立特許要件についての纏め
以上、検討したとおり、訂正後発明1及び7、並びに請求項1を引用する請求項2及び3に係る発明、並びに請求項7を引用する請求項8及び9に係る発明は、いずれも先願当初明細書等に記載された発明ではないから、特許法第29条の2の規定により特許を受けることができないものに該当しない。
また、これらの発明について、他に特許出願の際独立して特許を受けることができない理由も発見しない。
したがって、本件訂正は、訂正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許受けることができるものであるから、特許法第126条第3項の規定に適合する。

6.むすび
以上のとおりであるから、本件訂正は、平成6年法律第116号附則第6条第1項の規定によりなお従前の例によるものとされた同法による改正前の特許法第126条第1項ただし書き第1号ないし第3号に掲げる事項を目的とし、かつ同法同条第2項及び第3項の規定に適合する。
よって、上記結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
半導体記憶装置
(57)【特許請求の範囲】
【請求項1】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー、
上記第1,第2のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。
【請求項2】遅延手段を、第1,第2のセンスアンプドライバー間に接続された駆動信号線の配線抵抗と配線容量で構成したことを特徴とする特許請求の範囲第1項記載の半導体記憶装置。
【請求項3】遅延手段を、第1,第2のセンスアンプドライバー間に接続された駆動信号線の配線抵抗と配線容量、および上記駆動信号線に接続されたインバータ回路で構成したことを特徴とする特許請求の範囲第1項記載の半導体記憶装置。
【請求項4】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線のうちの特定数のデータ線にそれぞれ接続され、上記特定数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記複数のデータ線のうち残りのデータ線にそれぞれ接続され、上記残りのデータ線に読み出されたデータを増幅する複数の差動増幅器からなる第2のセンスアンプ、
上記第1,第2のセンスアンプの差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第1,第2のセンスアンプドライバー、
上記第1,第2のセンスアンプの間における上記リストア信号線と上記駆動信号線に接続された第3のセンスアンプドライバー、
上記第1,第2,第3のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備えた半導体記憶装置。
【請求項5】遅延手段を第1,第2,第3のセンスアンプドライバー間に接続された駆動信号線の配線抵抗と配線容量で構成したことを特徴とする特許請求の範囲第4項記載の半導体記憶装置。
【請求項6】遅延手段を、第1,第2,第3のセンスアンプドライバー間に接続された駆動信号線の配線抵抗と配線容量、および上記駆動信号線に接続されたインバータ回路で構成したことを特徴とする特許請求の範囲第4項記載の半導体記憶装置。
【請求項7】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。
【請求項8】遅延手段を、信号線の配線抵抗と配線容量で構成したことを特徴とする特許請求の範囲第7項記載の半導体記憶装置。
【請求項9】遅延手段を、信号線の配線抵抗と配線容量、および上記信号線に接続されたインバータ回路で構成したことを特徴とする特許請求の範囲第7項記載の半導体記憶装置。
【発明の詳細な説明】
産業上の利用分野
本発明は容量素子をメモリセルとして用いた半導体記憶装置に関するものである。
従来の技術
近年、半導体記憶装置は益々大容量化し、それに伴ってチップサイズも増大する傾向にある。このようにチップサイズが増大すると、配線も長くなり、配線抵抗が半導体記憶装置の高速動作ならびに安定動作に大きく影響を及ぼす。
第6図は従来の半導体記憶装置の要部を示すブロック図である。
第6図において、データの読み出し時の動作について説明する。行アドレスバッファ1にラッチされた行アドレス信号は、行デコーダ2によってデコードされる。行デコーダ2の出力でワード線ドライバー3を駆動することによって、多数のメモリセルをマトリクス状に配置したメモリセルアレイ4の中の特定のワード線を活性化する。その結果、活性化されたワード線に接続されている複数のメモリセルのデータが複数のデータ線5を介してセンスアンプ6に読み出される。読み出されたデータは、センスアンプドライバー7によって駆動されるセンスアンプ6で増幅された後、データセレクタ8に送出される。データセグメント8に送られたデータは、列アドレスバッファ9にラッチされた列アドレス信号を列デコーダ10でデコードした信号にしたがって、データ出力バッファ11に転送され、読み出しデータとして出力される。
第7図は第6図のメモリセルアレイ4の一部とセンスアンプ6およびセンスアンプドライバー7の具体回路を示すものである。第7図に示すように、各データ線5-1?5-5は、それぞれ一対の信号線で構成されており、各データ線5-1?5-5の一方の信号線とワード線12の間に、それぞれ容量素子からなるメモリセル13が接続されている(第7図では1つのメモリセル13のみを示している)。センスアンプ6は、データ線5-1?5-5のそれぞれに接続された複数の差動増幅器14?18で構成されている。各差動増幅器14?18の一対の制御端子のうち、一方はリストア信号線19に接続され、他方は駆動信号線20に接続されている。R_(1)はリストア信号線19および駆動信号線20の配線抵抗を示している。リストア信号線19の一端にはP型電界効果トランジスタ21が接続され、駆動信号線20の一端にはN型電界効果トランジスタ22が接続されている。これらのトランジスタ21,22によりセンスアンプドライバー7が構成され、各トランジスタ21,22の入力端子23,24に印加される。駆動信号により、センスアンプ6を駆動する。各差動増幅器14?18は、差動増幅器15にその具体構成を示すように、ゲート端子が交差接続された一対のN型電界効果トランジスタと、ゲート端子が交差接続された一対のP型電界効果トランジスタで構成されている。
第8図に、第6図,第7図に示す従来の半導体記憶装置の動作時の電圧波形を示す。横軸は時間を表わしている。差動増幅器14?18に接続されたデータ線5-1?5-5の電位変動は、第8図の領域A,Bに分けて考えることができる。領域Aは、メモリセル13がデータ線5-1?5-5に接続されたときのデータ線5-1?5-5の電位変化を示す。この領域では、差動増幅器14?18は動作していない。データ線5-1?5-5の電位は、メモリセル13に記憶されているデータが“0″か“1″かで異なる。データが“0″の場合は、対をなしているデータ線の一方の信号線の電位が、電源電圧Vccの1/2の電位より負の方向に変化する。逆にデータが“1″の場合は正の方向に変化する。領域Bは、差動増幅器14?18が動作を開始したときの電位変化を示す。この領域Bでは、センスアンプドライバー7の入力端子24の電圧が接地レベルから立ち上がることにより、トランジスタ22が導通状態になる。その結果、駆動信号線20が接地レベルになり、すべての差動増幅器14?18が動作を開始し、低い電圧レベルのデータ線の電位を接地レベルまで引き上げる。一方、センスアンプドライバー7の入力端子23の電圧が接地レベルになり、トランジスタ21が導通状態となって、リストア信号が立ち上がる。それに従って、データ線対の高い電圧レベルは、電源電圧Vccまで引き上げられる。
発明が解決しようとする課題
しかしながら、このような従来の半導体記憶装置においては、メモリの大容量化によりチップサイズが増大し、それにともなって配線抵抗が増大すると、高速で安定な動作ができないという問題がある。
第9図を用いてその説明をする。第9図は、1本の駆動信号線20に接続された複数の差動増幅器14?18のうち、1つの差動増幅器だけがデータ“0″を増幅し、残りのすべての差動増幅器がデータ“1″を増幅する場合を示している。第9図において、25はデータが“0″のときのデータ線の電位変化、26はデータが“1″のときのデータ線の電位変化である。27,28は駆動信号線20の電位変化であり、27は配線抵抗R_(1)の値が小さいとき、28は配線抵抗R_(1)の値が大きいときを示している。
第9図から明らかなように、データが“0″のときとデータが“1″のときとで、差動増幅器14?18が動作を開始するまでの期間のデータ線の振幅レベルが異なる。駆動信号線20の電位が低下し、データ線対の高電位側と駆動信号線20の電位との電位差が、しきい値電位V0になった時点で、差動増幅器14?18で動作を開始する。第9図においては、時刻Aでデータ“1″の増幅を開始する。このとき、駆動信号線20の配線抵抗R_(1)が小さい場合は、すぐさま次のデータ“0″の増幅を開始する。ところが、配線抵抗R_(1)が大きい場合には、時刻Aの時点で多数の差動増幅器14?18が同時に動作するため、多大な瞬時電流が流れる。このため駆動信号線20に電位降下が生じ、本来は曲線27のように変化すべきところが、実際には曲線28のように駆動信号の下がるタイミングが遅れる。そのため、データ“0″を増幅する差動増幅器の動作開始時刻がB点に移り、本来の動作開始タイミングAから遅れることになる。この遅れが大きくなると、次段の回路にデータを正しく伝達することができない。
なお、第7図に示す差動増幅器14?18においては、N型電界効果トランジスタ対が支配的に動作する。このため、第9図のように、1つの差動増幅器だけがデータ“0″を増幅し、残りのすべての差動増幅器がデータ“1″を増幅する場合に、動作開始タイミングの遅れが最も顕著に現われる。
本発明はこのような従来の問題を解決する半導体記憶装置を提供するものである。
本発明の第1の目的は、配線抵抗の影響を軽減し、高速動作を可能にする半導体記憶装置を提供することにある。
本発明の第2の目的は、センスアンプ動作時の瞬時電流を低減することのできる半導体記憶装置を提供することにある。
課題を解決するための手段
本発明は、センスアンプを構成する複数の差動増幅器が共通に接続された信号線の複数の位置に、それぞれセンスアンプドライバーを接続し、これら複数のセンスアンプドライバーの動作開始タイミングを異ならせたものである。
作用
このようにすれば、複数の差動増幅器の動作時の瞬時電流のピーク値を抑えることができ、その結果、センスアンプの信号線の電位を速やかに変化させることができる。このため、特定の差動増幅器の動作開始タイミングが遅れるという問題を解決し、常に正しいデータを次段の回路へ伝達することができる。
実施例
以下、本発明の実施例について図面とともに説明する。
第1図は本発明の第1の実施例を示すものであり、第6図に示した従来例と同一の回路ブロックには同一の番号を付して説明を省略する。第6図と異なるのは、センスアンプ6の一端に第1のセンスアンプドライバー7を接続するとともに、センスアンプ6の他端に第2のセンスアンプドライバー29を接続した点である。
第2図は第1図のセンスアンプ6とその周辺の具体的な回路構成を示すものである。第2図において、第7図に示した従来例と同一の素子には同一の番号を付して説明を省略する。センスアンプ6の他端、すなわちリストア信号線19の他端および駆動信号線20の他端には、それぞれP型電界効果トランジスタ30、N型電界効果トランジスタ31が接続され、これらトランジスタ30,31によって第2のセンスアンプドライバー29が構成されている。トランジスタ30,31のゲートは、それぞれ第1のセンスアンプドライバー7の入力端子23,24に接続されている。なお、R_(2),R_(3)はトランジスタ30,31を駆動する信号線の配線抵抗を示している。
次に、第1図,第2図の実施例の動作を説明する。
まず、データ線対5-1?5-5に、メモリセル13からデータが読み出されると、各データ線対5-1?5-5に微少な電位差が生じる。このとき、第1のセンスアンプドライバー7の入力端子23,24に印加される駆動信号により、第1のセンスアンプドライバー7のトランジスタ21,22が導通状態になり、リストア信号線19および駆動信号線20に電流が流れて差動増幅器14?18が動作を開始する。ここまでの動作は従来と同様である。
ところが、第1図,第2図の実施例においては、リストア信号線19および駆動信号線20に共通に接続された複数の差動増幅器14?18が動作し、多大な瞬時電流が流れる前に、第2のセンスアンプドライバー29が駆動される。言いかえれば、瞬時電流によって配線抵抗R_(1)による電圧降下が生じる前に、第2のセンスアンプドライバー29に接続された信号線の配線抵抗R_(2),R_(3)と、これらの信号線が持つ配線容量とで決定される時定数だけ遅れて、第2のセンスアンプドライバー29を構成するトランジスタ30,31が導通状態になる。その結果、リストア信号線19と駆動信号線20の配線抵抗R_(1)の値を、実効時に従来の半分近くまで減少させることができる。第9図に示したように、駆動信号が立ち上がってから差動増幅器14?18が動作を開始するまでには、差動増幅信号がデータ線電位よりもしきい値電圧V0だけ下がるまでの時間が必要である。したがって、第2のセンスアンプドライバー29を構成するトランジスタ30,31は、第1のセンスアンプドライバー7を構成するトランジスタ21,22と同時に導通する必要はない。そこで、配線抵抗R_(2),R_(3)と配線容量で決定される時定数を有効に利用して、第2のセンスアンプドライバー29を第1のセンスアンプドライバー7より遅れて動作させる。このようにすれば、差動増幅器14?18の動作時の瞬時電流のピーク値を抑えることができる。その結果、駆動信号線20の電位変化は、第9図の曲線27に近い変化を示し、速やかに低下する。そのため、従来のようにデータ“0″を増幅する差動増幅器の動作開始時刻がB点に移ることはなく、A点に近い時刻で差動増幅器が動作を開始する。したがって次段の回路へデータを正しく伝達することができる。
第3図は本発明の第2の実施例の半導体記憶装置におけるセンスアンプとその周辺の回路を示すものである。
第3図において、第2図と同一の素子には同一の番号を付して説明を省略する。第2図と異なるのは、第2のセンスアンプドライバー29へ駆動信号を供給するための2本の信号線に、それぞれ2段ずつのインバータ回路32,33および34,35を接続した点である。このように必要な段数のインバータ回路32?35を付加することにより、最適の遅延量を決定することができる。その結果、差動増幅器14?18の動作時の瞬時電流のピーク値を最も効果的に抑圧し得る半導体記憶装置が実現できる。
第4図は本発明の第3の実施例を示すものであり、第1図と同一の回路ブロックには同一番号を付して説明を省略する。第1図と異なるのは、第1図のセンスアンプ6を2つのブロック、すなわち第1,第2のセンスアンプ36,37に分割し、それらの間に第3のセンスアンプドライバー38を接続した点である。
第5図は第4図の要部の具体回路を示すものである。第5図において、第2図,第3図と同一の素子には同一の番号を付して説明を省略する。第5図において、第1,第2のセンスアンプ36,37の間に、P型電界効果トランジスタ39、N型電界効果トランジスタ40からなる第3のセンスアンプドライバー38が接続されている。なお、R_(4),R_(5)は第2,第3のセンスアンプドライバー29,38間の信号線が持つ配線抵抗を示している。
このようにすれば、第1のセンスアンプ36の両端を第1,第3のセンスアンプドライバー7,38で駆動し、第2のセンスアンプ37の両端を第3,第2のセンスアンプドライバー38,29で駆動することができる。その際、第1のセンスアンプ36については、第3のセンスアンプドライバー38が、第1のセンスアンプドライバー7より、配線抵抗R_(2),R_(3)と配線容量で決定される時定数だけ遅れて動作する。また、第2のセンスアンプ37については、第2のセンスアンプドライバー29が、第3のセンスアンプドライバー38より、配線抵抗R_(4),R_(5)と配線容量で決定される時定数だけ遅れて動作する。このため、第1,第2のセンスアンプ36,37のいずれにおいても、差動増幅器14?18の動作時の瞬時電流のピーク値を抑えることができる。
なお、第5図の第1,第2,第3のセンスアンプドライバー7,29,38の駆動信号線に、第3図に示したような必要な段数のインバータ回路を接続し、遅延量を最適化してもよいことは言うまでもない。
また、センスアンプを3つ以上のブロックに分割し、各ブロック間にそれぞれセンスアンプドライバーを接続してもよい。
発明の効果
本発明は、センスアンプを構成する複数の差動増幅器が共通に接続された信号線の複数の位置に、複数のセンスアンプドライバーを接続し、これら複数のセンスアンプドライバーの動作開始タイミングを異ならせたものである。このようにすれば、複数の差動増幅器の動作時の瞬時電流のピーク値を抑えることができ、その結果、センスアンプの信号線の電位を速やかに変化させることができる。このため、特定の差動増幅器の動作開始タイミングが遅れるという問題を解決し、常に正しいデータを次段の回路へ伝達することができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例における半導体記憶装置の要部のブロック図、第2図は第1図のセンスアンプとその周辺の回路図、第3図は本発明の第2の実施例における半導体記憶装置のセンスアンプとその周辺の回路図、第4図は本発明の第3の実施例における半導体記憶装置の要部のブロック図、第5図は第4図のセンスアンプとその周辺の回路図、第6図は従来の半導体記憶装置の要部のブロック図、第7図は第6図のセンスアンプとその周辺の回路図、第8図,第9図は従来の半導体記憶装置の動作を説明するための電圧波形図である。
1……行アドレスバッファ、2……行デコーダ、3……ワード線ドライバー、4……メモリセルアレイ、5,5-1?5-5……データ線、6……センスアンプ、7……第1のセンスアンプドライバー、8……データセレクタ、9……列アドレスバッファ、10……列テコーダ、11……データ出力バッファ、12……ワード線、13……メモリセル、14?18……差動増幅器、19……リストア信号線、20……駆動信号線、23,24……センスアンプドライバーの駆動信号入力端子、29……第2のセンスアンプドライバー、32?35……インバータ回路、36……第1のセンスアンプ、37……第2のセンスアンプ、38……第3のセンスアンプドライバー、R_(1)?R_(5)……配線抵抗。
 
訂正の要旨 審決(決定)の【理由】欄参照。
審決日 2008-11-20 
出願番号 特願平2-63237
審決分類 P 1 41・ 851- Y (G11C)
P 1 41・ 852- Y (G11C)
P 1 41・ 16- Y (G11C)
P 1 41・ 856- Y (G11C)
最終処分 成立  
前審関与審査官 相田 義明  
特許庁審判長 北島 健次
特許庁審判官 加藤 俊哉
河合 章
登録日 1999-04-02 
登録番号 特許第2907481号(P2907481)
発明の名称 半導体記憶装置  
代理人 稲葉 良幸  
代理人 根本 浩  
代理人 松山 智恵  
代理人 澤井 光一  
代理人 松山 智恵  
代理人 澤井 光一  
代理人 稲葉 良幸  
代理人 佐藤 陸  
代理人 森▲崎▼ 博之  
代理人 根本 浩  
代理人 佐藤 睦  
代理人 森▲崎▼ 博之  
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