ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1200795 |
| 審判番号 | 不服2005-23368 |
| 総通号数 | 117 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-09-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-12-05 |
| 確定日 | 2009-07-14 |
| 事件の表示 | 特願2002-101428「多数の要素を有する複数のデータグループに分割された1つの記憶装置を備えた1つのスタックに関する方法と装置」拒絶査定不服審判事件〔平成15年 1月10日出願公開、特開2003- 6040〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯・本願発明 1.手続の経緯 本願は 平成14年4月3日の出願(パリ条約による優先権主張2001年5月4日、ドイツ連邦共和国)であって、 平成16年11月30日付けで最初の拒絶理由通知がなされ、 平成17年6月7日付けで意見書が提出されるとともに、 同日付で手続補正がなされ、 同年8月25日付けで拒絶査定がなされ、 同年12月5日付けで拒絶査定不服審判が請求されるとともに、 同年12月27日付けで手続補正がなされたものである。 2.補正の適否 平成17年12月27日付けの手続補正は明りょうでない記載の釈明であって、原審における拒絶査定において指摘された拒絶の理由に示す事項についてするものと認める。 また、他に同手続補正を却下すべき理由は見あたらない。 3.本願発明 本願の請求項01?25に係る発明は、平成17年12月27日付け手続補正書により補正された特許請求の範囲の請求項01?25に記載された通りのものであるところ、その請求項01に係る発明(以下「本願発明」と記す。)は、以下の通りのものと認める。 「1つのデータ記憶装置(1)において、複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器(3,4,5,6)の幅の総和よりも小さく、この場合、1つのスタック記憶領域が、このデータ記憶装置内で規定され、1つの記憶場所(30,37,66)を指し示す第1記憶ポインタ(7)及び第2記憶ポインタ(21)が、このスタック記憶器内で使用され、この場合、この記憶場所は、この第1記憶ポインタ(7)又は第2記憶ポインタ(21)の1つのグループアドレス構成要素(71)と、それらの記憶要素に割当てられた1つのパラメータとによって、特にこの第1記憶ポインタ(7)又は第2記憶ポインタ(21)の1つの要素アドレス構成要素(72)によって確定される、これらの要素記憶器から構成されたこのデータ記憶装置(1)内でこのスタック記憶器(2)を実現する方法。」 第2.引用文献 原審の拒絶理由通知書で引用された引用文献には、それぞれ、以下のとおり記載されている。 1.特開平 7-134643号公報(以下「引用文献1」と記す。) (1)「【請求項1】 書込み指示、読出し指示に同期して切り替え動作される複数個のメモリブロックと、 動作されるべきメモリブロックに供給される書き込みアドレスと読出しアドレスを発生するアドレス発生回路と、 上記メモリブロックと1対1で設けられ、書込み指示に同期して動作されるべきメモリブロックに対応するものが外部からの書込みデータを保持してメモリブロックに供給する複数の入力用データ保持回路と、 上記読出し指示に同期して動作されるべきメモリブロックから読出される読出しデータを選択して外部に出力する出力回路と、からなることを特徴とするFIFOメモリ。」 (2)「【請求項3】 上記動作されるべきメモリブロックは、上記アドレス発生回路から発生する書き込みアドレスと読出しアドレスにより切り替えられて動作することを特徴とする請求項1又は2に記載のFIFOメモリ。」 (3)「【0010】 【実施例】図1には、本発明の一実施例であるFIFOメモリ1のブロック図が示される。このFIFOメモリ1は、特に制限されないが、2つのメモリブロックMA,MBを有し、各メモリブロックMA,MBは夫々8ビットの記憶段を複数個有するメモリアレイを備える。上記各メモリブロックMA,MBには、読出し指示又は書込み指示に同期してアドレスを発生するリードアドレスカウンタRACと書込みアドレスを発生するライトアドレスカウンタWACが接続されており、発生するアドレスの最下位ビット(LSB)によって動作が制御されるリードアドレスデコーダRADA,RADBとライトアドレスデコーダWADA,WADBが含まれる。ここで、リードアドレスカウンタRACとライトアドレスカウンタWACが出力するアドレスは、次に書込み又は読出しされるべき記憶段を指示するための情報とされる。該アドレスの最下位ビット(LSB)が論理値”1”の場合に動作可能にされる対象はリードアドレスデコーダRADA又はライトアドレスデコーダWADAであり、最下位ビット(LSB)が論理値”0”の場合に動作可能にされる対象は、リードアドレスデコーダRADBとライトアドレスデコーダWADBである。上記書込みアドレスは、書込み信号W*がローレベルにされる書込み指示毎にインクリメントされる。したがって、ライトアドレスデコーダWADA,WADBは交互に動作される。同様に、上記読出しアドレスは、読出し信号R*がローレベルにされる読出し指示毎にインクリメントされ、リードアドレスデコーダRADA,RADBは交互に動作される。また、上記各メモリブロックMAとMBには、外部からのデータを入力する入力用データ保持回路IDLAとIDLB及び外部へデータを出力する出力用データ保持回路ODLAとODLBを含むマルチプレクサMPXが接続される。ここで、出力用データ保持回路ODLAとODLBは特に制限されないが、入力を単にスタティックに保持するラッチである。これら入力用データ保持回路IDLAとIDLB及びマルチプレクサMPXも、上記リードアドレスデコーダRADA,RADB及びライトアドレスデコーダWADA,WADBを制御する該アドレスの最下位ビット(LSB)により制御される。ここで、該アドレスの最下位ビット(LSB)が論理値”1”の場合に、書込み指示に呼応してメモリブロックMAと対応する入力用データ保持回路IDLAが動作可能にされる。また、該アドレスの最下位ビット(LSB)が論理値”1”の場合には、読出し指示に呼応してメモリブロックMAが動作可能にされると共にマルチプレクサMPXによって上記出力用データ保持回路ODLAの出力がバッファBFに供給される。該アドレスの最下位ビット(LSB)が論理値”0”の場合に、書込み指示に呼応してメモリブロックMBと対応する入力用データ保持回路IDLBが動作可能にされる。また、該アドレスの最下位ビット(LSB)が論理値”0”の場合には、読出し指示に呼応してメモリブロックMBが動作可能にされると共にマルチプレクサMPXによって上記出力用データ保持回路ODLBの出力がバッファBFに供給される。」 (4)「【0011】データをメモリブロックMA又はMBに書込む動作は次のようにして行われる。以下、メモリブロックMAに書込まれる場合について説明する。外部より書込み指示(書込み信号W*の立ち下がり時)がライトコントローラWCに供給されると、ライトコントローラWCによりライトアドレスカウンタWACへ起動信号D2が与えられる。その指示で今まで保持されたライトアドレスカウンタWACのアドレスの最下位ビット(LSB)(ここでは、論理値”1”とする)により書込み動作されるべきメモリブロックMAのライトアドレスデコーダWADAの動作が起動され、該アドレスの上位ビットにより書込まれるメモリアレイMAの記憶段が指示される。該アドレスはそれがメモリブロックMAに取り込まれるとインクリメントされ、ライトアドレスカウンタWACには次に書込むメモリブロックMBのアドレスが保持される。上記ライトアドレスデコーダWADAの動作の起動と同時に、ライトアドレスカウンタWACの値の最下位ビット(LSB)”1”は、入力用データ保持回路IDLAへも供給される。ライトアドレスカウンタWACから出力された書込みアドレスの最下位ビット(LSB)とライトコントロールWCのイネーブル信号E1(ハイイネーブル)とは、アンド回路A1を介して入力用データ保持回路IDLAへ信号E2(ハイイネーブル)として供給される。このアンド回路A1を介して入力された信号E2により入力用データ保持回路IDLAは、メモリブロックMAに書込まれるべきデータを保持する。すなわち、上記のように書込まれるべきメモリブロックMAが指示されると、そのメモリブロックMAに接続されている入力用データ保持回路IDLAに外部から取り込まれたデータが、メモリブロックMAの指定された記憶段に書込まれる。また、ライトアドレスカウンタWACの値は、フラグロジックFLに送られ、各メモリブロックMA,MBの書込み、書込み及び読出し、又は読出し可否の判断に用いられる。メモリブロックMBへの書込み動作も、上記メモリブロックMAへの書込み動作と同様にして行われる。但し、メモリブロックMBへの書込み動作はライトアドレスカウンタWACから出力される書込みアドレスの最下位ビット(LSB)が論理値”0”の場合に行われる。これらメモリブロックMA,メモリブロックMBへの書込み動作は、書込み指示に同期してインクリメントされるライトアドレスカウンタWACの値の最下位ビット(LSB)”0”又は”1”によって指定されることから、順次交互に行われる。」 (5)「【0012】一方、データをメモリブロックMA又はMBから読出す動作は次のようにして行われる。以下、メモリブロックMAから読出される場合について説明する。外部より読出し指示(読出し信号R*の立ち下がり時)がリードコントローラRCに供給されると、リードコントローラRCによりリードアドレスカウンタRACへ起動信号D1が与えられる。その指示で今まで保持されたリードアドレスカウンタWACのアドレスの最下位ビット(LSB)(ここでは、論理値”1”とする)により読出し動作されるべきメモリブロックMAのリードアドレスデコーダRADAの動作が起動され、該アドレスの上位ビットにより読出されるメモリアレイMAの記憶段が指示される。該アドレスは出力されるとインクリメントされ、リードアドレスカウンタWACには次に読出すメモリブロックMBのアドレスが保持される。上記リードアドレスデコーダRADAの動作の起動と同時に、リードアドレスカウンタRACのアドレスの最下位ビット(LSB)論理値”1”はマルチプレクサMPXの出力切り替えスイッチ部位に供給され、出力用データ保持回路ODLAに保持されたデータはバッファBFを介して外部に出力するように制御される。すなわち、上記のように読出されるべきメモリブロックMAが指示されると、そのメモリブロックMAの指定された記憶段に書込まれたデータが、出力用データ保持回路ODLAに読出される。また、リードアドレスカウンタWACの値は、フラグロジックFLに送られ各メモリブロックMA,MBの書込み、書込み及び読出し、又は読出し可否の判断に用いられる。メモリブロックMBからの読出し動作も、上記メモリブロックMAからの読出し動作と同様にして行われる。但し、メモリブロックMBからの読出し動作はリードアドレスカウンタRACから出力される読出しアドレスの最下位ビット(LSB)が論理値”0”の場合行われる。これらメモリブロックMA,MBからの読出し動作は、読出し指示に同期してインクリメントされるリードアドレスカウンタRACの値の最下位ビット”0”又は”1”によって指示されることから、順次交互に行われる。」 (6)「【0013】上記書込み動作、読出し動作はそれぞれ別に行われることに限定されず、メモリアレイの構成に応じて並行処理も可能とされる。」 2.特開昭57-030167号公報(以下「引用文献2」と記す。) (1)「複数の格納位置をそなえ、スタック・ポインタの内容にもとづいて入力されるデータを順次プッシュして格納すると共に出力されるデータを順次ポップして出力するスタック・メモリ装置において、複数の格納位置をもつ高速度バッファと比較的低速度のスタック・メモリとを1組とする単位ユニットが当面の上記プッシュ処理と上記ポップ処理とを実行するよう構成すると共に、上記プッシュ処理時に上記高速度バッファと上記スタック・メモリとに対して並行してプッシュ処理を実行しかつ上記ポップ処理時に上記高速度バッファからポップ処理を実行するようにしたことを特徴とするスタック・メモリ装置。」(特許請求の範囲) (2)「本発明は上記の問題点を解決し可能な限ぎり待ち時間をなくするようにすることを目的としている。」(第2頁上右欄第2?4行) (3)「第2図において、1-0,1-1は夫々スタック・メモリ。2-0,2-1は夫々高速度バッファ、3はスタック・トップ・ポインタ、a0,a2,……は夫々1フレーム分のデータを表わしている。そしてスタック・メモリ1-0と高速度バッファ2-0とが1組の単位ユニットを構成し、スタック・メモリ1-1と高速度バッファ2-1とが1組の単位ユニットを構成している。なお一般に単位ユニットは2個以上のいづれでもよく、かつ1フレーム分のデータは複数個であればよいが、図示の場合、単位ユニットが2個でかつ1フレーム分のデータが4個の場合を表している。」(第2頁下左欄第10行?下右欄第1行) (4)「図示の場合、各スタック・メモリ1-0,1-1上のアドレスは論理的に1フレーム分のデータを単位として付与されている。そして、今フレームa0,a2がスタック・メモリ1-0に保持され、かつフレームa1,a3がスタック・メモリ1-1に保持されているとし、フレームa4に属するデータに関連して、上記プッシュ処理やポップ処理が行なわれつつあるものとする。」(第2頁下右欄第2行?第9行) (5)「この場合、スタック・トップ・ポインタ3の内容が例えばアドレス「17」をポイントしているとするとき、スタック・トップ・ポインタ3の下位2ビットによって高速度バッファ2-0や2-1のアドレス「1」をポイントし、下位から第3ビット目の内容によって高速度バッファ2-0か2-1かが指示されている。」(第2頁下右欄第10行?第16行) (6)「また逆にデータを出力すべく要求されると即ちポップ処理が行われる場合には、高速度バッファ2-0のアドレス「0」からデータが出力され、スタック・メモリ1-0からは出力されない。むしろこの状態においては、スタック・メモリ1-0の処理速度が遅いことから、上記プッシュ処理時において格納され残っているデータがあればこれを格納する処理を続けている。」(第3頁上左欄第5行?第12行) (7)「以上説明した如く、本発明によれば、スタック・メモリ装置において高速度バッファを用いた上で、高速度バッファレジスタとスタック・メモリとの間でデータ転送の間に生じる待時間が実質上なくなる。」(第3頁下右欄第17?20行) 3.特開平 9-330588号公報(以下「引用文献3」と記す。) (1)「【0046】次にWC信号26を入力すると、入力RAMアレイ1の4つのデータをひとまとまりのデータとして内部RAMアレイ5のライトポインタ7が示す位置に転送する。このひとまとまりのデータが転送されると、ライトコンロール回路6がライトポインタ7を1つ進める。先入れ後出し方式の場合、ライトコントロール回路6がリードポインタ9も1つ進める。」 (2)「【0048】RC信号27を入力すると内部RAMアレイ5のひとまとまりの4つのデータをリードポインタ9が示す位置から出力RAMアレイ3に転送する。このひとまとまりのデータが転送されると、リードコンロール回路8がリードポインタ9を1つ進める。先入れ後出し方式の場合、リードコントロール回路8はリードポインタ9を1つ戻し、ライトポインタ7も1つ戻す。」 第3.引用文献1記載の発明に対する進歩性についての検討 1.引用発明 上記第2.1.(1)等の記載からみて、 引用文献1は 「書込み指示、読出し指示に同期して切り替え動作される複数個のメモリブロックと、 動作されるべきメモリブロックに供給される書き込みアドレスと読出しアドレスを発生するアドレス発生回路と、 上記メモリブロックと1対1で設けられ、書込み指示に同期して動作されるべきメモリブロックに対応するものが外部からの書込みデータを保持してメモリブロックに供給する複数の入力用データ保持回路と、 上記読出し指示に同期して動作されるべきメモリブロックから読出される読出しデータを選択して外部に出力する出力回路とからなる」「FIFOメモリ」を実現する方法を開示するものである。 また、上記第2.1.(3)記載の通り、上記「アドレス発生回路」は 「読出し指示又は書込み指示に同期してアドレスを発生するリードアドレスカウンタと書込みアドレスを発生するライトアドレスカウンタ」を備えるものである。 そして、上記「FIFOメモリ」は上記第2.1.(2)記載の通り「上記動作されるべきメモリブロックは、上記アドレス発生回路から発生する書き込みアドレスと読出しアドレスにより切り替えられて動作する」ものであり、さらに、上記第2.1.(3)(4)(5)の記載から明なように、当該「メモリブロック」の「切り替え」は「書き込みアドレスと読出しアドレス」の「最下位ビット」によりなされるものである。 さらに、上記第2.1.(4)(5)の記載から明なように、上記「FIFOメモリ」は 「該アドレスの上位ビットによりメモリブロック内のメモリアレイの記憶段が指示され」るものである。 してみると、引用文献1には 「書込み指示、読出し指示に同期して切り替え動作される複数個のメモリブロックと、 動作されるべきメモリブロックに供給される書き込みアドレスと読出しアドレスを発生するアドレス発生回路と、 上記メモリブロックと1対1で設けられ、書込み指示に同期して動作されるべきメモリブロックに対応するものが外部からの書込みデータを保持してメモリブロックに供給する複数の入力用データ保持回路と、 上記読出し指示に同期して動作されるべきメモリブロックから読出される読出しデータを選択して外部に出力する出力回路と、からなり、 上記アドレス発生回路は、上記書き込みアドレスを発生するライトアドレスカウンタと、読出しアドレスを発生するリードアドレスカウンタを有し、 上記動作されるべきメモリブロックは、上記アドレス発生回路から発生する書き込みアドレスと読出しアドレスの最下位ビットにより切り替えられて動作し該アドレスの上位ビットにより上記メモリブロック内のメモリアレイの記憶段が指示される FIFOメモリを実現する方法」 の発明(以下「引用発明1」と記す。)が記載されていると認められる。 2.対比 本願発明と引用発明とを比較すると、 引用発明1における「FIFOメモリ」は、本願発明における「スタック記憶器」に対応づけられ、 そして、引用発明1における「メモリブロック」は、本願発明における「要素記憶器」に、 引用発明1における「ライトアドレスカウンタ」が、本願発明における「第1記憶ポインタ」に、 引用発明1における「リードアドレスカウンタ」が、本願発明における「第2記憶ポインタ」に それぞれ対応付けられるものである。 そして、上記「ライトアドレスカウンタ」「リードアドレスカウンタ」は記憶場所を指し示すものであるから、引用発明1も 「1つの記憶場所を指し示す第1記憶ポインタ及び第2記憶ポインタが、このスタック記憶器内で使用され」るものであると言える。 また、引用発明1の「メモリブロック」は「複数個」設けられ「書き込みアドレスと読出しアドレスの最下位ビットにより切り替えられて動作し該アドレスの上位ビットにより上記メモリブロック内のメモリアレイの記憶段が指示される」のであるから、各「メモリブロック」内において「上位ビットにより指示される」「記憶段」の上記「複数個」が、本願発明における「データグループ」に相当し、引用発明1も本願発明と同様に 「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく」なされているものであると言える。 さらに、引用発明1の「アドレスの上位ビット」は本願発明における「グループアドレス構成要素」に、「最下位ビット」が「記憶要素に割当てられた1つのパラメータ」「特にこの第1記憶ポインタ又は第2記憶ポインタの1つの要素アドレス構成要素」に対応付けられるものであり、引用発明1においては「書き込みアドレスと読出しアドレスの最下位ビットにより切り替えられて動作し該アドレスの上位ビットにより上記メモリブロック内のメモリアレイの記憶段が指示される」のであるから、引用発明1の「記憶段」も本願発明の「記憶場所」と同様に 「この第1記憶ポインタ又は第2記憶ポインタの1つのグループアドレス構成要素と、それらの記憶要素に割当てられた1つのパラメータとによって、特にこの第1記憶ポインタ又は第2記憶ポインタの1つの要素アドレス構成要素によって確定される」ものであると言える。 そして、引用発明1の「FIFOメモリ」は「複数個の」上記「メモリブロック」からなるものであり、また引用発明1における「FIFOメモリ」も、本願発明における「スタック記憶器(2)」も、いずれも「記憶器」に他ならないものであるから、引用発明1も本願発明も共に 「これらの要素記憶器から構成された」「記憶器を実現する方法」であると言える。 ＜一致点＞ よって、本願発明と引用発明1とは 「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく、」「1つの記憶場所を指し示す第1記憶ポインタ及び第2記憶ポインタが、このスタック記憶器内で使用され、この場合、この記憶場所は、この第1記憶ポインタ又は第2記憶ポインタの1つのグループアドレス構成要素と、それらの記憶要素に割当てられた1つのパラメータとによって、特にこの第1記憶ポインタ又は第2記憶ポインタの1つの要素アドレス構成要素によって確定される、これらの要素記憶器から構成された」「記憶器を実現する方法。」 である点で一致する。 ＜相違点＞ しかして、本願発明と引用発明1との間には、以下の点に相違が認められる。 相違点1-1: 本願発明は「スタック記憶器を実現する方法」であるのに対し、引用発明1は「FIFOメモリを実現する方法」である点、 相違点1-2: 本願発明においては「1つのデータ記憶装置において」「1つのスタック記憶領域が、このデータ記憶装置内で規定され」、「このデータ記憶装置内で」このスタック記憶器が実現されているのに対し、上記引用発明1の「スタック・メモリ装置」がデータ記憶装置内に構成されるものであるか否かは引用文献1の記載からは不明である点、 3.判断 以下に、上記相違点1-1、1-2について検討する。 (1)相違点1-1について 情報のスタックは、記憶器の用途として周知のものであり、この場合においてもメモリアクセスが高速になされるほうが好適であることは明らかである(必要があれば、引用文献2(特に上記第2.2.(2)、(7)の記載。)等を参照。また、他に特開昭62-180583号公報(特に「本発明によれば、レジスタ詳で構成されたLIFO型及びFIFO型の記憶機構において、LIFO原則及びFIFO原則にもとることなく、複数のデータを同時に取出すことができる。したがって、これらの型の記憶機構を利用するデータ処理の速度が改善され、この効果は、特に、スタックにおいて顕著である。」(第6頁下右欄第16行?第7頁上左欄第3行)なる記載)等もある。)から、引用発明をスタック記憶器に適用しようとすることは、当業者であれば容易に想到し得たことである。 なお、スタックとして一般的であるところのLIFOメモリを実現する技術とFIFOメモリを実現する技術とは、極めて関連性の高い技術であり、FIFOメモリを実現する技術をLIFOメモリに適用することに、格別な困難性を伴うものでもない(必要があれば、引用文献3(特に上記第2.3.(1)(2)の記載)等参照。また、他に特開平6-275069号公報(特に「【0053】すなわち、シリアル入力されたデータを内部でパラレル変換して複数ビットの単位でメモリアレイに書き込みを行い、またメモリアレイから複数ビットの単位で読み出したデータを内部でシリアルに変換して出力するシリアルメモリにおいて、シリアル入力データに対するパラレル変換の順序、メモリアレイから読出されたパラレルデータに対するシリアル変換の順序を選択的に逆転できる手段を採用すると共に、メモリアレイに対するアクセスアドレスをリード・ライトで夫々昇順・降順逆転できる手段を採用することにより、LIFO動作、更には連続LIFO動作を実現することができる。」なる記載)、特開昭55-129823号公報(特に「このスタック機構には第1図に示すような種々の方式がある。すなわち第1図(a)に示す如くスタックされた順に取出される所謂FIFO方式、同図(b)に示す如く最後にスタックされたものから取出される所謂LIFO方式、同図(c)に示す如く、スタックする際に所定の優先度順に登録し、取出しは常に先頭から行う所謂プライオリティ方式、さらには、以上の混合方式、その他の方式等種々の方式がある。 しかし、上記した何れの方式においてもスタックバッファ(SｔackBaffeｒ)領域の管理手段に大差は無く、従来では第2図に示す如く・・・＜中略＞・・・する機能構成としていた。」(第1頁下右欄第7行?第2頁上右欄第4行)なる記載)等もある。)。 してみると、引用発明の「FIFOメモリ」を「スタック記憶器」とすることは当業者であれば容易になし得たことである。 (2)相違点1-2について スタック領域を記憶装置の一部として規定することは、証拠を例示するまでもなく従来からCPUのレジスタのスタック等に適宜に採用されていた周知慣用の構成に過ぎず(必要があれば、例えば特開平03-296137号公報、特開昭60-057439号公報、特開昭57-003156号公報等を参照)、上記相違点2はスタック記憶器が組み込まれるシステムの構成等に応じて適宜に採用し得る設計的事項に過ぎないものと認められる。 よって、本願発明の構成は引用文献1記載の発明に基づいて、当業者が容易に想到し得たものである。 また、本願発明の効果は、引用文献1記載の発明に基づいて、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。 従って、本願発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明をすることができたものである。 第4.引用文献2記載の発明に対する進歩性についての検討 1.引用発明 (1)上記第2.2.(1)の記載からみて、引用文献2は 「複数の格納位置をそなえ、スタック・ポインタの内容にもとづいて入力されるデータを順次プッシュして格納すると共に出力されるデータを順次ポップして出力するスタック・メモリ装置において、複数の格納位置をもつ高速度バッファと比較的低速度のスタック・メモリとを1組とする単位ユニットが当面の上記プッシュ処理と上記ポップ処理とを実行するよう構成すると共に、上記プッシュ処理時に上記高速度バッファと上記スタック・メモリとに対して並行してプッシュ処理を実行しかつ上記ポップ処理時に上記高速度バッファからポップ処理を実行するようにしたことを特徴とするスタック・メモリ装置。」を実現する方法を開示するものである。 そして、上記第2.2.(3)記載の通り「上記単位ユニットは2個以上」有り、上記第2.2.(5)の記載等からみて上記「スタック・ポインタ」は上記「スタック・メモリ」のアドレスをポイントし、その「下位から第3ビット目」が上記単位ユニットに割り当てられるものである。 してみると、引用文献2には 「複数の格納位置をそなえ、スタック・ポインタの内容にもとづいて入力されるデータを順次プッシュして格納すると共に出力されるデータを順次ポップして出力するスタック・メモリ装置において、複数の格納位置をもつ高速度バッファと比較的低速度のスタック・メモリとを1組とする単位ユニットが当面の上記プッシュ処理と上記ポップ処理とを実行するよう構成すると共に、上記プッシュ処理時に上記高速度バッファと上記スタック・メモリとに対して並行してプッシュ処理を実行しかつ上記ポップ処理時に上記高速度バッファからポップ処理を実行するようにしたことを特徴とするスタック・メモリ装置であって、 上記単位ユニットを2個以上有し、 上記スタック・ポインタは上記スタック・メモリのアドレスをポイントし、その下位第3ビット目が上記単位ユニットに割り当てられるものである スタック・メモリ装置を実現する方法」 の発明(以下「引用発明2」と記す。)が記載されていると認められる。 2.対比 本願発明と引用発明2とを比較すると、 引用発明2における「スタック・メモリ装置」は、本願発明における「スタック記憶器(2)」に対応付けられるもので、 引用発明2における「単位ユニット」内の「比較的低速度のスタック・メモリ」が、本願発明における「要素記憶器」に相当し、 引用発明2における「スタック・ポインタ」が、本願発明における「第1記憶ポインタ」及び「第2記憶ポインタ」に対応付けられる。 「スタック・ポインタ」は「上記スタック・メモリのアドレスをポイント」するものであるから、引用発明2の「スタック・メモリ装置」は、 「1つの記憶場所を指し示す」「記憶ポインタが、このスタック記憶器内で使用され」るものである点で、本願発明の「スタック記憶器」と共通する。 上記引用発明2における「単位ユニット」は「2個以上」有り、それぞれの「上記スタック・メモリのアドレス」が等しい「2個以上」のデータが本願発明における「データグループ」に相当し、引用発明2のスタック・メモリ装置も本願発明と同様に「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく」なされている。 さらに、上記引用発明2における「スタック・ポインタ」は「上記スタック・メモリのアドレス及びをポイントし、その下位第3ビット目が上記単位ユニットに割り当てられる」のであるから、上記引用発明2の「単位ユニット」の記憶場所も本願発明と同様に「この記憶ポインタの1つのグループアドレス構成要素と、それらの記憶要素に割当てられた1つのパラメータとによって、特にこの記憶ポインタの1つの要素アドレス構成要素によって確定される」と言える。 そして、引用発明2の「スタック・メモリ装置」は「2個以上」の上記「スタック・メモリ」からなるものであるから、引用発明2も「これらの要素記憶器から構成されたスタック記憶器を実現する方法」であると言える。 ＜一致点＞ よって、本願発明と引用発明2とは 「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく」「1つの記憶場所を指し示す」「記憶ポインタ」「が、このスタック記憶器内で使用され、この場合、この記憶場所は、この」「記憶ポインタ」「の1つのグループアドレス構成要素と、それらの記憶要素に割当てられた1つのパラメータとによって、特にこの」「記憶ポインタ「の1つの要素アドレス構成要素(72)によって確定される、これらの要素記憶器から構成された」「スタック記憶器を実現する方法。」 である点で一致する。 ＜相違点＞ しかして、本願発明と引用発明2との間には、以下の点に相違が認められる。 相違点2-1: 本願発明は、「第1記憶ポインタ」及び「第2記憶ポインタ」なる2つのポインタを有しているのに対し、引用発明2においては「スタック・ポインタ」は1つしか設けられていない点。 相違点2-2: 本願発明においては、「1つのデータ記憶装置において」「1つのスタック記憶領域が、このデータ記憶装置内で規定され」、「このデータ記憶装置内で」このスタック記憶器が実現されているのに対し、 上記引用発明2の「スタック・メモリ装置」がデータ記憶装置の一部として構成されるか否かは引用文献2の記載からは不明である点(すなわち上記相違点1-2と同一の相違点)。 3.判断 以下に、上記相違点2-1、2-2について検討する。 (1)相違点2-1について 引用文献3や上記特開平6-275069号公報記載の如く、FILOにおいて複数のポインタを採用することも適宜に採用されている構成であるから、引用発明2の「スタック・ポインタ」を2つのポインタとすることは、当業者であれば容易になし得た設計変更に他ならない。 (2)相違点2-2について スタック領域を記憶装置の一部として規定することは、上記第3.3.(2)で述べた様に、スタック・メモリ装置が組み込まれるシステムの構成等に応じて適宜に採用し得る設計的事項に過ぎない。 よって、本願発明の構成は引用文献2記載に基づいて、当業者が容易に想到し得たものである。 また、本願発明の効果は、引用文献2記載の発明に基づいて、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。 従って、本願発明は、引用文献2に記載された発明に基づいて、当業者が容易に発明をすることができたものでもある。 第5.審判請求書等における主張について 1.審判請求書の主張について なお、請求人は審判請求書において、 「引用例1の場合、「1つのメモリブロックに対して連続して書込み動作が行われることはなく、1つのメモリブロックに書込み動作が行われている際に、次の書込み動作は次の書込み指示に同期して別のメモリブロックで行われ、各メモリブロックは、相互にタイミングをずらして並列的にデータの書込みをすることができる。」その結果、「読み出しデータをMPXに並列的に出力し、データ転送効率を向上させる」という有利な効果を奏します。 一方、本願発明の方法及び装置の場合、特に請求項1及び15の記載から分かるように、完全な並列処理を実現できます。したがって、上述した引用例1の「並列的に出力」する構成とは相違します。 この構成の相違により、本願発明の方法及び装置は、「任意に処理可能な記憶空間が可能な限り記憶装置に空き領域の発生なしに最適に利用され得るスタック記憶器を提供できる」という引用例1に記載の効果とは相違する有利な効果を奏します」と主張している。 しかしながら、本願特許請求の範囲には「完全な並列処理」なる事項に関連する記載は見あたらず、また、発明の詳細な説明を参酌を参酌しても係る事項に関する記載は見あたらない。 従って、当該主張は明細書の記載に基づかないものであり、到底認容し得るものではない。 2.回答書の主張について また、請求人は平成20年12月2日付けの回答書において、 請求項1を 「データ記憶装置(1)が、複数の要素記憶器(3,4,5,6)から構成された1つのスタック記憶器(2)であり、このスタック記憶器(2)内では、複数のデータがそれぞれ、グループアドレスを付けて多数の要素から成る複数の記憶領域内に記憶可能である、マイクロプロセッサーシステム用のデータ記憶装置を実施する方法において、 第1記憶ポインタ(7)が、グループアドレス構成要素(71)及び要素アドレス構成要素(72)によって前記スタック記憶器(2)内の1つの記憶領域(30,37)を指し示し、 第2記憶ポインタ(21)が、グループアドレス構成要素(71)及び要素アドレス構成要素(72)によって前記スタック記憶器(2)内の1つの記憶領域(66)を指し示し、 前記第1記憶ポインタ(7)が、前記記憶領域(30,37)を指し示した後に前記要素の幅に対するTOSレジスタの幅の比だけ増え、 前記第2記憶ポインタ(21)が、前記記憶領域(66)を指し示した後に前記要素の幅に対するTOSレジスタの幅の比だけ増え、 前記第1及び/又は第2記憶ポインタ(7,21)が、増加又は減少する時に、前記要素アドレス構成要素(72)が、要素記憶器(3,4,5,6)の数に応じてモジューロで変化され、この場合、前記グループアドレス構成要素(71)が、桁上げ又は桁下げされ、 前記第1及び/又は第2記憶ポインタ(7,21)が、1つのポップ命令後に前記要素の幅に対するTOSレジスタ(14)の幅の比に一致する値だけ減ることを特徴とする方法。」 とする補正、すなわち、 (補正事項1)第1記憶ポインタ及び第2のポインタが、要素の幅に対するTOSレジスタの幅の比だけ増える点を追加し、 (補正事項2)第1及び/又は第2記憶ポインタが増加又は減少する時に、要素アドレス構成要素が、要素記憶器の数に応じてモジューロで変化され、グループアドレス構成要素が、桁上げ又は桁下げされる点 (補正事項3)前記第1及び/又は第2記憶ポインタ(7,21)が、1つのポップ命令後に前記要素の幅に対するTOSレジスタ(14)の幅の比に一致する値だけ減る点 を追加し、 (補正事項4)「1つのデータ記憶装置において」「1つのスタック記憶領域が、このデータ記憶装置内で規定され」、「このデータ記憶装置内で」このスタック記憶器が実現されている点(即ち、上記相違点1-2、2-2に対応する発明特定事項)を削除し、 (補正事項5)データ語の幅が、複数の要素記憶器の幅の総和よりも小さい旨の限定を削除する 補正事項を含む補正案を提示している。 しかしながら、上記第2.1.(4)(5)の記載から明らかなように、引用文献1記載のものにおける「ライトアドレスカウンタ」「リードアドレスカウンタ」も「メモリブロック」の幅に対する「入力用データ保持回路」「出力用データ保持回路」の幅の比である”1”だけ増えるものであり、また、上記第2.2.(4)記載の如く、引用文献2記載のものは「各スタック・メモリ1-0,1-1上のアドレスは論理的に1フレーム分のデータを単位として付与されている」のであるから、「スタック・ポインタ」は「スタック・メモリ」の幅に対する「1フレーム分」の比(実施例として例示される1フレーム分のデータが4個の場合には”4”)だけ増えるものであるから、上記補正事項1が追加されたとしても、この点は引用文献1記載のものや引用文献2記載のものとの相違点とはならない。 また、2進表現の数値の増減に際し下位をモジューロで変化させ、上位を桁上げ又は桁下げすることも、当業者にとっては技術常識的な事項に他ならず(必要があれば、上記特開昭62-180583号公報(特に第4頁上右欄11行?第5頁上右欄第2行)、特開昭61-86850号公報(特に第5頁上左欄第2行?第6頁下左欄第17行)等参照))、上記補正事項2は係る技術常識的な事項を追加するものに過ぎない。 さらに、ポップ時にポインタを減じることも、LIFOにおいては一般的に採用される周知慣用技術である(必要があれば引用文献3(特に上記第2.3.(1)(2))、上記特開平6-275069号公報((特に段落【0018】)、上記特開昭62-180583号公報(特に第5頁上左欄第20行?上右欄第2行)参照)から、上記補正事項3も、LIFO形のスタックとして自明な事項の追加に他ならないものである。 してみると、上記補正事項1?3が追加されたとしても、ここに進歩性を認め得るものではなく、さらに特許請求の範囲の発明特定事項を削除しようとする補正事項4、5を含むところの上記補正案の発明は、当然進歩性を有するものではない。 また、請求人は同回答書において、 「上述した「第1記憶ポインタ7」及び「第2記憶ポインタ21」を使用した構成により、1つのクロックサイクルでポップ及びプッシュを同時に実行できるので、すなわち複数の動作が同時に実行できるので、処理速度が向上するという有利な利点を奏します。 したがって、本願発明は新規性及び進歩性を有します。 」 と主張しているが、技術常識から見て「第1記憶ポインタ」及び「第2記憶ポインタ」を使用した構成とするだけで「1つのクロックサイクルでポップ及びプッシュを同時に実行できる」ものではないので、当該主張は合理性を欠き、しかも、本願特許請求の範囲にも本願発明の詳細な説明にも「1つのクロックサイクルでポップ及びプッシュを同時に実行できる」と言う事項は記載も示唆もされていないので、この主張は明細書の記載に基づかない失当なものであり、到底認容し得るものではない。 なお、引用文献1(上記第2.(6))には、「書込み動作、読出し動作」が「並行処理も可能」で有る旨の記載があり、また、上記引用文献2(上記第2.(6))にも「ポップ処理が行われる場合には、高速度バッファ2-0のアドレス「0」からデータが出力され」「この状態においては」「プッシュ処理時において格納され残っているデータがあればこれを格納する処理を続けている」旨の記載が有り、仮に、本願発明がポップ及びプッシュを同時に実行できるものであると仮定しても、この点は引用文献1や引用文献2記載のものとの相違点にはならない。 よって、上記回答書の内容を考慮しても、本願発明が引用文献1または2に記載された発明に基づいて当業者が容易に発明をすることができたものであるとする、原審の判断を覆すべきものとすることはできない。 第6.むすび 以上のとおり、本願請求項01に係る発明は、引用文献1または引用文献2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討や他の拒絶理由についての検討をするまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-01-05 |
| 結審通知日 | 2009-01-27 |
| 審決日 | 2009-02-09 |
| 出願番号 | 特願2002-101428(P2002-101428) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 多賀 実 |
| 特許庁審判長 |
山崎 達也 |
| 特許庁審判官 |
石田 信行 冨吉 伸弥 |
| 発明の名称 | 多数の要素を有する複数のデータグループに分割された1つの記憶装置を備えた1つのスタックに関する方法と装置 |
| 代理人 | 江崎 光史 |
| 代理人 | 鍛冶澤 實 |
| 代理人 | 奥村 義道 |
| 代理人 | 三原 恒男 |