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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03K
管理番号 1215542
審判番号 不服2007-4363  
総通号数 126 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-06-25 
種別 拒絶査定不服の審決 
審判請求日 2007-02-13 
確定日 2010-04-21 
事件の表示 特願2002-580492「多相クロックを生成するためのシステム及び方法」拒絶査定不服審判事件〔平成14年10月17日国際公開、WO02/82652、平成16年12月 9日国内公表、特表2004-537188〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯・本願発明
本願は、2002年4月9日(パリ条約による優先権主張外国庁受理2001年4月9日、米国)を国際出願日とする出願であって、
原審において平成18年11月9日付けで拒絶査定となり、これに対し平成19年2月13日に拒絶査定不服の審判請求がなされ、同年3月14日に手続補正がなされ、平成20年11月10日付けの当審よりの審尋に対し、平成21年5月11日に回答があったものであるところ、
本件出願の請求項13に係る発明(以下、「本願発明」という。)は、平成19年3月14日付けで補正された明細書および図面の記載からみて、その特許請求の範囲の請求項13に記載された次のとおりのものである。

「 多相クロックを生成するための方法であって、
複数の出力クロック信号を生成するステップと、及び
多相クロック信号を生成するために前記複数の出力クロック信号を分周するステップとを含み、
前記複数の出力クロック信号を分周するステップが、
多数の状態にわたってカウントするステップであって、それらの状態の少なくともいくつかが、関連した出力カウント状態信号を有する、ステップと、
少なくとも前記出力クロック信号のいくつかに基づいて複数のビットを格納するステップと、及び
前記格納された複数のビットを少なくとも前記出力カウント状態信号のいくつかに基づいて出力するステップであって、前記複数のビットが前記多相クロックに対応する、ステップとをさらに含み、
前記多数の状態にわたってカウントするステップが、初期状態において少なくとも1つのカウンタ状態の再発生を防止するステップを含むことからなる、
多相クロックを生成するための方法。」

なお、上記請求項13は、上記平成19年3月14日付け補正において実質的な補正はなされておらず、原審拒絶査定における拒絶の対象であった、平成18年9月28日付け補正書にある特許請求の範囲の請求項13と同一である。


2.引用例に記載された発明
(1)原査定の拒絶の理由に引用された刊行物である、特開平9-51255号公報(以下、「引用例」という。)には、「遅延クロック生成回路」として図面と共に次の記載がある。

イ.「【請求項1】 基本クロックを1/p(pは2以上の整数)分周した分周クロックを発生する分周器と、前記分周器からの分周クロックを前記基本クロックの1周期毎に順次シフトした複数のシフト分周クロックを発生するシフトレジスタと、前記基本クロックをそのクロック周期より短い時間で順次遅延して第1?第nの遅延クロックを発生する遅延クロック発生回路と、前記シフト分周クロックを第1?第nの遅延クロック毎にシフトすることで複数の分周遅延クロックを発生する分周遅延クロック発生回路とを含む遅延クロック生成回路。
【請求項2】 前記遅延クロック発生回路は、前記基本クロックを順次遅延する第1から第nの遅延回路を有し、前記第1から第nの遅延クロックは前記第1から第nの遅延回路の出力信号であることを特徴とする請求項1のクロック生成回路。
【請求項3】 前記分周遅延クロック発生回路は、前記シフト分周クロックを第1?第nの遅延クロック毎にシフトする複数のシフトレジスタであることを特徴とする請求項2の遅延クロック生成回路。」(2頁1欄)

ロ.「【0016】
【発明の実施の形態】つぎに本発明の実施の形態について図面を参照して詳細に説明する。
【0017】図1に示す本発明の実施例のクロック生成回路において、基本クロックCKinは、分周器1と、シフトレジスタ2と、遅延クロック発生回路3とに供給される。
【0018】分周器1は、基本クロックを1/4分周し分周クロックを出力する。シフトレジスタ2は、図6のタイミングチャートに示すように、分周クロックを基本クロックCKinに従って順次シフトすることにより、基本クロック周期ずつシフトした第1から第4のシフト分周クロックL1?L4を発生する。遅延クロック発生回路3は、図5のタイミングチャートに示すように、基本クロック周期Tの1/4倍の時間で基本クロックを順次遅延した第1から第4の遅延クロックK1?K4を発生する。第4の遅延クロックK4は基本クロックと同じ位相である。
【0019】分周遅延クロック発生回路4は、第1から第4のシフト分周クロックL1?L4をそれぞれ第1から第4の遅延クロックK1?K4に同期してシフトすることにより、第1から第16の分周遅延クロックM1?M16を発生する。たとえば、第1から第4の分周遅延クロックM1?M4は、図7に示すように、第1のシフト分周クロックL1を第1から第4の遅延クロックK1?K4にそれぞれ同期してシフトしたものである。同様に、第5から第8の分周遅延クロックM5?M8は、第2のシフト分周クロックL2を第1から第4の遅延クロックK1?K4にそれぞれ同期してシフトすることにより得られ、第9から第12の分周遅延クロックM9?M12は、第3のシフト分周クロックL3を遅延クロックK1?K4にそれぞれ同期してシフトすることにより、第13から第16の遅延クロックM13?M16は、第4のシフト分周クロックL4を遅延クロックK1?K4にそれぞれ同期してシフトすることにより得られる。このように、分周遅延クロック発生回路4は、シフト分周クロック1つに対して、第1から第4の遅延クロックにそれぞれ同期した4つの分周遅延クロックを発生する。各分周遅延クロックは、基本クロック周期Tの1/4倍(分周クロックに対しては1/16倍)ずつ遅延している。
【0020】図1のクロック発生回路において、遅延クロック発生回路3は、基本クロックを順次遅延する遅延回路で構成されるが、それ以外は、分周回路、シフトレジスタで構成される。このため、第1から第16の分周遅延クロックは、最小限の遅延回路で構成でき、温度による遅延時間の変化を抑えることができる。
【0021】つぎに図1のクロック発生回路の各回路要素の詳細について説明する。
【0022】シフトレジスタ2は、図2に示すようにゲート回路210と、直列に接続したフリップフロップ201?204によって構成される。フリップフロップ201?204は、分周器1からの分周クロックを基本クロックCKinに同期してシフトし、図6に示す第1から第4のシフト分周クロックL1?L4を発生する。
【0023】遅延クロック発生回路3は、図3に示すように直列に接続した遅延回路301?304によって構成され、基本クロックCKinをT/4時間ずつ遅延し、図5に示す第1から第4の遅延クロックK1?K4を発生する。
【0024】分周遅延クロック回路4は、図4に示すシフトレジスタ群で構成される。シフトレジスタ群400?403は、第1のシフト分周クロックL1を第1から第4の遅延クロックK1?K4に同期して順次シフトする。シフトレジスタ群410?413は、第2のシフト分周クロックL2を第1から第4の遅延クロックK1?K4に同期して順次シフトする。シフトレジスタ群420?423は、第3のシフト分周クロックL3を第1から第4の遅延クロックK1?K4に同期して順次シフトする。シフトレジスタ群430?433は、第4のシフト分周クロックL4を第1から第4の遅延クロックK1?K4に同期して順次シフトする。シフトレジスタ群の各シフトレジスタから第1から第16の遅延クロックM1?M16がそれぞれ出力される。
【0025】本発明の実施例によれば、遅延クロック発生回路2の遅延回路の直列接続数がn(nは整数)、シフトレジスタからのシフト分周クロック数がi(iは2以上の整数)、分周遅延クロック発生回路が発生する分周遅延クロック数がk(kは2以上の整数)とすると、k=i×nで表される。したがって、本発明のクロック生成回路に使用される遅延回路の直列接続数は、単純に遅延回路を直列接続した従来のクロック生成回路に比べ1/i倍となり、温度変化の影響を小さくできる。」
(4頁5欄?5頁7欄)


上記引用例の記載及び関連する図面ならびにこの分野における技術常識を考慮すると、
まず、「遅延クロック生成回路」が開示された上記引用例は、その動作説明として「遅延クロック」を生成する方法をも開示するものであって、
上記ロ.【0019】にあるように、生成される「遅延クロック」は、引用例図1の「第1から第16の分周遅延クロックM1?M16」である。
また、この「分周遅延クロックM1?M16」を生成するためのステップとして、引用例には「遅延クロック発生回路3」が、引用例図5のタイミングチャートに示されるような「第1から第4の遅延クロックK1?K4」を生成すること、
および、この「遅延クロックK1?K4」を入力されて動作する「分周遅延クロック発生回路4」が、前記「分周遅延クロックM1?M16」を生成することが記載されている。
またさらに、引用例の上記ロ.【0018】、【0019】には、上記「分周遅延クロック発生回路4」が、上記「遅延クロックK1?K4」を入力されて動作するほかに、「分周器1」、および「シフトレジスタ2」によって、分周およびシフトされて生成された「第1から第4のシフト分周クロックL1?L4」をも入力されて動作することが開示されていて、
これら「分周器1」、および「シフトレジスタ2」が多数の内部状態を有していて、『多数の状態にわたって状態遷移』して動作し、それらの状態の少なくともいくつかが、関連した「シフト分周クロックL1?L4」として出力されるものであるのは技術常識から明らかである。
そして、上記ロ.【0024】によれば、前記「分周遅延クロック回路4は、図4に示すシフトレジスタ群で構成される。」とあって、「シフトレジスタ群」が『複数のビットを格納する』のは、これも技術常識であり、
図4からも明らかなように、各「シフトレジスタ群」は下方から入力される「遅延クロックK1?K4」に基づいて『複数のビットを格納する』ものであり、
上記ロ.【0019】の記載も参照すれば、これらの「ビット」は、図4の各「シフトレジスタ群」の左端から前記「シフト分周クロックL1?L4」として順次入力されてシフト、格納され、『格納された複数のビット』に対応する信号が「分周遅延クロックM1?M16」として上方に出力されているから、『格納された複数のビット』を出力するステップであって、前記複数のビットが、対応する「分周遅延クロックM1?M16」として出力されるステップをも開示するものである。
したがって、引用例には以下の発明(以下、「引用発明」という。)が記載されている。

(引用発明)
「 分周遅延クロックM1?M16を生成するための方法であって、
遅延クロックK1?K4を生成するステップと、及び
分周遅延クロックM1?M16を生成するために前記遅延クロックK1?K4を入力されて動作するステップとを含み、
前記遅延クロックK1?K4を入力されて動作するステップが、
多数の状態にわたって状態遷移するステップであって、それらの状態の少なくともいくつかが、関連したシフト分周クロックL1?L4を有する、ステップと、
少なくとも前記遅延クロックK1?K4のいくつかに基づいて複数のビットを格納するステップと、及び
前記格納された複数のビットを出力するステップであって、前記複数のビットが前記分周遅延クロックM1?M16に対応する、ステップとをさらに含む、
分周遅延クロックM1?M16を生成するための方法。」


3.対比・判断
本願発明と引用発明とを対比する。
引用発明の「分周遅延クロックM1?M16」は、引用例図7にあるように異なる多数の位相を有するクロックであるから、本願発明の「多相クロック」に相当する。
また、引用発明の「遅延クロックK1?K4」は、上述のように「遅延クロック発生回路3」から生成、すなわち出力される複数のクロック信号であるから、本願発明の「複数の出力クロック信号」に相当する。
また、引用発明の「入力されて動作するステップ」は、本願発明の「分周するステップ」と対比した場合、ともに入力に基づいて行われる動作であるから、「入力動作するステップ」である点において一致する。
また、引用発明の「多数の状態にわたって状態遷移するステップ」は、本願発明の「多数の状態にわたってカウントするステップ」と対比した場合、「カウント」とは計数動作のことであるから、計数された値という状態が遷移する動作であって、ともに「状態遷移するステップ」である点において一致する。
また、引用発明の「シフト分周クロックL1?L4」は、本願発明の「出力カウント状態信号」と対比した場合、前記「多数の状態にわたって状態遷移する」状態の少なくともいくつかが出力される信号であるから、ともに「出力状態信号」である点において一致する。

したがって、本願発明と引用発明とは、以下の点で一致し、また相違する。

(一致点)
「 多相クロックを生成するための方法であって、
複数の出力クロック信号を生成するステップと、及び
多相クロック信号を生成するために前記複数の出力クロック信号を入力動作するステップとを含み、
前記複数の出力クロック信号を入力動作するステップが、
多数の状態にわたって状態遷移するステップであって、それらの状態の少なくともいくつかが、関連した出力状態信号を有する、ステップと、
少なくとも前記出力クロック信号のいくつかに基づいて複数のビットを格納するステップと、及び
前記格納された複数のビットを出力するステップであって、前記複数のビットが前記多相クロックに対応する、ステップとをさらに含むことからなる、
多相クロックを生成するための方法。」

(相違点1)
「入力動作するステップ」に関し、本願発明が「分周するステップ」であるのに対し、引用発明は「入力されて動作するステップ」である点。

(相違点2)
「状態遷移するステップ」および「出力状態信号」に関し、
本願発明が「カウントするステップ」および「出力カウント状態信号」であるのに対し、引用発明は「状態遷移するステップ」および「シフト分周クロックL1?L4」である点。

(相違点3)
「格納された複数のビットを出力するステップ」に関し、本願発明は「少なくとも前記出力カウント状態信号のいくつかに基づいて」出力するステップであるのに対し、引用発明にはそのような要件がない点。

(相違点4)
本願発明が「前記多数の状態にわたってカウントするステップが、初期状態において少なくとも1つのカウンタ状態の再発生を防止するステップを含む」のに対し、引用発明にはそのような要件がない点。


まず、上記相違点1について検討するに、本願発明における「分周するステップ」の内容を検討すると、
これは「多相クロック信号」を生成(出力)するために前記「複数の出力クロック信号」を入力として動作するステップであるのは、上記一致点の認定で述べたとおりであって、
本願明細書にあるこれら入出力される信号(本願図10の「ck0?ck5」(複数の出力クロック信号)、「s0からs29」(多相クロック信号))を、引用発明における対応する信号(引用例【0019】および図7の「遅延クロックK1?K4」、「分周遅延クロックM1?M16」)と対比すると、信号数の相違(本願発明は、6および30であるのに対し、引用例では4および16)を除き、同様な位相関係にある入力信号、および出力信号であることを見て取ることができるから、
本願発明において「分周するステップ」と称するステップは、引用発明の「入力されて動作するステップ」と比べて、動作方法のステップとして実質的な相違は認めることができず、相違点1は格別のことではない。

つぎに、上記相違点2の「状態遷移するステップ」および「出力状態信号」について検討するに、
引用発明の「状態遷移するステップ」および「出力状態信号」は、上記引用発明の認定においても述べたように、引用例にある「分周器1」、および「シフトレジスタ2」が実行するステップ、および出力する信号であって、
少なくとも「分周器」が「カウンタ」により実現可能であるのは周知のこと(必要とあれば、例えば、特開平11-4160号公報(【0003】)、特開平3-22611号公報(2頁左上欄11?13行)、特開昭63-190424号公報(2頁右上欄12?14行)、特開昭62-264724号公報(3頁左上欄13?16行)等を参照)であるから、
引用発明の「状態遷移するステップ」を「カウンタ」により実行される「カウントするステップ」となして、その「出力状態信号」(シフト分周クロックL1?L4)を「出力カウント状態信号」とするのは当業者の適宜になし得ることであって、相違点2も格別のことではない。

つぎに、上記相違点3の「格納された複数のビットを出力するステップ」について検討するに、
本願明細書、図面にあるこれら「格納された複数のビットを出力する」回路部分(本願図4の「改良型シフトレジスタ306?314」)を、引用発明における対応する回路部分(引用例【0019】および図4の「シフトレジスタ群400?433」)と対比すると、
引用発明の「格納された複数のビットを出力」する「シフトレジスタ群400?433」にも、本願発明の「出力カウント状態信号」に相当する「シフト分周クロックL1?L4」が左側より入力されているのを見て取ることができるから、
引用発明の「格納された複数のビットを出力するステップ」も本願発明と同様な意味で、「少なくとも前記出力カウント状態信号のいくつかに基づいて」出力するステップであるということができるから、相違点3も格別のことではない。

最後に、上記相違点4の「カウンタ状態の再発生を防止するステップ」について検討するに、
本願発明の「多数の状態にわたってカウントするステップ」を実行する「カウンタ」において、「カウンタ状態の再発生を防止する」手段(本願明細書及び図5にある「抑止論理回路318」相当)を設けることは、例えば、特開平8-162946号公報(図1?図4の「論理回路2」)、特開平5-175832号公報(【0002】、【0003】および図8の「ブービー・トラップ回路60」)にあるように周知技術であって、
これを引用発明に適用して「前記多数の状態にわたってカウントするステップが、初期状態において少なくとも1つのカウンタ状態の再発生を防止するステップを含む」ようになすことは、当業者であれば容易になし得ることであるから、相違点4も格別のことではない。

そして、本願発明の効果も上記引用発明及び周知技術から当業者が予測し得る範囲のものであり、当審の審尋に対する回答書を参酌しても、上記認定を覆すに足りるものは見あたらない。


4.むすび
以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2009-11-13 
結審通知日 2009-11-17 
審決日 2009-12-07 
出願番号 特願2002-580492(P2002-580492)
審決分類 P 1 8・ 121- Z (H03K)
最終処分 不成立  
前審関与審査官 石田 勝  
特許庁審判長 石井 研一
特許庁審判官 高野 洋
萩原 義則
発明の名称 多相クロックを生成するためのシステム及び方法  
代理人 古谷 聡  
代理人 溝部 孝彦  
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