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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1232736
審判番号 不服2007-2998  
総通号数 136 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-04-28 
種別 拒絶査定不服の審決 
審判請求日 2007-01-25 
確定日 2011-03-02 
事件の表示 特願2003-112991「横型MOS半導体装置」拒絶査定不服審判事件〔平成15年11月21日出願公開、特開2003-332574〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成9年1月14日(優先権の主張平成8年1月22日)に出願した特願平9-4918号の一部を平成13年4月6日に新たな特許出願とした特願2001-109071号の一部を,さらに,平成13年7月16日に新たな特許出願とした特願2001-215677号の一部を,さらにまた,平成15年4月17日に新たな特許出願としたものであって,平成18年9月29日付けの拒絶理由通知に対して,同年11月28日に手続補正書及び意見書が提出されたが,同年12月20日付けで拒絶査定がされ,これに対し,平成19年1月25日に審判請求がされるとともに,同日付けで手続補正書が提出されたものである。


第2 平成19年1月25日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定

[補正却下の決定の結論]
本件補正を却下する。

[理由]
1 本件補正の内容
本件補正は,発明の名称と特許請求の範囲と発明の詳細な説明を補正するものであり,そのうち,特許請求の範囲についての補正事項は,以下のとおりである。

〈補正事項〉
・補正前の請求項1の「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を半導体基板に有する半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであり,半導体基板表面の第2導電型チャネル領域に形成された第1導電型ソース領域と前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,前記第2導電型チャネル領域と半導体基板表面の第1導電型ドレイン領域との間がドリフト電流を流す平面方向であることを特徴とする半導体装置。」を,補正後の請求項1の「半導体基板表面に第1導電型ドレイン領域と,該第1導電型ドレイン領域から離間する第2導電型チャネル領域と,該第2導電型チャネル領域内に形成された第1導電型ソース領域と,前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する横型MOS半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであり,さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接していることを特徴とする横型MOS半導体装置。」と補正する。

2 補正目的の適否
上記補正事項は,補正前の請求項1の「半導体装置」について,文言の配置を変えるとともに補正後の請求項1の「横型MOS半導体装置」であると限定的に減縮し,さらに,補正前の請求項1の「並行ドリフト経路群」について,補正後の請求項1の「さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」と限定的に減縮したものである。よって,上記補正事項は,平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項2号に掲げる特許請求の範囲の減縮に該当する。

したがって,特許請求の範囲についての本件補正は,平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項に規定する要件を満たす。

本件補正は,特許請求の範囲の減縮を目的とするから,以下,本件補正後の特許請求の範囲に記載された発明が,特許出願の際独立して特許を受けることができるものか(特許法17条の2第5項で準用する同法126条5項に規定する独立特許要件を満たすか)どうかを,請求項1に係る発明(以下,「本願補正発明」という。)について検討する。

3 独立特許要件を満たすかどうかの検討
(1)本願補正発明
本件補正後の請求項1に係る発明(本願補正発明)は,再掲すると次のとおりである。

【請求項1】
「半導体基板表面に第1導電型ドレイン領域と,該第1導電型ドレイン領域から離間する第2導電型チャネル領域と,該第2導電型チャネル領域内に形成された第1導電型ソース領域と,前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する横型MOS半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであり,さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接していることを特徴とする横型MOS半導体装置。」

(2)引用例の表示
引用例1:特開平7-7154号公報
引用例2:特開平4-107877号公報

(3)引用例1の記載と引用発明
(3-1)引用例1の記載
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である特開平7-7154号公報(以下「引用例1」という。)には,図1,図2,図5,図6とともに,次の記載がある。

ア 発明の背景等
・「【0001】
【産業上の利用分野】本発明は,半導体基体に予め定められたドーピング濃度を有する第1の導電形の内部領域と,この内部領域及び半導体基体の表面に接する少なくとも1つの第2の導電形のベース領域と,ベース領域内にそれぞれ埋設する少なくとも1つのソース領域と,半導体基体の表面に接する少なくとも1つのドレイン領域とを有するパワーMOSFETに関する。
【0002】
【従来の技術】この種のパワーMOSFETはずっと前から知られている。このMOSFETのユニポーラの伝導機構により,順方向電圧は内部領域のドーピングにほぼ依存する。500V以上の逆電圧を有するパワーMOSFETの場合,順方向抵抗は比較の対象となりうるバイポーラトランジスタの場合よりも高くなる。ドーピングを高めると阻止性能が低下するので,ドーピングを高めることは問題にならない。
【0003】
【発明が解決しようとする課題】本発明の課題は,高い逆電圧に適し,しかも順方向では低いバルク抵抗を有するように,上述した種類のパワーMOSFETを形成することにある。」

イ 実施例1
・「【0007】図1に示された縦形MOSFETは低nドーピングされた内部領域1を有している。半導体基体の上側表面2内には反対の導電形(p)のベース領域3が設けられている。ベース領域3内には第1の導電形(n^(+) )のソース領域4が埋込まれている。表面2上に絶縁されてゲート電極8が配置されている。他方の表面6には内部領域1と同じ導電形の高ドーピングされたドレイン領域7が設けられている。
【0008】内部領域1内には逆電圧の際に広がる空間電荷領域の範囲内に補助半導体領域11,12が配置されている。内部領域とは反対の導電形の少なくとも2つの領域11が設けられている。領域11間には内部領域1と同じ導電形(n)を有し内部領域よりも高くドーピングされた補助領域12が配置されている。領域11,12は板状,例えば円板状に形成することができる(図2参照)。」
・「【0009】図1に示されたパワーMOSFETに電圧が順方向に印加されると,このパワーMOSFETはゲート8を介して導通制御することができる。この場合,ソース領域4から出される電子は補助領域12において高ドーピングと出会う。それによりパワーMOSFETのバルク抵抗が減少する。
【0010】パワーMOSFETに逆電圧が印加されると,内部領域1とベース領域3との間のpn接合を起点として空間電荷領域が形成され,その広がりは逆電圧の大きさに応じて大きくなる。空間電荷領域がpドーピング領域11に突き当たると,これらのpドーピング領域11は内部領域1の電荷キャリヤを空にされた領域を介してベース領域3に高抵抗で接続される。逆電圧がさらに大きくなると,空間電荷領域はさらに広がり,その結果電荷キャリヤの一部分も領域11,12から空にされる。このことは破線13によって示されている。逆電圧がさらに大きくなると,電荷キャリヤは内部領域1の大部分及び領域11,12から完全に空にされる。空間電荷領域は内部領域1内において破線14によって制限された経路を辿る。最大逆電圧が印加されると,補助領域は空間電荷領域内に完全に位置する。補助領域はブレークダウンが起こる前に電荷キャリヤが空にされなければならない。」
・「【0012】バルク抵抗は第1の表面2と領域11,12との間隔aによって調整することができる。バルク抵抗はさらに領域12のドーピングによって調節することができる。しかしながら,領域11,12のドーピング及び厚みは,最大逆電圧が印加された際に電荷キャリヤがそれらの領域から完全に空にされるように調整される。
【0013】補助領域11を空間電荷領域を介してベース領域3に接続する代わりに,補助領域はベース領域へ直接に低抵抗で接続することもできる。このことは図1においては接続線15によって概念的に示されている。この直接接続によって,空間電荷領域が領域11,12に到達する前に,電荷キャリヤを空にすることが既に始まる。」

ウ 実施例2
・「【0015】図5には横形MOSFETの断面が示されている。図1と同時に,内部領域は1,ベース領域は3,ソース領域は4,そしてゲート電極は8で示されている。上記領域は同様に半導体基体の第1の表面2内に埋設されている。同じ表面2内に弱nドーピングされたウエル22が埋込まれ,一方内部領域1は弱pドーピングされている。ウエル22は強nドーピングされたドレイン領域24とドリフト区間23とを含んでいる。このドリフト区間はゲート電極8の下から始まり,ドレイン領域24まで延びている。このドリフト領域を使用することは知られている(ドイツ連邦共和国特許第2852621号明細書参照)。ドリフト領域は横方向に向いたブレークダウン電界強度を高めるために使われている。ウエル22内にはこのウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,これらの補助領域26の間にはウエル22と同じ導電形であるがウエル22よりも高ドーピングを有する補助領域27が配置されている。補助領域の平面図が図6に示されている。補助領域はこの例では板状例えば円板状に形成され,ベース領域3とドレイン領域24との間の最短接続路に対して平行に配置されている。しかしながら,領域26,27は表面2に対して平行に配置されている,即ち,水平に積層されていてもよい。」

(3-2)引用発明
上記ア?ウによれば,引用例1には,図5に示された「横型MOSFET」に基づいて,次の発明(以下「引用発明」という。)が記載されている。

「半導体基体の第1の表面2に第1の導電形の強nドーピングされたドレイン領域24と,前記ドレイン領域24から離間する反対の導電形のpドーピングされたベース領域3と,前記ベース領域3内に埋込まれた第1の導電形の強nドーピングされたソース領域4と,前記表面2に絶縁されて設けられたゲート電極8とを有し,第1の導電形の弱nドーピングされたウエル22が前記ドレイン領域24とドリフト区間23とを含んでいて,前記ドリフト区間23は前記ゲート電極8の下から始まり前記ドレイン領域24まで延びている横形MOSFETにおいて,前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されており,前記ベース領域3と前記ウエル22の間に存在して前記ゲート電極8の下に位置する反対の導電形の弱pドーピングされた内部領域1を有することを特徴とする横形MOSFET。」

(4)引用例2の記載
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である特開平4-107877号公報(以下「引用例2」という。)には,第1図,第2図とともに,次の記載がある。

ア 発明の背景等
・「産業上の利用分野
本発明は半導体装置とその製造方法に関し,特にドレイン-ソース間の降伏電圧を高くする必要があるMOSFETとして利用できるものである。
従来の技術
第2図に従来の高耐圧横型MOSFETの断面を示す。ドレイン20-ソース23間の降伏電圧を高くするため,半導体基板25内に不純物濃度の低い延長ドレイン領域21を形成し,ドレイン20-ソース23間が逆バイアスされた場合,延長ドレイン領域21に空乏層が広がるようにしている。なお,図中,16はドレイン電極,17はソース電極,18はシリコン酸化膜,19はゲート電極,22はアンテパンチスルー領域,24は基板コンタクト領域である。
発明が解決しようとする課題
上記のような延長ドレイン領域をもうけた従来構造では,逆電圧がかかったとき,延長ドレイン領域21と半導体基板25間の接合より空乏層が広がるが,ドレイン20-ソース23間降伏電圧を高くするため延長ドレイン領域21が空乏化するように延長ドレイン領域21の濃度を低くしなければならない。このことによって高耐圧は実現できるが,延長ドレイン領域21内の抵抗成分が大きくなり,MOSFETのドレイン20-ソース23間オン抵抗が大きくなってしまい,動作時の損失が大きくなり,大電流を流すためには,素子サイズを大きくしなければならなくなるという欠点があった。」(1頁右下欄5行?2頁左上欄14行)

イ 実施例
・「第1図に本発明の半導体装置の一実施例におけるNチャネルMOSFETの断面を示す。延長ドレイン領域11の表面濃度は約l×10^(16)cm^(-3)とし,この延長ドレイン領域11内にP型領域10を形成し,このP型領域10の濃度は5×10^(16)cm^(-3)以上とした。半導体基板15の濃度は3×10^(14)cm^(-3)とし,半導体基板15の表面のシリコン酸化膜8の厚さは2μm以上とした。ゲート電極7には多結晶シリコン膜を使用した。ゲート電極7下に位置するシリコン酸化膜がゲート酸化膜となる。P型領域10を形成するには,まず延長ドレイン領域11を,半導体基板15へのイオン注入,不純物ドープ,拡散で形成した後,P型領域10の不純物をドープするため延長ドレイン領域11にボロンをイオン注入し,若干の熱処理をおこなった後,半導体基板15の表面を熱酸化する。このことでシリコン酸化膜8とシリコン間のボロンの偏析係数が異なることから,基板15表面のボロン濃度が低下しN型となり,P型領域は型(審決注:「型」は「N型」の誤記である。)延長ドレイン領域11中に埋め込まれた構造となる。このP型領域10をドレイン領域11と逆バイアスすることで延長ドレイン領域11と半導体基板15間,及び上記延長ドレイン領域11中のP型領域10と延長ドレイン領域11間に空乏層が広がる。したがって従来構造の場合とちがって,延長ドレイン領域11の濃度を高くしても,延長ドレイン領域11を空乏化できる。したがってドレイン-ソース間オン抵抗を従来構造のMOSFETよりも小さくすることができる。このことで従来構造のMOSFETと比較して単位面積当りのドレイン-ソース間オン抵抗は1/5?1/6にできた。」(2頁右上欄11行?同頁右下欄2行)

ウ 発明の効果
・「以上のように本発明によれば,高耐圧横型MOSFETのチップサイズを縮小することができる。」(2頁右下欄4?6行)

(5)対比
(5-1)次に,本願補正発明と引用発明とを対比する。
ア 引用発明の「半導体基体の第1の表面2」,「第1の導電形の強nドーピングされたドレイン領域24」,「反対の導電形のpドーピングされたベース領域3」と「前記ベース領域3と前記ウエル22の間に存在して前記ゲート電極8の下に位置する反対の導電形の弱pドーピングされた内部領域1」とを併せた構成,「前記表面2に絶縁されて設けられたゲート電極8」は,それぞれ,本願補正発明の「半導体基板表面」,「第1導電型ドレイン領域」,「第2導電型チャネル領域」,「前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極」に相当するので,引用発明の「半導体基体の第1の表面2に第1の導電形の強nドーピングされたドレイン領域24と,前記ドレイン領域24から離間する反対の導電形のpドーピングされたベース領域3と,前記ベース領域3内に埋込まれた第1の導電形の強nドーピングされたソース領域4と,前記表面2に絶縁されて設けられたゲート電極8とを有」することは,本願補正発明の「半導体基板表面に第1導電型ドレイン領域と,該第1導電型ドレイン領域から離間する第2導電型チャネル領域と,該第2導電型チャネル領域内に形成された第1導電型ソース領域と,前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有」することに相当する。
イ 引用発明の「ドリフト区間23」,「前記ドリフト区間23は前記ゲート電極8の下から始まり前記ドレイン領域24まで延びている」こと,「横形MOSFET」は,それぞれ,本願補正発明の「ドリフト領域」,「ドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する」こと,「横型MOS半導体装置」に相当するので,引用発明の「第1の導電形の弱nドーピングされたウエル22が前記ドレイン領域24とドリフト区間23とを含んでいて,前記ドリフト区間23は前記ゲート電極8の下から始まり前記ドレイン領域24まで延びている横形MOSFET」は,本願補正発明の「ドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する横型MOS半導体装置」に相当する。
ウ-1 引用例1の図5と図6を参照すると,補助領域27はウエル22により並列接続されているから,引用発明の「前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され」る構成は,本願補正発明の「並列接続」に対応する。また,引用発明の補助領域27は複数個あり,それぞれ,一定の長さ(距離)を有しており,本願補正発明の「第1導電型分割ドリフト経路域」に相当するものであるから,引用発明の「前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され」ることは,本願補正発明の「並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群」に相当する。
ウ-2 引用発明では,「前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され」ているから,引用発明の「補助領域26」は,本願補正発明の「第2導電型仕切領域」に相当するものといえる。したがって,引用発明の「前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され」ることは,本願補正発明の「前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域」に相当する。
ウ-3 引用発明の「前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されて」いることは,本願補正発明の「前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す」ことに相当するので,引用発明の「前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されて」いることは,本願補正発明の「前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」に相当する。
ウ-4 上記ウ-1?ウ-3の記載から,引用発明の「前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され」ること,「前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され」ること,「前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されて」いることは,それぞれ,本願補正発明の「並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群」,「前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域」,「前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」に相当するので,本願補正発明の「前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」であることと,引用発明の「前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されて」いることとは,「前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」を有する点で共通する。

(5-2)そうすると,本願補正発明と引用発明の一致点と相違点は,次のとおりとなる。

《一致点》
「半導体基板表面に第1導電型ドレイン領域と,該第1導電型ドレイン領域から離間する第2導電型チャネル領域と,該第2導電型チャネル領域内に形成された第1導電型ソース領域と,前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,ドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する横型MOS半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造を有することを特徴とする横型MOS半導体装置。」

《相違点》
《相違点1》
本願補正発明は,「ドリフト領域」が,「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」のに対して,引用発明は,本願補正発明の「ドリフト領域」に対応する「ドリフト区間23」が,「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」かどうか不明である点。

《相違点2》
本願補正発明は,「前記並行ドリフト経路群」の「それぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであ」るのに対して,引用発明は,本願補正発明の「並行ドリフト経路群」に対応する「補助領域27」の「それぞれの幅」についての限定がなく,また,「補助領域27」の「半導体基板の厚さ方向の深さが同じであ」るかどうか不明である点。

《相違点3》
本願補正発明は,「前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,」「さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」のに対して,引用発明は「前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されて」いるものであって,「補助領域26」及びこの間の「補助領域27」が「ウェル22内」に配置されているために,「補助領域27」が,本願補正発明の「第1導電型ドレイン領域」に対応する引用発明の「第1の導電形の強nドーピングされたドレイン領域24」,及び,本願補正発明の「第2導電型チャネル領域」に対応する,「反対の導電形のpドーピングされたベース領域3」と「反対の導電形の弱pドーピングされた内部領域1」とを合わせた構成のいずれにも接していない点。

(6)相違点についての判断
(6-1)相違点1について
ア 引用例1の図1に示される実施例1には,「図1に示されたパワーMOSFETに電圧が順方向に印加されると,このパワーMOSFETはゲート8を介して導通制御することができる。この場合,ソース領域4から出される電子は補助領域12において高ドーピングと出会う。それによりパワーMOSFETのバルク抵抗が減少する。」(段落【0009】)ことが,記載されている。
イ また,引用例1の図1に示される実施例1には,「パワーMOSFETに逆電圧が印加されると,内部領域1とベース領域3との間のpn接合を起点として空間電荷領域が形成され,その広がりは逆電圧の大きさに応じて大きくなる。空間電荷領域がpドーピング領域11に突き当たると,これらのpドーピング領域11は内部領域1の電荷キャリヤを空にされた領域を介してベース領域3に高抵抗で接続される。逆電圧がさらに大きくなると,空間電荷領域はさらに広がり,その結果電荷キャリヤの一部分も領域11,12から空にされる。このことは破線13によって示されている。逆電圧がさらに大きくなると,電荷キャリヤは内部領域1の大部分及び領域11,12から完全に空にされる。空間電荷領域は内部領域1内において破線14によって制限された経路を辿る。」(段落【0010】)ことが,記載されている。
ウ 上記アに記載の「パワーMOSFETに電圧が順方向に印加される」ことは,本願補正発明の「オン状態」に相当し,また,上記アに記載の「ソース領域4から出される電子は補助領域12において高ドーピングと出会う」ことは,本願補正発明の「ドリフト電流を流す」ことに相当する。
エ 上記イに記載の「パワーMOSFETに逆電圧が印加される」ことは,本願補正発明の「オフ状態」に相当し,また,上記イに記載の「空間電荷領域が形成され」ることは,本願補正発明の「空乏化する」ことに相当する。
オ 上記ア,イに記載の引用例1の図1に示される実施例は,「縦形MOSFET」に関するものであるが,引用発明の「横形MOSFET」においても,「MOSFET」としての動作は,「縦形MOSFET」と同様であるから,引用発明の「横形MOSFET」も,上記ウ,エに記載の動作を有しているので,本願補正発明の「ドリフト領域」に対応する引用発明の「ドリフト区間23」は,本願補正発明のように「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」ものであり,相違点1は,実質的に相違しない。

(6-2)相違点2について
ア 本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が1μm以下」であることは,本願の優先権主張の日前における,半導体集積回路装置のデザインルールとしては,普通の数値である。
イ 本願の願書に最初に添付した明細書の発明の詳細な説明には,段落【0027】に「本例では,n型分割ドリフト経路域1とp型仕切領域2の幅を例えば10μm,1μm,0.1μmの値として理想オン抵抗Rを計算すると(β=2/3,n型分割ドリフト経路域1とp型仕切領域の長さを5μmと仮定),幅10μm,のとき,7.9(mオーム・cm^(2) )幅1μm,のとき,0.8(mオーム・cm^(2) )幅0.1μm,のとき,0.08(mオーム・cm^(2) )となり,幅1μm以下になると劇的な低オン抵抗化が可能である」ことが,記載されているが,この部分の記載は,「横型構造のSOI-MOSFET」(段落【0023】)に関する実施形態1の内容である。
しかしながら,本願補正発明は,実施形態1の内容と,「2重拡散型」「MOSFET」(段落【0029】)である実施形態2の内容のいずれをも包含する上位概念の内容となっており,実施形態2は,「幅1μm以下になると劇的な低オン抵抗化が可能である」ものではないし,本願補正発明には,SOI-MOSFETに関する構成の特定がないので,本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が1μm以下」であることは,格別な技術的意義を有するものではない。
ウ また,本願補正発明は,「前記並行ドリフト経路群」の不純物濃度についての構成要件の特定はない。そこで,本願の図10,図11(a),(b)に示される従来例のドレイン・ドリフト領域と,本願補正発明の「前記並行ドリフト経路群」の不純物濃度とが,同じであるものと仮定すると,本願補正発明は,「第2導電型仕切領域」がある分だけ,ドリフト電流が流れる部分が狭くなり,横型MOS半導体装置のオン抵抗が,従来例よりも高くなってしまう。
したがって,この点から見ても,本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が1μm以下」であることは,「前記並行ドリフト経路群」の不純物濃度についての構成の特定がないために,格別な技術的意義を有するものではない。
エ また,本願補正発明の「前記並行ドリフト経路群」の「半導体基板の厚さ方向の深さが同じであ」ることは,当業者の設計事項と認められる。
オ 上記ア?エで検討したように,本願補正発明の「前記並行ドリフト経路群」の「それぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであ」ることは,当業者が適宜なし得たことと認められる。

(6-3)相違点3について
ア 引用発明は,ドリフト電流の経路に,「前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27」の他に,「ウエル22」も存在するために,「横形MOSFET」のオン抵抗が高くなってしまうおそれがある。
イ 引用例2には,第1図の記載から明らかなように,横型の「MOSFET」であり,「P型領域はN型延長ドレイン領域11中に埋め込まれた構造」(2頁左下欄9?10行)が,記載されている。
ウ また,引用例2に記載の「N型延長ドレイン領域11」は,「埋め込まれた」「P型領域」により半導体基板の上下方向ではあるが並行になっているので,本願補正発明の「並行ドリフト経路群」に対応する。
エ そして,引用例2の第1図の記載を参照すると,「N型延長ドレイン領域11」は,その左側で,「アンチパンチスルー領域12」と接しており,また,「N型延長ドレイン領域11」は,その右側で,「ドレインコンタクト領域9」と接している。
ここで,引用例2に記載の「アンチパンチスルー領域12」が,P型の領域であることは,明らかであり,また,ゲート電極7が上方にあることから,本願補正発明の「第2導電型チャネル領域」に対応し,さらに,引用例2に記載の「ドレインコンタクト領域9」は,本願補正発明の「第1導電型ドレイン領域」に対応する。
オ そうすると,上記イ?エの記載から,引用例2には,本願補正発明の「前記並行ドリフト経路群」は「前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」ことに相当するものが,示されている。
カ また,引用例1には,横型MOSFETの実施例とともに縦型MOSFETの実施例も記載されているところ,縦型MOSFETの場合ではあるが,並行ドリフト経路群が第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接していることが,以下の周知例に記載されているように周知技術である。
キ 周知例:米国特許第5216275号明細書には,図4及び図5とともに,次の記載がある。
・「この発明において,電圧維持層の新しい構造が発明者により提案される。この新しいタイプの層は,複合バッファー層(composite buffer layer),或いは,略して,CB層と呼ばれる。」(1欄55?58行の訳文)
・「この発明により提案されたCB層は,2つの種類の反対導電型の領域,すなわち,n領域とp領域を含む。」(1欄67行?2欄1行の訳文)
・「図4は発明者の提案したCB層の応用のもっとも重要な適用例であるCB-RMOSの構造を概念的に示す。n(或いはp)型のエピ層5がn^(+)(或いはp^(+))の基板4の上に成長させられる。それから,図2について詳細に述べられた方法に従って,5において,6はn(或いはp)領域を示し,7はp(或いはn)領域を示す,CB層5を作成する。それから,p^(+)(或いはn^(+))領域3がエピタキシーか或いは不純物の拡散により5の上に作成される。ソースとして局所的なn^(+)(或いはp^(+))領域2を作成するために,選択的な拡散又はイオン注入が続けられる。それがなされた後に,垂直なトレンチが作成される。ゲート酸化物1を作成するための酸化のステップが続けられる。最後に,金属のコンタクトG,SとDが作成される。セルの幾何学的形状は,櫛歯形,四角形,六角形,三角形,円のレイアウトのうちのどれでも可能である。
図5は,発明者により提案されたCB層を持つCB-VDMOSの構造を概念的に示す。このデバイスの製造プロセスは,一番上のトレンチの形成ステップがここでは使われないことを除いて,だいたいCB-RMOSのそれと同じである(図4を参照)。その上,6と7の間,及び/又は4と7の間の誘電体薄膜は,もしもあったら,そのままにしておかれる。」(5欄49行?6欄2行の訳文)
ク 上記キにおいて,図5の符号6の領域は,本願補正発明の「並行ドリフト経路群」に対応し,図5の符号3の領域は,本願補正発明の「第2導電型チャネル領域」に対応し,図5の符号4の領域は,本願補正発明の「第1導電型ドレイン領域」に対応している。
ケ そうすると,引用発明の「第1の導電形の弱nドーピングされたウエル22が前記ドレイン領域24とドリフト区間23とを含んでいて,」「前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,」「前記ベース領域3と前記ウエル22の間に存在して前記ゲート電極8の下に位置する反対の導電形の弱pドーピングされた内部領域1を有する」構成において,上記イ?オに記載の引用例2に記載の技術,あるいは,上記カ?クに記載の周知技術を適用して,引用発明の「ウエル22」を用いずに,本願補正発明の「並行ドリフト経路群」に対応する引用発明の「補助領域27」が引用発明の「反対の導電形の弱pドーピングされた内部領域1」と「ドレイン領域24」に接するようにして,本願補正発明のように「前記並行ドリフト経路群」が「前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」ようにすることは,当業者が適宜なし得たことと認められる。
また,これによって,本願補正発明の「前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で」あるとの構成を自然と備えたものとなることは明らかである。

(7)以上のとおり,相違点1?3に係る構成とすることは,当業者が容易に想到できたものである。
したがって,本願補正発明は,引用発明と引用例2の記載に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により,特許出願の際独立して特許を受けることができないものである。

4 以上の次第で,本件補正は,平成18年法律第55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので,同法159条1項において読み替えて準用する同法53条1項の規定により,却下すべきものである。


第3 本願発明
1 以上のとおり,本件補正(平成19年1月25日に提出された手続補正書による補正)は却下されたので,本願の請求項1に係る発明(以下「本願発明」という。)は,本件補正前の請求項1(平成18年11月28日に提出された手続補正書により補正された請求項1)に記載された,次のとおりのものである。

【請求項1】
「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を半導体基板に有する半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであり,半導体基板表面の第2導電型チャネル領域に形成された第1導電型ソース領域と前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,前記第2導電型チャネル領域と半導体基板表面の第1導電型ドレイン領域との間がドリフト電流を流す平面方向であることを特徴とする半導体装置。」

2 引用例1の記載と引用発明,引用例2の記載については,前記第2,3,(3-1),(3-2),(4)において認定したとおりである。

3 対比・判断
前記第2,1〈補正事項〉,2で検討したように,本願補正発明は,補正前の「半導体装置」の発明について,文言の配置を変え「横型MOS半導体装置」であると限定するとともに,補正前の発明の「並行ドリフト経路群」が「さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」と限定したものである。逆に言えば,本件補正前の発明(本願発明)は,本願補正発明から,このような限定をなくしたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2,3において検討したとおり,引用発明と引用例2の記載に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものである。

第4 結言
以上のとおり,本願発明は,引用発明及び引用例2の記載に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により,特許を受けることができない。

よって,結論のとおり審決する。
 
審理終結日 2010-02-12 
結審通知日 2010-02-15 
審決日 2010-04-05 
出願番号 特願2003-112991(P2003-112991)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英  
特許庁審判長 相田 義明
特許庁審判官 安田 雅彦
近藤 幸浩
発明の名称 横型MOS半導体装置  
代理人 松本 洋一  

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