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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H04L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H04L
審判 査定不服 2項進歩性 特許、登録しない。 H04L
審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない。 H04L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 H04L
管理番号 1238724
審判番号 不服2009-16275  
総通号数 140 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-08-26 
種別 拒絶査定不服の審決 
審判請求日 2009-09-02 
確定日 2011-06-16 
事件の表示 特願2005-161687「ストリーム制御装置、ストリーム暗号化/復号化装置、および、ストリーム暗号化/復号化方法」拒絶査定不服審判事件〔平成18年12月14日出願公開、特開2006-339988〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、
平成17年6月1日付けの出願であって、
平成20年4月9日付けで審査請求がなされ、
平成21年1月30日付けで拒絶理由通知(同年2月3日発送)がなされ、
同年4月6日付けで意見書が提出されるとともに、同日付けで手続補正書が提出され、
同年5月28日付けで拒絶査定(同年6月2日発送)がなされ、
同年9月2日付けで審判請求がされるとともに、同日付けで手続補正書が提出されたものである。
なお平成22年3月31日付けで特許法第164条第3項に定める報告(前置報告)がなされ、
同年12月22日付けで当該報告に対する意見を求める旨の審尋(同年12月28日発送)がなされ、これに対して
平成23年2月17日付けで回答書が提出されている。



第2.平成21年9月2日付けの手続補正についての補正却下の決定

[補正却下の決定の結論]
平成21年9月2日付けの手続補正を却下する。


[理由]
1.本件補正の内容
平成21年9月2日付けの手続補正(以下「本件補正」と記す。)は、特許請求の範囲について、下記の<本件補正前の特許請求の範囲>から、下記<本件補正後の特許請求の範囲>に補正しようとするものである。

<本件補正前の特許請求の範囲>
「 【請求項1】
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、データ処理を行う、複数のデータ処理部と、
前記各データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
を備え、
各データ処理部は、
隣接する前段のメモリおよび後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が後段のメモリの空き容量として存在することを条件として、並びに、当該データ処理部がデータ処理中でないことを条件として、前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
を備える、ストリーム制御装置。
【請求項2】
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、暗号化/復号化を行う複数の暗号化/復号化部と、
前記暗号化/復号化部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
を備え、
各暗号化/復号化部は、
隣接する前段のメモリおよび後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前段のメモリにデータが格納され、かつ、自己の暗号化/復号化の処理単位のデータ量が後段のメモリの空き容量として存在することを条件として、並びに、当該データ処理部がデータ処理中でないことを条件として、前記前段のメモリから暗号化/復号化対象のデータを読み込むデータ読み込み部と、
を備える、ストリーム暗号化/復号化装置。
【請求項3】
前記各暗号化/復号化部は、暗号化/復号化方式に応じて固定の処理期間が定められ、読み込んだデータを当該各暗号化/復号化部における処理期間の経過後に、後段のメモリに転送する、
請求項2記載のストリーム暗号化/復号化装置。
【請求項4】
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、暗号化/復号化を行う複数の暗号化/復号化部と、前記暗号化/復号化部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリとを備えた暗号化/復号化装置において、ストリームデータに対して、それぞれ所定のデータ量を処理単位として、複数回の暗号化/復号化を順次行うストリーム暗号化/復号化方法であって、
N番目の暗号化/符号化部が、N番目(N:整数)の暗号化/復号化を行う対象であって、N番目のメモリに格納されたデータのデータ量を監視する第1工程と、
前記N番目の暗号化/符号化部は、前記N番目の暗号化/復号化が行われたデータであって、N+1番目のメモリに格納されたデータのデータ量を監視する第2工程と、
前記N番目の暗号化/符号化部が、前記N番目のメモリにデータが格納され、かつ、前記N番目の暗号化/復号化の処理単位となるデータ量が、前記N+1番目のメモリの空き容量として存在することを条件として、かつ、当該N番目の暗号化/符号化部が暗号化/符号化処理中でないことを条件として、前記N番目のメモリから暗号化/復号化対象のデータを読み込む第3工程と、
前記N番目の暗号化/符号化部が、読み込んだデータに対してN番目の暗号化/復号化を行う第4工程と、
を備えた、ストリーム暗号化/復号化方法。
【請求項5】
前記N番目の暗号化/符号化部における前記N番目の暗号化/復号化は、暗号化/復号化方式に応じて固定の処理期間が定められ、
前記N番目の暗号化/符号化部が、当該処理期間の経過後に、前記N番目の暗号化/復号化が施されたデータを前記N+1番目のメモリに転送する第5工程、をさらに備える
請求項4記載のストリーム暗号化/復号化方法」

<本件補正後の特許請求の範囲>
「 【請求項1】
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、処理対象のデータ量、処理時間がそれぞれ異なり、処理内容の変更または追加を可能とする、異なる方式のデータ処理を複数回行う、複数のデータ処理部と、
前記複数のデータ処理部の各データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
を備え、前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置であって、
各データ処理部は、
隣接する前記前段のメモリおよび前記後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、並びに、当該データ処理部がデータ処理中でないことを条件として、前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
を備える、
ストリーム制御装置。
【請求項2】
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、処理対象のデータ量、処理時間がそれぞれ異なり、暗号化/復号化の処理内容の変更または追加を可能とする異なる方式の暗号化/復号化を複数回行う、暗号化/復号化を行う複数の暗号化/復号化部と、
前記複数の暗号化/復号化部の各暗号化/復号化部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
を備え、前記暗号化/復号化処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム暗号化/復号化装置であって、
各暗号化/復号化部は、
隣接する前記前段のメモリおよび前記後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前記前段のメモリにデータが格納され、かつ、自己の暗号化/復号化の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、並びに、当該データ処理部がデータ処理中でないことを条件として、前記前段のメモリから暗号化/復号化対象のデータを読み込むデータ読み込み部と、
を備える、
ストリーム暗号化/復号化装置。
【請求項3】
前記各暗号化/復号化部はそれぞれ、暗号化/復号化方式に応じて固定の処理期間が定められ、前記前段のメモリから読み込んだ前記データを当該各暗号化/復号化部における処理期間の経過後に、前記後段のメモリに転送する、
請求項2に記載のストリーム暗号化/復号化装置。
【請求項4】
ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、処理対象のデータ量、処理時間がそれぞれ異なる異なる方式の暗号化/復号化を複数回行う複数の暗号化/復号化部と、前記複数の暗号化/復号化部の各暗号化/復号化部の前段または後段に設けられて前記ストリームデータを格納する複数のメモリとを備え、前記暗号化/復号化方式の変化または追加に対して、前記メモリの変更なしにストリーム制御を行う、ストリーム暗号化/復号化装置において、ストリームデータに対して、それぞれ所定のデータ量を処理単位として、処理対象のデータ量、処理時間がそれぞれ異なる異なる方式の暗号化/復号化を複数回、順次行う、ストリーム暗号化/復号化方法であって、
N番目の暗号化/符号化部が、N番目(N:整数)の暗号化/復号化を行う対象であって、N番目のメモリに格納されたデータのデータ量を監視する第1工程と、
前記N番目の暗号化/符号化部は、前記N番目の暗号化/復号化が行われたデータであって、(N+1)番目のメモリに格納されたデータのデータ量を監視する第2工程と、
前記N番目の暗号化/符号化部が、前記N番目のメモリにデータが格納され、かつ、前記N番目の暗号化/復号化の処理単位となるデータ量が、前記(N+1)番目のメモリの空き容量として存在することを条件として、かつ、当該N番目の暗号化/符号化部が暗号化/符号化処理中でないことを条件として、前記N番目のメモリから暗号化/復号化対象のデータを読み込む第3工程と、
前記N番目の暗号化/符号化部が、読み込んだデータに対してN番目の暗号化/復号化を行う第4工程と、
を備えた、
ストリーム暗号化/復号化方法。
【請求項5】
前記N番目の暗号化/符号化部における前記N番目の暗号化/復号化はそれぞれ、暗号化/復号化方式に応じて固定の処理期間が定められ、
前記N番目の暗号化/符号化部が行う前記第2工程が、当該処理期間の経過後に、前記N番目の暗号化/復号化が施されたデータを前記(N+1)番目のメモリに転送する第5工程、をさらに備える、
請求項4記載のストリーム暗号化/復号化方法」


2.本件補正の目的
本件補正における特許請求の範囲の請求項1についての補正は、本件補正前の特許請求の範囲の請求項1に記載した発明を特定するために必要な事項(以下、「発明特定事項」と記す。)であるところの、「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、データ処理を行う、複数のデータ処理部」を下位概念化し、「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、処理対象のデータ量、処理時間がそれぞれ異なり、処理内容の変更または追加を可能とする、異なる方式のデータ処理を複数回行う、複数のデータ処理部」とする補正事項、及び、本件補正前の特許請求の範囲の請求項1に記載のなかった「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置であって、」なる記載を追加することで、本件補正前の特許請求の範囲の請求項1に記載の発明特定事項であるところの、「ストリーム制御装置」を「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置」と言う、より下位概念化されたものとする補正を含み、当該補正事項によって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。

したがって、本件補正の目的は、特許請求の範囲の減縮であり、しかも、請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの、即ち、特許法第17条の2第4項第2号に掲げられる事項を目的とする補正事項を含んでいるものである。

そこで、本件補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明(以下、「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否かについて、以下に検討する。

3.記載要件(特許法第36条)
(1) 本件補正後の特許請求の範囲の請求項1の「処理内容の変更または追加を可能とする」、「処理内容の変化または追加を可能とする」なる記載の技術的意味について検討するに、該記載は、
ア.仕様決定や設計の段階で、データ処理部が行う処理内容を変更すること(仕様変更、設計変更)を可能とすること、
イ.チップの交換やファームウェア変更などで、データ処理部が行う処理内容を変更または追加すること(修理、改造、バージョンアップ)を可能とすること、
ウ.データ処理部が複数種の処理内容を選択的に実行可能となっており、ユーザによる選択やデータの形式などの判別結果によって、処理内容の変更を可能とする(設定、手動制御、自動制御)構成とすること、
等々の様々な解釈が可能なものであるところ、本件補正後の特許請求の範囲の記載のみからは、これらのいずれと解釈すべきかは不明である。
そして、いずれと解釈するかによって、本件補正発明に属する具体的な事物の範囲(以下「発明の範囲」と記す。)が異なるものになってしまうことは明らかである。
なお、本件補正後の発明の詳細な説明には、
「【0007】
したがって、複数の暗号化処理ブロックのうち、一部の暗号化処理ブロックの暗号化方式を変更する場合や、新たな暗号化処理ブロックを追加する場合には、バッファ制御回路をその都度変更する必要があり、ホームネットワークの暗号化処理システムを柔軟に構築することができない。たとえば、暗号化処理ブロックでは暗号化方式に応じて処理対象データのデータ幅や処理時間が異なるため、暗号化方式が変更されると、バッファ制御回路においては、前後のバッファとの間でのシリアル・パラレル変換およびパラレル・シリアル変換、内部レジスタ処理等、様々な処理が影響を受けることになる。」
「【0012】
本発明によれば、ストリームに対して、暗号化/復号化処理など、処理対象のデータ量、処理期間がそれぞれ異なる複数のデータ処理方式のデータ処理を行う処理ブロック間のデータ転送を、メモリを介して行う際に、データ処理方式の変更がメモリ制御に影響しない。」
「【0034】
以上説明したように、本実施形態に係るストリーム暗号化/復号化装置1によれば、以下の効果が得られる。
すなわち、AES処理部40、DES処理化部60など複数の暗号化/復号化処理部がシステムに存在する場合に、暗号化/復号化処理部の前後のバッファのデータ蓄積量を監視して、前段のバッファに対してデータの読み出し命令を行うため、暗号化/復号化方式の変更・追加を行ったとしても、バッファの変更を行うことなく、システムを構築することができる。
たとえば、一度に処理すべきデータ量は、AES符号化/復号化処理の場合は128ビット単位、DES符号化/復号化処理の場合は64ビット単位、Triple-DESの場合は64ビット単位である。このように、暗号化/復号化方式の変更は、一度に処理すべきデータ量の変更を伴うが、これは上述した読み出し命令の条件(i)を変更後の暗号化/復号化方式に応じて変更すれば済み、バッファ側での処理を変更する必要がない。
また、暗号化/復号化の処理時間は、AES符号化/復号化処理の場合は11クロック、DES符号化/復号化処理の場合は18クロック、Triple-DESの場合は54クロックである。このように、暗号化/復号化方式の変更は、処理時間の変更を伴うが、これは上述した読み出し命令の条件(ii)によって暗号化/復号化方式に関わらず判断され、バッファ30、50、70側での処理を変更する必要がない。
このように、ストリーム暗号化/復号化装置1をホームネットワークに実装することで、ストリームを連続的に暗号化/復号化処理する場合に、アプリケーションに応じて柔軟にシステムを構築することができるようになる。」
等の記載はあるものの、データ処理部の具体的な構成等(ソケットを介して実装するのか?スイッチング回路を設けて切替を行うのか?等々)が開示されていないため、本件補正後の発明の詳細な説明を参酌しても、上記ア.?ウ.のいずれの解釈をすべきであるのかは不明であり、本件補正発明の範囲は明確ではない。

したがって、本件補正後の特許請求の範囲の請求項1の記載は特許法第36条第6項第2号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。

(2)また、「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置」との記載中の「前記処理内容の変化または追加」も
ア.仕様決定や設計の段階で、データ処理部が行う処理内容を変化させること(仕様変更、設計変更)、
イ.チップの交換やファームウェア変更などで、データ処理部が行う処理内容を変化または追加すること(修理、改造、バージョンアップ)、
ウ.データ処理部が複数種の処理内容を選択的に実行可能となっており、ユーザによる選択やデータの形式などの判別結果によって、処理内容の変更をする(設定、制御)こと、
等々の様々な解釈が可能なものであるところ、上記(1)と同様に、本件補正後の特許請求の範囲の記載のみからは、これらのいずれと解釈すべきかは不明であるとともに、本件補正後の発明の詳細な説明を参酌しても、本件補正発明の範囲は明確ではない。

したがって、この点からも、本件補正後の特許請求の範囲の請求項1の記載は特許法第36条第6項第2号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。

(3)また、「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う、ストリーム制御装置」との記載中の「メモリの変更」も
ア.仕様決定や設計の段階での容量や動作速度などを変更すること(仕様変更、設計変更)、
イ.メモリチップの交換や増設をすること(修理、改造)、
ウ.記憶領域のマッピングやデータの形式を変更すること
等々の様々な解釈が可能であるところ、本件補正後の特許請求の範囲の記載のみからは、これらのいずれと解釈すべきかが不明である。
そして、いずれと解釈するかによって、本件補正発明の範囲が異なるものになってしまうことは明らかである。
そして、本件補正後の発明の詳細な説明には、これに関する記載としては上記段落【0007】、【0012】、【0034】等の記載はあるものの、メモリの具体的な構成などが開示されていないため、本件補正後の発明の詳細な説明を参酌しても、上記ア.?ウ.のいずれの解釈をすべきであるのかは不明であり、本件補正発明の範囲は明確ではない。

したがって、本件補正後の特許請求の範囲の請求項1の記載は特許法第36条第6項第2号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。

(4)また、「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」との発明特定事項はその文言通りに解釈すると、技術常識や自然法則に反するものを多々含むものである(例えば、該「前記処理内容の変化または追加」によって「処理単位」が「メモリ」の容量よりも大きくなってしまうような場合には、「メモリ」の容量を該「処理単位」よりも大きいものに変更しなければならないことは明らかである。また、「処理部」の処理速度を早くするためには「メモリ」の動作速度もこれに合わせなければならないものである。仮に、このような「メモリの変更」を要する「処理内容の変化または追加」をしたにも関わらず「メモリの変更」をしない場合には、正しいストリーム制御が不可能であることは明らかである。)から、該発明特定事項をその文言通りに解釈することが妥当ではないことは明らかである。

したがって、本件補正後の特許請求の範囲の請求項1の記載は特許法第36条第6項第2号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。

(5)なお、仮に、本件補正発明をその文言通りに、本件補正発明は上記(4)で示した技術常識や自然法則に反するものをも包含するものと解釈すると、係る技術常識や自然法則に反するものが、本件補正後の発明の詳細な説明で説明されていないことは明らかであるから、本件補正後の特許請求の範囲の請求項1の記載は発明の詳細な説明に記載した範囲を超えて特許を請求するものであり、本件発明は本件補正後の発明の詳細な説明に記載したものとは言えない。

したがって、本件補正後の特許請求の範囲の請求項1の記載は特許法第36条第6項第1号に規定する要件を満たしておらず、本件補正発明は、この理由によっても特許出願の際独立して特許を受けることができないものである。

(6)また、上記の(1)?(5)の不備のため、当業者と言えども、本件補正発明を正確に理解し、再現することは不可能であるところ、これは発明の詳細な説明において「処理内容の変更または追加を可能とする」との記載、「処理内容の変化または追加を可能とする」との記載及び「メモリの変更」との記載等に関する具体的な説明や定義、例示が十分でないことにより生じている不備でもあるととらえることもできる。

したがって、本件補正後の発明の詳細な説明は、本件補正発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第36条第4項第1号の経済産業省令で定めるところによる記載がされていないものであり、また、当業者が本件補正発明を実施することができる程度に明確かつ十分に記載されていないものである。

(7)また、仮に、本件補正発明をその文言通りに、本件補正発明は上記(4)で示した技術常識や自然法則に反するものをも包含するものと解釈すると、上記(4)で示した技術常識や自然法則に反するものとすることの技術上の意義の説明も、これを再現可能な程度に開示する実施例等の記載も、本件補正後の発明の詳細な説明にはないことは明らかである。

したがって、この点でも、本件補正後の発明の詳細な説明は、本件補正発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第36条第4項第1号の経済産業省令で定めるところによる記載がされていないものであり、また、当業者が本件補正発明を実施することができる程度に明確かつ十分に記載されていないものである。


4.進歩性(特許法第29条第2項)について

4-1.本件補正発明
本件補正発明は、上記1.の<本件補正後の特許請求の範囲>において【請求項1】として記載した通りのものである。


4-2.先行技術

(1)引用文献
原審の拒絶の査定の理由である上記平成21年1月30日付けの拒絶理由通知において引用された、特開2003-281086号公報(平成15年10月3日出願公開。以下「引用文献」と記す。)には、下記引用文献記載事項が記載されている。(下線は当審付与。)

<引用文献記載事項1>
「【特許請求の範囲】
【請求項1】 バスを介したデータ転送のためのデータ転送制御装置であって、
受信時には第1のメモリの書き込み制御を行い、送信時には第1のメモリの読み出し制御を行う第1のメモリアクセス制御回路と、
受信時には第1のメモリの読み出し制御を行い、送信時には第1のメモリの書き込み制御を行う第2のメモリアクセス制御回路と、
を含み、
受信時には、
前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第1のメモリの受信データ領域から所与の転送単位のデータを読み出し、第2のバス側に転送し、
送信時には、
前記第2のメモリアクセス制御回路が、第2のバス側から転送されるデータを前記第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第1のメモリの送信データ領域に書き込まれたデータを読み出し、第1のバス側に転送することを特徴とするデータ転送制御装置。」

<引用文献記載事項2>
「【請求項6】 請求項1乃至5のいずれかにおいて、
前記第1のメモリよりも大容量の第2のメモリのアクセス制御を行う第3のメモリアクセス制御回路を含み、
受信時には、
前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータのうちアイソクロナスデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第2のメモリの受信データ領域に書き込み、前記第3のメモリアクセス制御回路が、第2のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第2のバス側に転送し、
送信時には、
前記第3のメモリアクセス制御回路が、記憶媒体が接続される第2のバス側から転送されるアイソクロナスデータを第2のメモリの送信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第2のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、第1のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第1のバス側に転送することを特徴とするデータ転送制御装置。」

<引用文献記載事項3>
「【0030】1.電子機器
図1(A)に、本実施形態のデータ転送制御装置30を含む電子機器(デジタル記録・再生装置)のブロック図の例を示し、図1(B)にその外観図の例を示す。
【0031】この電子機器16は、HDD10(Hard Disk Drive)、データ転送制御装置30を含む。また、ユーザが電子機器を操作するための操作部12を含む。また、ユーザに各種の情報を表示するディスプレイ部14(LCD)を含む。
【0032】ユーザは、操作部12を操作することで、再生モード(通常再生、特殊再生)の指定などを行うことができる。また、ディスプレイ部14に表示される情報を見ることで、現在の再生モードなどを確認できる。
【0033】この電子機器16は、IEEE1394バス又はUSB2.0などの第1のバスBUS1を介してデジタルチューナ20(或いはデジタルビデオカメラ)に接続されている。そして、デジタルチューナ20はMPEG(Moving Picture Experts Group)デコーダ21(広義にはデコーダ)を含み、このMPEGデコーダ21は、アンテナ26等により受信されたMPEGストリームをデコードする。そして、デコードデータに基づいて、テレビ24(ディスプレイ部)が映像が表示したり、音声を出力する。また、ユーザは、操作部22(リモコン等)を用いて、チャンネル(放送局)の選択、再生モード(通常再生、特殊再生)の指定などを行うことができる。」

<引用文献記載事項4>
「【0034】AV(Audio Visual)用のHDD10(広義には記憶媒体)へのMPEGストリームの記録時においては、アンテナ26で受信されたMPEGストリーム(TSパケット)が、BUS1(IEEE1394、USB2.0)、データ転送制御装置30を介してHDD10に書き込まれる。【0035】一方、HDD10のMPEGストリームの再生時においては、IDE(Integrated Device Electronics)などの第2のバスBUS2を介してHDD10からMPEGストリーム(TSパケット、アイソクロナスデータ)が読み出される。そして、読み出されたMPEGストリームが、データ転送制御装置30、BUS1を介してデジタルチューナ20に転送され、デジタルチューナ20のMPEGデコーダ21がデコードする。これにより、テレビ24に映像が映し出される。
【0036】なお、本実施形態が適用される電子機器は図1(A)、(B)に示す電子機器に限定されない。例えば、ビデオテープレコーダ(HDD内蔵)、光ディスク(DVD)レコーダ、デジタルビデオカメラ、パーソナルコンピュータ或いは携帯型情報端末などの種々の電子機器に適用できる。」

<引用文献記載事項5>
「【0063】データ転送制御装置はDMAC3(広義には第3のメモリアクセス制御回路)を含む。このDMAC3は、SDRAM50に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、BUS2側(IDEインターフェース34)に転送するための処理を行う。また、BUS2側から転送されるアイソクロナスデータを、SDRAM50に書き込むための処理を行う。
【0064】より具体的にはDMAC3は、SDRAM50からの読み出し時には、読み出し要求や読み出しアドレスを発生する。一方、SDRAM50への書き込み時には、書き込み要求や書き込みアドレスを発生する。これにより、SDRAM50、BUS2(IDEインターフェース34)間で、処理部60が介在しないDMA転送を実現する。」

<引用文献記載事項6>
「【0065】DMAC1は、第1(1394側)の暗号化・復号化回路ENC・DEC1を含む。このENC・DEC1は、SRAM40から読み出されたデータ(アイソクロナスデータ)を第1の暗号化処理により暗号化し、BUS1側に転送するための処理を行う。また、BUS1側から転送される暗号化データ(暗号化アイソクロナスデータ)を第1の復号化処理により復号化し、SRAM40に書き込むための処理を行う。
【0066】この場合に、第1の暗号化処理(復号化処理)としては、例えば、IEEE1394の暗号化規格であるDTCP(Digital Transmission Content Protection)などを採用できる。
【0067】ここで、DTCP(5C DTCP)は、IEEE1394により接続された電子機器(デバイス)間で、暗号化データを送受信するための規格である。このDTCPでは、保護されるべき暗号化データを電子機器間で送受信する前に、データ保護機構を受信側の電子機器が備えているか否かを確認する認証処理を行う。そして、保護機構を備えている事が認証処理により確認されると、暗号を解くための鍵を電子機器間で交換する。そして、送信側の電子機器は暗号化データを送信し、受信側の電子機器は受信した暗号化データを復号化する。
【0068】このようにすることで、DTCPに準拠した電子機器間でのみ保護データの送受信を行えるようになる。これにより、保護機構を有しない電子機器や、データを改変してしまうような電子機器から、データのコンテンツを保護できる。
【0069】また、このDTCPでは、コンテンツ提供者が設定したコピー制御情報が電子機器間でやり取りされる。これにより、「コピー禁止」、「1回だけコピー可能」、「コピー・フリー」などのコピー制御が可能になる。また、コンテンツと共に改訂情報(System Renewability Messages)が配布される。これにより、不正な電子機器へのデータ転送を禁止したり制限することが可能になり、不正コピーを将来に渡り禁止できる。また、このDTCPは、IEEE1394のみならずUSBの暗号化規格としても採用されることが期待されている。
【0070】なお、DTCPの暗号化処理・復号化処理についてはDTLA(Digital Transmission Licensing Administrator)社のホームページで詳しく説明されている。」

<引用文献記載事項7>
「【0071】DMAC2は、第2(IDE側)の暗号化・復号化回路ENC・DEC2を含む。このENC・DEC2は、SRAM40から読み出されたデータ(アイソクロナスデータ、BUS1側から転送されるデータ)を第2の暗号化処理により暗号化し、SDRAM50に書き込むための処理を行う。また、SDRAMから読み出された暗号化データ(暗号化アイソクロナスデータ)を、第2の復号化処理により復号化し、SRAM40に書き込むための処理(BUS1側に転送するための処理)を行う。
【0072】この場合に、第2の暗号化処理(復号化処理)としては、例えば、共通鍵暗号化方式の1つであるDES(Data Encryption Standard)などを採用できる。
【0073】共通鍵暗号化方式は、金融業界等の分野で広く使用されている暗号化方式である。この共通鍵暗号化方式は、暗号化と復号化において同一の鍵を用いる。共通鍵暗号化方式の中でもDESは最も広く利用されている暗号化方式である。
【0074】このDESでは、1ブロックが64ビットのデータに対して、非線形変換(sbox)、転置処理等が16段分繰り返される。各段の処理では、48ビットのサブ鍵が用いられ、このサブ鍵は64ビットの共通鍵から生成される。
【0075】DESには、SDES(Single DES)とTDES(Triple DES)がある。TDESは、SDESのアルゴリズムを3回繰り返す暗号化方式である。このTDESでは、SDESのアルゴリズムを流用することができ、かつ暗号鍵の鍵長を拡張するのと同様の効果を得ることができるため、比較的容易に暗号強度を高めることができる。
【0076】なお、本実施形態のデータ転送制御装置では、DES(Single DES、Triple DES)以外にも、DESの後継の共通鍵暗号化方式であるAES(Advanced Encryption Standard)などを採用してもよい。」

<引用文献記載事項8>
「【0111】また本実施形態では図5(C)、図6(C)に示すように、SRAM40やSDRAM50の記憶領域を、送信データ領域と受信データ領域に分離している。これにより、アイソクロナスデータの送信と受信を独立に行うことができる。したがって、アイソクロナスデータの送信と受信の転送レートを同時に保証できるようになる。この結果、画像データをHDD10に録画しながら、他の画像データをHDD10から読み出して再生するタイムシフト再生が容易になる。」

<引用文献記載事項9>
「【0160】7.データ転送制御装置の動作
次に、図15、図16、図17のフローチャートを用いて、本実施形態のデータ転送制御装置の動作について説明する。
【0161】図15は受信時の動作を示すフローチャートである。【0162】まず、アイソクロナスパケットの受信により無条件に転送処理を開始する(ステップS1)。そして、受信されたアイソクロナスパケットのデータをSRAMのアイソクロナス受信データ領域に書き込む(ステップS2)。【0163】次に、SRAMに書き込まれた受信データ量が自動DMA転送単位ATUを超えたか否かを判断する(ステップS3)。そして、越えた場合には、残り転送数RTNに自動DMA転送単位ATUをセットし、DMAC2を起動する(ステップS4)。具体的には図11の自動DMA開始信号DMAGOをアクティブにする。
【0164】次に、SDRAMの記憶領域がフル(満杯)か否かを判断する(ステップS5)。そして、フルの場合には転送をウェイトし(ステップS6)、SDRAMに空きが生じるのを待つ。【0165】一方、SDRAMがフルでなくなった場合(空きが生じた場合)には、1ワード分のデータをSRAMから読み出す(ステップS7)。そして、読み出されたデータを暗号化し、SDRAMに書き込む(ステップS8、S9)。【0166】次に、残り転送数RTNを1だけデクリメントする(ステップS10)。そして、RTNが0か否かを判断し(ステップS11)、RTNが0ではない場合にはステップS5に戻り、RTNが0の場合にはステップS2に戻る。
【0167】以上のようにして、BUS1(IEEE1394)を介して受信したデータが、SRAMを介してSDRAMに書き込まれることになる。」

<引用文献記載事項10>
「【0168】図16、図17は送信時の動作を示すフローチャートである。【0169】まず、残り転送数RTNに全転送数ATNをセットし、DMAC3を起動する(ステップS21)。
【0170】次に、SDRAMの記憶領域がフルか否かを判断し(ステップS22)、フルの場合には転送をウェイトし(ステップS23)、空きが生じるのを待つ。そして、フルでなくなった場合(空きが生じた場合)には、1ワード分のデータの転送を実行する(ステップS24)。
【0171】次に、残り転送数RTNを1だけデクリメントする(ステップS25)。そして、RTNが0か否かを判断し(ステップS26)、RTNが0ではない場合にはステップS22に戻り、RTNが0の場合には処理を終了する。
【0172】以上のようにして、BUS2(IDE)側からのデータが、SDRAMに書き込まれる。
【0173】次に図17に示すように、残り転送数RTNに全転送数ATN(アイソクロナスパケットM個分)をセットし、DMAC2を起動する(ステップS31)。
【0174】そして、SDRAMの記憶領域がエンプティ(空)か否かを判断し(ステップS32)、エンプティの場合には転送をウェイトし(ステップS33)、SDRAMにデータが貯まるのを待つ。一方、SDRAMがエンプティでなくなった場合(データが貯まった場合)には、SRAMの記憶領域がフルか否かを判断する(ステップS34)。そして、フルの場合には転送をウェイトし(ステップS35)、SRAMに空きが生じるのを待つ。【0175】SRAMの記憶領域がフルでなくなった場合(空きが生じた場合)には、1ワード分のデータをSDRAMから読み出す(ステップS36)。そして、読み出されたデータ(著作権保護データの場合)を復号化し(ステップS37)、復号化データをSRAMに書き込む(ステップS38)。
【0176】次に、残り転送数RTNを1だけデクリメントする(ステップS39)。そして、RTNが0か否かを判断し(ステップS40)、RTNが0ではない場合にはステップS32に戻り、RTNが0の場合には処理を終了する。
【0177】以上のようにして、SDRAMに書き込まれたデータがSRAMに書き込まれるようになる。」

<引用文献記載事項11>
本実施形態の電子機器の構成例を示す図を示す図であって、
アンテナ26、該アンテナ26に接続され、MPEGデコーダ21と操作部22を有するデジタルチューナ20、該MPEGデコーダ21に接続されたテレビ24、及び、BUS1(IEEE1394,USB2.0)を介して前記デジタルチューナ20と接続されたデータ転送制御装置30と、BUS2(IDE)を介して該データ転送制御装置30と接続されたHDD(記憶媒体)10と、該データ転送制御装置30と接続された操作部12及びディスプレイ部14とを有する電子機器(デジタル記録再生装置)16が記載されるブロック図。(【図1】(A))

<引用文献記載事項12>
本実施形態の動作について説明するためのフローチャートであって、
ステップ「S3」で、「Y」と判断された場合にはステップ「S4」に、「N」と判断された場合にはステップ「S2」に推移することを示すフローチャート。(【図15】)


(2)参考文献
本願の出願前に、頒布された刊行物である下記参考文献には下記参考文献記載事項が記載されている。(下線は当審付与。)

<参考文献1>特開平04-326654号公報(平成4年11月16日出願公開)

<参考文献記載事項1-1>
「【0029】データ圧縮伸張エンジン8は、図2に示すようにDCPM方式等により画像データの可逆圧縮/伸張を行う可逆圧縮伸張部81と、DCT方式等によって画像データの非可逆圧縮/伸張を行う非可逆圧縮伸張部82と、可逆圧縮伸張部81と非可逆圧縮伸張部82から出力される個々の可変長符号データを、同じく圧縮伸張部81,82から与えられる符号データ長(シフト数)をもとに、一連の符号列に変換したり(圧縮時)、一連の符号列から個々の符号データを抽出したり(伸張時)する機能を有するシフト回路83とで構成される。このうち、可逆圧縮伸張部81と非可逆圧縮伸張部82の何れか一方は省略してもよい。また、シフト回路を可逆圧縮伸張部81と非可逆圧縮伸張部82に対して夫々独立して設けてもよい。
【0030】可逆圧縮伸張部81と非可逆圧縮伸張部82とは、ホストコンピュータ1からの指定により選択使用される。また、画像バッファ4と符号バッファ5から、2つの圧縮伸張部81,82とCPU9へ2つのREADY信号(READY-1,READY-2)が供給され、2つの圧縮伸張部81,82は、夫々これら2つのREADY信号がイネーブルの時にのみ作動し、いずれか一方がディセーブルの時は動作しない。」

<参考文献記載事項1-2>
「【0050】圧縮されたデータから復元画像を再生するには、符号データを解読(復号化)して量子化データに置き換え(逆量子化)、これに直交逆変換を施す伸張処理を行えば良い。次に、符号バッファ5の構成を図8に基づいて説明する。符号バッファ5は、図8に示すようにFIFO構造を持つバッファメモリ51と、デコーダ52とで構成され、2つのフラグ信号 (FULL-Y) , (EMPTY+Y) を用いて制御される。尚、FIFO構造とすることにより、特にアドレスを指定することなく入力した順と同順で出力することができるので、処理を能率化できる。(FULL-Y) フラグは、バッファメモリ51内がデータで満杯 (FULLバイト) の状態よりYバイトだけ少ない状態を基準とし、バッファメモリ51内のデータ総量が (FULL-Y) バイトに満たない場合はOFF, (FULL-Y)バイト以上の場合はONとなる。【0051】また、 (EMPTY+Y) フラグは、バッファメモリ51内のデータ総量がYの状態を基準とし、バッファメモリ51内のデータ総量がYバイトに満たない場合はON,Yバイト以上の場合はOFFとなる。ここで、前記Yの値は、圧縮伸張の対象となる画像の1画素当りの最大ビット数をbビットとすると、該最大ビットbまで処理できるように、処理単位がn×nのブロック単位に行われる場合は (n×n×b) ビット以上とし、処理単位がLライン単位 (L≧1) に行われる場合は1ライン当りのカラム数をmとすると(L×m×b) ビット以上とすることが好ましい。
【0052】デコーダ52は、前記2つのフラグ (FULL-Y), (EMPTY+Y) を読み込み、圧縮時は (FULL-Y) フラグがOFFの時に図2に示すREADY-2信号をイネーブルにし、ONの時にはディセーブルにする。伸張時は (EMPTY+Y) のフラグがOFFの時にREADY-2信号をイネーブルにし、ONの時にはディセーブルにする。READY-2信号は、所定の制御クロック例えばブロック単位の処理を制御するクロックに同期させて出力する。また、CPU9は、2つのフラグを読み込むことができる。」


<参考文献2>特開2000-020398号公報(平成12年1月21日出願公開)

<参考文献記載事項2-1>
「【請求項2】 データを記録するための記録媒体としてディスクを有するディスク記憶装置に適用し、前記ディスクとホストシステム間のデータ転送を制御するためのバッファメモリを有し、前記ホストシステムからのデータ転送が終了した時点で前記ライトコマンドの終了を指示するライトキャッシュ機能を有するディスクコントローラであって、
前記ライトキャッシュ機能の有効時に、前記ホストシステムから受信した前記ライトコマンドの内容がキャッシュヒットの条件を満足するか否かを判定するキャッシュ判定手段と、
前記キャッシュヒットの条件を満足するライトコマンドの場合には、前記ホストシステムからのデータ転送が終了した時点で前記ライトコマンドの終了を指示するための信号を前記ホストシステムに送信する専用手段と、
前記キャッシュヒットの条件を満足しないライトコマンドの場合には、当該ライトコマンドに伴うデータの転送が終了し、かつ前記バッファメモリから前記ディスクへのデータ転送を開始して前記バッファメモリに次のライトコマンドに伴うデータの格納領域を確保した後に前記ライトコマンドの終了を指示するための処理を実行する制御手段とを具備したことを特徴とするディスクコントローラ。」

<参考文献記載事項2-2>
「【請求項5】 データを記録するための記録媒体としてディスクを有するディスク記憶装置に適用し、前記ディスクとホストシステム間のデータ転送を制御するためのバッファメモリを有し、前記ホストシステムからのデータ転送が終了した時点で前記ライトコマンドの終了を指示するライトキャッシュ機能を有するディスクコントローラであって、
前記ライトキャッシュ機能の有効時で、ライトコマンドに伴うデータのアドレスが直前のライトコマンドに伴うデータのアドレスに連続するシーケンシャルアドレスであることをキャッシュヒットの条件とした場合に、前記ホストシステムから受信した前記ライトコマンドの内容が前記キャッシュヒットの条件を満足するか否かを判定するキャッシュ判定手段と、
前記ホストシステムから前記バッファメモリへのデータ転送及び前記バッファメモリから前記ディスクへのデータ転送の両方を処理するための第1のカウンタ手段と、
前記ホストシステムから前記バッファメモリへのデータ転送を処理するための第2のカウンタ手段と、
前記キャッシュヒットの条件を満足するライトコマンドの場合には、前記第1のカウンタ手段により当該ライトコマンドに伴うデータ転送を実行し、当該データ転送が終了した時点で前記ライトコマンドの終了を指示するための信号を前記ホストシステムに送信する専用手段と、
前記キャッシュヒットの条件を満足しないライトコマンドの場合には、前記第2のカウンタ手段により当該ライトコマンドに伴うデータ転送を開始し、前記第1のカウンタ手段により前記バッファメモリから前記ディスクへのデータ転送を実行して前記バッファメモリにデータの格納領域を確保する処理を実行し、前記バッファメモリへのデータ転送が終了した時点で当該ライトコマンドの終了を指示するための処理を実行する制御手段とを具備したことを特徴とするディスクコントローラ。」

<参考文献記載事項2-3>
「【請求項10】 ライトキャッシュ機能の有効時において、ライトコマンドを受けるとホストシステムからの1ブロック分のデータ転送を実行し、その後にキャッシュがヒット(シーケンシャルアドレス)した場合は1ブロック分の転送処理カウンタを更新し、当該ホストシステムからの残りのデータ転送を開始し、そのデータ転送が終了するとバッファ内に1ブロック分の容量が空くのを待ってからコマンド終了処理(BUSYのクリア、IRQの発生)を自動的に実行する機能を有するディスクコントローラと、
キャッシュがヒットしない場合には、前のコマンドのメディアへの書込み処理を終了させてから、前記転送処理カウンタを1ブロック分更新してから残りのホストデータ転送を実行し、このコマンドでのメディアへの書込み処理を開始し、前記コマンド終了処理を行なうステップを実行する制御手段とを具備したことを特徴とするディスク記憶装置。」


<参考文献3>特開2003-303469号公報(平成15年10月24日出願公開)

<参考文献記載事項3-1>
「【0016】本発明のデータ記憶装置において、メモリは、制御データとして、書き込みデータまたは読み出しデータのデータ記憶装置内における処理速度に関するデータまたは記憶媒体であるディスクにおけるデータの記憶単位に関するデータを記憶することができる。データ記憶装置の動作を的確に制御するためには、これらデータが必要だからである。本発明のデータ記憶装置は、コントローラを介して転送された書き込みデータを受け取りかつ一時的に記憶するバッファを備えることが望まれる。データ記憶装置と電子機器とに、データの処理速度に相違がある場合に、その速度差を緩和するためである。この場合、コントローラは、所定の条件に基づいて、書き込みデータをバッファに一時的に記憶させた後に読み書きヘッドに向けて転送するか、または、書き込みデータをバッファに一時的に記憶させることなく読み書きヘッドに向けて転送するか制御する。例えば、データ記憶装置と電子機器のデータ処理速度が一致している場合には、バッファを用いなくても、読み出しデータはスムーズにデータ記憶装置と電子機器との間を転送することができるからである。」


<参考文献4>特開2002-009864号公報(平成14年1月11日出願公開)

<参考文献記載事項4-1>
「【0046】図3において、通信処理ブロック100は、ケーブル26を介して他の機器と通信を行うための処理ブロックである。この通信処理ブロック100は、IRD10の場合にはIEEE1394インターフェース24に相当し、ディスク記録再生装置50の場合にはIEEE1394インターフェース51に相当する。また、この通信処理ブロック100での通信処理は、制御部120の制御により実行される。この制御部120は、IRD10の場合にはCPU20に相当し、ディスク記録再生装置50の場合にはCPU52に相当する。また、通信処理ブロック100で送信するストリームデータの処理、又は受信したストリームデータの処理を、信号処理部130で実行する。この信号処理部130は、IRD10の場合には、放送データを受信するブロックに相当し、ディスク記録再生装置50の場合には、ディスクにストリームデータを記録し再生するブロックに相当する。
【0047】また図3では、これらのブロックに電源を供給する電源回路140を示してある。この電源回路140からの電源の供給状態については、制御部120で制御されるようにしてある。特に、後述するアイソクロナスブロック110に対する電源供給を、他のブロックへの電源供給とは別に独立で制御できるようにしてある。その電源供給処理の詳細については後述する。さらに、制御部120に対して機器の動作状態を設定する操作キー150が接続してある。この操作キー150は、例えば図2に示したIRD10内の操作パネル23で構成される。
【0048】IEEE1394方式のバスラインと通信を行う通信処理ブロック100の構成について説明すると、この通信処理ブロック100は、ケーブル26と直接接続される入出力部が物理レイヤ(PHYレイヤ)101と称され、この物理レイヤ101内で、バスラインからの入力処理及びバスラインへの出力処理が行われる。
【0049】物理レイヤ101には、物理レイヤインターフェース部102を介して受信部103及び送信部104が接続してある。ここで、IEEE1394方式のバスラインでの伝送には、ストリームデータを同期通信するモードであるアイソクロナス通信モードでの通信と、制御データなどを非同期通信するモードであるアシンクロナス通信モードでの通信とが可能であり、受信部103及び送信部104では、両通信モードの処理が可能としてある。即ち、受信部103では、バスラインを介して伝送されたデータの中で、この機器を届け先としたデータを受信し、アイソクロナス通信モードで受信したデータを、アイソクロナスブロック110内のアイソクロナスデータバッファ112に供給し、アシンクロナス通信モードで受信したデータを、アシンクロナスデータバッファ105に供給する。送信部104は、アイソクロナスブロック110内のアイソクロナスデータバッファ112から供給される送信データを、アイソクロナス通信モードで送信処理し、アシンクロナスデータバッファ105から供給される送信データを、アシンクロナス通信モードで送信処理する。
【0050】アイソクロナスブロック110は、アイソクロナス信号処理部111と、アイソクロナスデータバッファ112とで構成される。受信したパケット単位のアイソクロナスデータは、バッファ112を介してアイソクロナス信号処理部111に供給して受信処理を行い、データに付与されたタイムスタンプに基づいて、連続したストリームデータを得る。得られたストリームデータは、信号処理部130に供給する。また、信号処理部130側から送信させるストリームデータが供給される場合には、アイソクロナス信号処理部111でパケット単位のアイソクロナスデータに分割し、各パケットのデータにタイムスタンプなどを付与させる。パケット単位とされたアイソクロナスデータは、バッファ112を介して送信部104に供給する。バッファ112にデータが入出力されるタイミングは、アイソクロナス信号処理部111と受信部103及び送信部104により制御される。」


<参考文献5>特開2003-256152号公報(平成15年9月10日出願公開)

<参考文献記載事項5-1>
「【0016】図3は本実施の形態に係るプリンタ装置1のプリンタコントローラ装置10のDMAコントローラ102の構成を示すブロック図である。DMAコントローラ102は、DMA転送元アドレスレジスタ1020、DMA転送量設定レジスタ1021、DMA制御レジスタ1022、DMA制御シーケンサ1023、FIFO(First In First Out)メモリ1024から構成されている。
【0017】上記構成を詳述すると、DMAコントローラ102は、データ転送バス105に対して、バス使用要求信号1050、バス使用許可信号1051、バス使用開始信号1052、データアクノリッジ信号1053、転送方向信号1054、バースト転送要求信号1055、バイトイネーブル信号1056、アドレス信号1057、データ信号1058を用いてDMA転送を制御する。また、DMAコントローラ102は、DMA転送の完了をDMA転送完了割り込み信号1025を用いてCPU100へ通知する。DMA転送元アドレスレジスタ1020には、DMA転送元アドレスが設定される。DMA転送量設定レジスタ1021には、DMA転送量が設定される。DMA制御レジスタ1022は、DMA転送開始時にCPU100により操作される。DMA制御シーケンサ1023は、DMA制御レジスタ1022の操作により動作を開始する。FIFOメモリ1024には、メモリ101から読み出されたデータが書き込まれる。」

<参考文献記載事項5-2>
「【0029】なお、本実施の形態においては、データ転送バス105は32ビット幅(4バイト)、バイトイネーブル信号1056による書き込み制御、バースト転送要求信号1055によるバースト転送制御を行う。1回のバースト転送においては、8回の4バイト転送を行うことと仮定する。即ち、バースト転送サイズは32バイトとなる。したがって、データ転送バス105の1回のバストランザクションでは、1バイト、2バイト、4バイト、32バイトの4種類の転送サイズが存在することと仮定する。また、DMAコントローラ102のDMA転送量設定レジスタ1021には0?4096までの値を設定できるものと仮定する。」


<参考文献6>国際公開第03-098919号(2003年11月27日国際公開。特表2005-526453号公報に対応。)

<参考文献記載事項6-1>
「The controller monitors whether the decryptor is still busy processing a previously supplied control word. As long as the decryptor is busy, no new word is supplied.」(9頁32?33行)
(公表公報の対応箇所(段落【0021】)の記載:「制御器は、デクリプタが前に供給された制御ワードの処理でまだビジー状態のままか否かをモニタする。デクリプタがビジー状態である限り、新たなワードは供給されない。」)

<参考文献7>特開2004-295692号公報(平成16年10月21日出願公開)

<参考文献記載事項7-1>
「【0075】
図16は、記録装置100がストレージデバイス200にセキュアコマンドを発行し、ストレージデバイス200が受理する様子を示す。図9から図11におけるS102、S120、S132、S142、S158、S170、および図12から図15におけるS206、S218、S224、S239、S252、S258、S264がセキュアコマンドの発行と受理を行う処理である。記録装置100のコントローラ101は、ストレージデバイス200にセキュアコマンドを発行した後、ストレージデバイス200がそのセキュアコマンドを実行するのに要すると推定される時間待機してから、次のセキュアコマンドを発行する(S500)。ストレージデバイス200のコントローラ201は、記録装置100からセキュアコマンドを受信すると(S502)、受信したセキュアコマンドが正規の発行手順で発行されているか否か確認する(S504)。正規の発行手順に従わない場合には(S504のN)、命令を受理することができないため処理を終了するためにS516へ進む。正規の発行手順に従っているの場合には(S504のY)、状態レジスタ221を参照して、その処理系の直前の命令がまだ実行中か否かを確認する(S506)。状態レジスタ221の処理状態が「Busy」であれば、直前の命令を実行中であるから、記録装置100へ処理中である旨を通知する(S508)。コントローラ101は、ストレージデバイス200から処理中である旨の通知を受信すると(S510)、さらに所定の時間待機した後(S512)、再度S500に戻り、セキュアコマンドを発行する。」


<参考文献8>特開2000-059234号公報(平成12年2月25日出願公開)

<参考文献記載事項8-1>
「【0162】同図を参照して、ステップS61で、エンコードにより生成した可変長符号がオーバーフローしないように、パック処理判定処理が実行される。パック処理判定処理は、VLCパック部17がビジー状態(busy)のときは、ステップS61を自己ループしてビジー状態が解消されるまで次の処理を行わない。VLCバッファ部16の保持レジスタ全てにパック処理済みデータが格納されているとき(ready)、VLCパック部17がビジー状態と判断され、ステップSS62に移行する。」

<参考文献記載事項8-2>
「【0029】シーケンス制御部5は第2及び第3の記憶部として、2つの制御レジスタVL_MODE及びVL_CNTを有する。CPU2は制御レジスタVL_MODEに所望の値を設定することにより、VLC処理装置4に実行させる処理の内容を選択する。制御レジスタVL_MODEの設定値により選択可能なVLC処理装置4の処理内容は以下のとおりである。
【0030】・ MPEG1のVLCデコード処理、
・ MPEG2のVLCデコード処理、
・ DVCのVLCデコード処理、
・ MPEG2のVLCエンコード処理、
・ DVCのVLCエンコード処理
シーケンス制御部5は制御レジスタVL_MODEの指示する処理内容が実行可能となるように、第2DCTバッファ部11、アドレス生成部12、DCT生成部13、VLC生成部14、シフタ部15、VLCバッファ部16及びVLCパック部17を制御する。
【0031】制御レジスタVL_CNTはVLC処理装置4の動作を起動するための処理起動ビットを有している。VLC処理装置4は、このビットがセットされることにより制御レジスタVL_MODEで選択された処理を開始する。全ての処理を終了すると、VLC処理装置4は上記処理起動ビットをクリアする。CPU2は制御レジスタVL_CNTの値をモニタすることにより、VLC処理装置4の処理終了を検出する。」


<参考文献9>特開平08-065170号公報(平成8年3月8日出願公開)

<参考文献記載事項9-1>
「【0024】同期回復とエラー処理図3は、入力データビットストリームとの同期を回復しかつ出力ブロック30を介してミューティングされたオーディオデータを出力するためシステム10により使用される同期回復とエラー処理手続きを表すフローチャートである。本方法はステップ150で始まり、ここでMACビジーフラグ(MAC_BUSY_FLAG)が検査される。 MACビジーフラグは乗算・累算器28がビジーであるかどうかを示す。MACビジーフラグが「1」に等しくセットされ、乗算・累算器がビジーであることを示していれば、MACビジーフラグが「0」に等しくセットされ、乗算・累算器28が空きであることを示すまで、本方法はステップ150で待ち合わせる。つぎに本方法はステップ152に進み、ここでヘッダーはFFFF000(16進数)に等しくセットされ層1のヘッダー(layer one header)であることを示す。つぎに本方法はステップ154に進み、ここでカウント変数が「0」に等しくセットされる。カウント変数は、符号語当たりのビット(bits per code word)とミューティング動作で使用されるスケール因子(scale factor)とに適切なアドレスを付けるために使用される。本方法はステップ156に進み、ここでカウント変数の最新の値に対する符号語当たりのビットが「0」に等しくセットされる。符号語当たりのビットおよびスケール因子は、実行コントローラ22および乗算・累算器28による動作のためにランダムアクセスメモリ26に記憶される。つぎに本方法はステップ158に進み、ここでカウント変数の最新の値に付随するスケール因子情報が「0」に等しくセットされる。つぎに本方法はステップ160に進み、ここでカウント変数は増分される。つぎに本方法はステップ162に進み、ここでカウント変数は「64」と比較される。カウント変数が「64」より小であれば、本方法はステップ156に戻り、ここで符号語当たりのビットおよびスケール因子の次のセットも「0」に等しくセットされる。ステップ156からステップ162は、1ブロックのミューティングされたオーディオデータに付随する64セットの符号語当たりのビットおよびスケール因子を出力することに影響している。システム10が1ブロックづつのデータをミューティングする能力があるということは本発明の重要な技術的利点である。これによって本発明によるシステムは、1フレームづつエラー訂正を実行する各種システムにおけるエラー訂正の解像度を20倍にすることが可能である。」


<参考文献10>特開平01-245326号公報(平成1年9月29日出願公開)

<参考文献記載事項10-1>
「円周上にロータリーヘッドを有し、磁気テープの走行面と微少角をなして回転するシリンダに巻き付けた磁気テープに、斜めに微少幅のトラックを形成し、概トラック内にトラックの位置を示す情報と、ロータリーヘッドが正しくトラック上を走行するための情報と、ディジタル情報を記録再生する磁気記録装置で、複数のトラックを記録再生の基本単位(グループ)として扱うように構成された磁気記録装置において、記録再生の基本単位であるグループ内のディジタル情報を、概記録再生装置の外部に接続された装置と送受信する場合に、情報の送受信の基本単位が概磁気記録装置の記録再生の基本単位と違うことにより生じる不都合を吸収するために、バッファメモリとシステムエリア管理部を設け、磁気記録装置の記録再生単位である情報を外部装置がアクセスできるデータ領域と、外部装置との情報の送受信の基本単位の大きさを格納しておくシステム領域とに分割し、データ領域を外部装置との送受信の基本単位に分割し、この分割した単位(ブロック)をシステム領域に格納し、この単位で外部装置との送受信を実行すし、外部装置からの受信の場合、情報を一旦バッファメモリに格納しシステム領域管理部により、バッファメモリに格納された情報が磁気記録装置の記録再生の基本単位と一致するか、超えた場合に記録を開始し、外部装置への送信の場合、磁気記録装置から記録再生の基本単位の情報を一旦バッファメモリに読み込み、前記システムエリア管理部により分割したブロック単位で外部装置へ情報を送信することを特徴とする磁気記録装置。」(特許請求の範囲第1項)


4-3.引用発明の認定

(1)上記引用文献記載事項3、11等の記載からみて、引用文献には「アンテナ」と、該「アンテナ」に接続された「デジタルチューナ」と、該「デジタルチューナ」に接続された「テレビ」と、該「デジタルチューナ」に接続された「電子機器」とを有するシステムが記載されている。
さらに、上記引用文献記載事項3、11等の記載からみて、前記「デジタルチューナ」は、「MPEGデコーダ」と、「操作部」を有している。
また、前記「電子機器」は、前記「デジタルチューナ」と「第1のバス」を介して接続された「データ転送制御装置」と、該「データ転送制御装置」と「第2のバス」を介して接続された「記憶媒体」と、前記「データ転送制御装置」と接続された「操作部」及び「ディスプレイ部」とを有している。

よって、引用文献には
「アンテナと、該アンテナに接続されたデジタルチューナと、該デジタルチューナに接続されたテレビと、該デジタルチューナに接続された電子機器とを有するシステムであって、
前記デジタルチューナは、MPEGデコーダと、操作部を有し、
前記電子機器は、前記デジタルチューナと第1のバスを介して接続されたデータ転送制御装置と、該データ転送制御装置と第2のバスを介して接続された記憶媒体と、前記データ転送制御装置と接続された操作部及びディスプレイ部とを有」する「システム」が記載されていると言える。

(2)該「システム」は、上記引用文献記載事項4のとおり「AV(Audio Visual)用のHDD10(広義には記憶媒体)へのMPEGストリームの記録時においては、アンテナ26で受信されたMPEGストリーム(TSパケット)が、BUS1(IEEE1394、USB2.0)、データ転送制御装置30を介してHDD10に書き込まれる」ものであり、また、「HDD10のMPEGストリームの再生時においては、IDE(Integrated Device Electronics)などの第2のバスBUS2を介してHDD10からMPEGストリーム(TSパケット、アイソクロナスデータ)が読み出される。そして、読み出されたMPEGストリームが、データ転送制御装置30、BUS1を介してデジタルチューナ20に転送され、デジタルチューナ20のMPEGデコーダ21がデコードする。これにより、テレビ24に映像が映し出される。」との動作を行うものである。
さらに、該「システム」は、上記引用文献記載事項8のとおり「画像データをHDD10に録画しながら、他の画像データをHDD10から読み出して再生するタイムシフト再生」するものである。

よって、該「システム」は
「MPEGストリームの記録時においては、前記アンテナで受信されたMPEGストリームを前記第1のバス、前記データ転送制御装置を介して前記記憶媒体に書き込み、
MPEGストリームの再生時においては、前記第2のバスを介して前記記憶媒体からMPEGストリームが読み出され、読み出されたMPEGストリームが、前記データ転送制御装置、前記第1のバスを介して前記デジタルチューナに転送され、前記デジタルチューナの前記MPEGデコーダがデコードし、これにより、前記テレビに映像が映し出され、
画像データを前記記憶媒体に録画しながら、他の画像データを前記記憶媒体から読み出して再生するタイムシフト再生をする」「システム」
であると言える。

(3)そして、前記「データ転送制御装置」は、上記引用文献記載事項1の記載の通り、
「受信時には第1のメモリの書き込み制御を行い、送信時には第1のメモリの読み出し制御を行う第1のメモリアクセス制御回路と、
受信時には第1のメモリの読み出し制御を行い、送信時には第1のメモリの書き込み制御を行う第2のメモリアクセス制御回路と、
を含み、
受信時には、
前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第1のメモリの受信データ領域から所与の転送単位のデータを読み出し、第2のバス側に転送し、
送信時には、
前記第2のメモリアクセス制御回路が、第2のバス側から転送されるデータを前記第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第1のメモリの送信データ領域に書き込まれたデータを読み出し、第1のバス側に転送する
データ転送制御装置」である。

(4)さらに、前記「データ転送制御装置」は、上記引用文献記載事項2の記載の通り、
「前記第1のメモリよりも大容量の第2のメモリのアクセス制御を行う第3のメモリアクセス制御回路を含み、
受信時には、
前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータのうちアイソクロナスデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第2のメモリの受信データ領域に書き込み、前記第3のメモリアクセス制御回路が、第2のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第2のバス側に転送し、
送信時には、
前記第3のメモリアクセス制御回路が、記憶媒体が接続される第2のバス側から転送されるアイソクロナスデータを第2のメモリの送信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第2のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、第1のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第1のバス側に転送する」ものである。

(5)上記引用文献記載事項6の如く、「DMAC1は、第1(1394側)の暗号化・復号化回路ENC・DEC1を含」み、「このENC・DEC1は、SRAM40から読み出されたデータ(アイソクロナスデータ)を第1の暗号化処理により暗号化し、BUS1側に転送するための処理」と、「BUS1側から転送される暗号化データ(暗号化アイソクロナスデータ)を第1の復号化処理により復号化し、SRAM40に書き込むための処理を行う」ものである。
そして、ここでの「DMAC1」は前記「第1のメモリアクセス制御回路」に、「SRAM40」は前記「第1のメモリ」に、「BUS1」は前記「第1のバス」に他ならないものである。

したがって、引用文献には
「前記第1のメモリアクセス制御回路は、第1の暗号化・復号化回路を含み、該第1の暗号化・復号化回路は、前記第1のメモリから読み出されたデータを第1の暗号化処理により暗号化し、第1のバス側に転送するための処理と、第2のバス側から転送される暗号化データを第1の復号化処理により復号化し、前記第1のメモリに書き込むための処理を行」うことも記載されている。

(6)上記引用文献記載事項7の如く、「DMAC2は、第2(IDE側)の暗号化・復号化回路ENC・DEC2」を含み、「このENC・DEC2はSRAM40から読み出されたデータ(アイソクロナスデータ、BUS1側から転送されるデータ)を第2の暗号化処理により暗号化し、SDRAM50に書き込むための処理を行う」とともに、「SDRAMから読み出された暗号化データ(暗号化アイソクロナスデータ)を、第2の復号化処理により復号化し、SRAM40に書き込むための処理」を行うものである。
そして、ここでの「DMAC2」は前記「第2のメモリアクセス制御回路」に、「SRAM40」は前記「第1のメモリ」に、「BUS1」は前記「第1のバス」に、「SDRAM50」は前記「前記第2のメモリ」に他ならないものである。

したがって、引用文献には
「前記第2のメモリアクセス制御回路は、第2の暗号化・復号化回路を含み、該第2の暗号化・復号化回路は前記第1のメモリから読み出されたデータを第2の暗号化処理により暗号化し、前記第2のメモリに書き込むための処理を行い、前記第2のメモリから読み出された暗号化データを、第2の復号化処理により復号化し、前記第1のメモリに書き込むための処理を行」うことも記載されている。

(7)前記「データ転送制御装置」は「受信時」には、上記引用文献記載事項9の如く、
「受信されたアイソクロナスパケットのデータをSRAMのアイソクロナス受信データ領域に書き込む(ステップS2)。」
「SRAMに書き込まれた受信データ量が自動DMA転送単位ATUを超えたか否かを判断する(ステップS3)。」
「越えた場合には、残り転送数RTNに自動DMA転送単位ATUをセットし、DMAC2を起動する(ステップS4)。」
「SDRAMの記憶領域がフル(満杯)か否かを判断する(ステップS5)。そして、フルの場合には転送をウェイトし(ステップS6)、SDRAMに空きが生じるのを待つ。」
「SDRAMがフルでなくなった場合(空きが生じた場合)には、1ワード分のデータをSRAMから読み出す(ステップS7)。」
「読み出されたデータを暗号化し、SDRAMに書き込む(ステップS8、S9)。」
とのフローに従って動作するものである。
また、上記引用文献記載事項12には、上記「ステップS3」で「超えた」と判断されない場合には前記「受信データ領域に書き込む動作」に戻ることも示されている。
なお、ここでの「SDRAM」は前記「前記第2のメモリ」に、「SRAM」は前記「第1のメモリ」に他ならないものである。

したがって、前記「データ転送制御装置」は
「受信時には、受信されたアイソクロナスパケットのデータを前記第1のメモリのアイソクロナス受信データ領域に書き込み、前記第1のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し、越えない場合には、前記受信データ領域に書き込む動作に戻り、越えた場合には、前記第2のメモリアクセス制御回路を起動し、前記第2のメモリの記憶領域がフルか否かを判断し、フルの場合には、転送をウェイトし、前記第2のメモリに空きが生じるのを待ち、前記第2のメモリがフルでなくなった場合には、1ワード分のデータを前記第1のメモリから読み出し、読み出されたデータを暗号化し、前記第2のメモリに書き込」むように動作するものである。

(8)「データ転送制御装置」は「送信時」には上記引用文献記載事項10の如く、
「SDRAMの記憶領域がエンプティ(空)か否かを判断し(ステップS32)、エンプティの場合には転送をウェイトし(ステップS33)、SDRAMにデータが貯まるのを待つ。」
「SDRAMがエンプティでなくなった場合(データが貯まった場合)には、SRAMの記憶領域がフルか否かを判断する(ステップS34)。」
「フルの場合には転送をウェイトし(ステップS35)、SRAMに空きが生じるのを待つ。」
「SRAMの記憶領域がフルでなくなった場合(空きが生じた場合)には、1ワード分のデータをSDRAMから読み出す(ステップS36)。」
「読み出されたデータ(著作権保護データの場合)を復号化し(ステップS37)、復号化データをSRAMに書き込む(ステップS38)。」
とのフローに従って動作するものである。
なお、ここでの「SDRAM」は前記「前記第2のメモリ」に、「SRAM」は前記「第1のメモリ」に他ならないものである。

したがって、前記「データ転送制御装置」は
「送信時には、前記第2のメモリの記憶領域がエンプティか否かを判断し、エンプティの場合には転送をウェイトし、前記第2のメモリにデータが貯まるのを待ち、前記第2のメモリがエンプティでなくなった場合には、第1のメモリの記憶領域がフルか否かを判断して、フルの場合には転送をウェイトし、第1のメモリに空きが生じるのを待ち、第1のメモリの記憶領域がフルでなくなった場合には、1ワード分のデータを前記第2のメモリから読み出し、読み出されたデータを復号化し、復号化データを第1のメモリに書き込む」ように動作するものである。

(9)よって、引用文献には、下記引用発明が記載されていると認められる。

<引用発明>
「アンテナと、該アンテナに接続されたデジタルチューナと、該デジタルチューナに接続されたテレビと、該デジタルチューナに接続された電子機器とを有するシステムであって、
前記デジタルチューナは、MPEGデコーダと、操作部を有し、
前記電子機器は、前記デジタルチューナと第1のバスを介して接続されたデータ転送制御装置と、該データ転送制御装置と第2のバスを介して接続された記憶媒体と、前記データ転送制御装置と接続された操作部及びディスプレイ部とを有し、(上記(1)より)
MPEGストリームの記録時においては、前記アンテナで受信されたMPEGストリームを前記第1のバス、前記データ転送制御装置を介して前記記憶媒体に書き込み、
MPEGストリームの再生時においては、前記第2のバスを介して前記記憶媒体からMPEGストリームが読み出され、読み出されたMPEGストリームが、前記データ転送制御装置、前記第1のバスを介して前記デジタルチューナに転送され、前記デジタルチューナの前記MPEGデコーダがデコードし、これにより、前記テレビに映像が映し出され、
画像データを前記記憶媒体に録画しながら、他の画像データを前記記憶媒体から読み出して再生するタイムシフト再生をする(上記(2)より)
システムであって、
前記データ転送制御装置は
受信時には第1のメモリの書き込み制御を行い、送信時には第1のメモリの読み出し制御を行う第1のメモリアクセス制御回路と、
受信時には第1のメモリの読み出し制御を行い、送信時には第1のメモリの書き込み制御を行う第2のメモリアクセス制御回路と、
を含み、
受信時には、前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第1のメモリの受信データ領域から所与の転送単位のデータを読み出し、第2のバス側に転送し、
送信時には、前記第2のメモリアクセス制御回路が、第2のバス側から転送されるデータを前記第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第1のメモリの送信データ領域に書き込まれたデータを読み出し、第1のバス側に転送する
データ転送制御装置であって(上記(3)より)

前記第1のメモリよりも大容量の第2のメモリのアクセス制御を行う第3のメモリアクセス制御回路を含み、
受信時には、前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータのうちアイソクロナスデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第2のメモリの受信データ領域に書き込み、前記第3のメモリアクセス制御回路が、第2のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第2のバス側に転送し、
送信時には、前記第3のメモリアクセス制御回路が、記憶媒体が接続される第2のバス側から転送されるアイソクロナスデータを第2のメモリの送信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第2のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、第1のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第1のバス側に転送するものであり、(上記(4)より)

前記第1のメモリアクセス制御回路は、第1の暗号化・復号化回路を含み、該第1の暗号化・復号化回路は、前記第1のメモリから読み出されたデータを第1の暗号化処理により暗号化し、第1のバス側に転送するための処理と、第2のバス側から転送される暗号化データを第1の復号化処理により復号化し、前記第1のメモリに書き込むための処理を行い、(上記(5)より)

前記第2のメモリアクセス制御回路は、第2の暗号化・復号化回路を含み、該第2の暗号化・復号化回路は前記第1のメモリから読み出されたデータを第2の暗号化処理により暗号化し、前記第2のメモリに書き込むための処理を行い、前記第2のメモリから読み出された暗号化データを、第2の復号化処理により復号化し、前記第1のメモリに書き込むための処理を行い、(上記(6)より)

受信時には、受信されたアイソクロナスパケットのデータを前記第1のメモリのアイソクロナス受信データ領域に書き込み、前記第1のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し、越えない場合には、前記受信データ領域に書き込む動作に戻り、越えた場合には、前記第2のメモリアクセス制御回路を起動し、前記第2のメモリの記憶領域がフルか否かを判断し、フルの場合には、転送をウェイトし、前記第2のメモリに空きが生じるのを待ち、前記第2のメモリがフルでなくなった場合には、1ワード分のデータを前記第1のメモリから読み出し、読み出されたデータを暗号化し、前記第2のメモリに書き込み、(上記(7)より)

送信時には、前記第2のメモリの記憶領域がエンプティか否かを判断し、エンプティの場合には転送をウェイトし、前記第2のメモリにデータが貯まるのを待ち、前記第2のメモリがエンプティでなくなった場合には、第1のメモリの記憶領域がフルか否かを判断して、フルの場合には転送をウェイトし、第1のメモリに空きが生じるのを待ち、第1のメモリの記憶領域がフルでなくなった場合には、1ワード分のデータを前記第2のメモリから読み出し、読み出されたデータを復号化し、復号化データを第1のメモリに書き込むように動作する(上記(8)より)
データ転送制御装置である、

システム」


4-4.対比
以下、本件補正発明と引用発明とを比較する。

(1)引用発明は「MPEGストリーム」の「受信」「転送」「暗号化」「デコード」「記録」「再生」等を行うものであるから「ストリーム制御装置」とも言えるものである。

(2)引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」等は、本件補正発明における「複数のデータ処理部」に対応付けられるものであるところ、これらは「受信時には、前記第1のメモリアクセス制御回路が、第1のバス側から転送されるデータのうちアイソクロナスデータを第1のメモリの受信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第1のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第2のメモリの受信データ領域に書き込み、前記第3のメモリアクセス制御回路が、第2のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第2のバス側に転送し」たり、「送信時には、前記第3のメモリアクセス制御回路が、記憶媒体が接続される第2のバス側から転送されるアイソクロナスデータを第2のメモリの送信データ領域に書き込み、前記第2のメモリアクセス制御回路が、第2のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第1のメモリの送信データ領域に書き込み、前記第1のメモリアクセス制御回路が、第1のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第1のバス側に転送」したり、あるいは、「前記第1のバスを介して前記デジタルチューナに転送され、前記デジタルチューナの前記MPEGデコーダがデコード」するように動作し、これにより「MPEGストリーム」を処理して「タイムシフト再生」をするものであるから、「ストリームデータに対し」「順次」「データ処理を複数回行う」ものであることは明らかである。
また、「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」においても当然に「所定のデータ量を処理単位として」処理がなされていることも明らかである。

したがって、引用発明と、本件補正発明とは、「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、」「データ処理を複数回行う、複数のデータ処理部」を備える点で一致すると言える。

(3)引用発明における「第2のメモリアクセス制御回路」は、本件補正発明における「複数のデータ処理部」の一つの「データ処理部」に対応付けられ、引用発明における「第1のメモリ」および「第2のメモリ」は、本件補正発明における該一つの「データ処理部」に対して設けられた「複数のメモリ」に対応付けられるものであるところ、引用発明においては「受信時には」「第1のメモリの受信データ領域」は「第2のメモリアクセス制御回路」の「前段」「に設けられ」、「第2のメモリの受信データ領域」は「第2のメモリアクセス制御回路」の「後段に設けられて」いると言え、また「送信時には」、「第2のメモリの送信データ領域」は「第2のメモリアクセス制御回路」の「前段」「に設けられ」、「第1のメモリの送信データ領域」は「第2のメモリアクセス制御回路」の「後段に設けられて」いると言える。
そして、「第1のメモリ」も「第2のメモリ」も「MPEGストリーム」の「アイソクロナスデータ」を記憶するものであるから「ストリームデータを格納する」ものであると言える。

したがって、引用発明と、本件補正発明とは
「前記複数のデータ処理部の」少なくとも一つの「データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリ」を備える点で一致すると言える。

(4)引用発明における「データ転送制御装置」は「受信時には」、「前記第1のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し」、「前記第2のメモリの記憶領域がフルか否かを判断し」、「送信時には」、「前記第2のメモリの記憶領域がエンプティか否かを判断し」、「第1のメモリの記憶領域がフルか否かを判断して」いるのであるから、前記第1のメモリと前記第2のメモリ「に格納されるデータ量を監視する監視部」を有していることは明らかであり、これも前記「第2のメモリアクセス制御回路」と共に「データ処理部」の一部として対応付けることができる。
そして、引用発明における「データ転送制御装置」は「受信時には、受信されたアイソクロナスパケットのデータを前記第1のメモリのアイソクロナス受信データ領域に書き込み、前記第1のメモリに書き込まれた受信データ量が前記所与の転送単位を超えたか否かを判断し、越えない場合には、前記受信データ領域に書き込む動作に戻り、越えた場合には、前記第2のメモリアクセス制御回路を起動し、前記第2のメモリの記憶領域がフルか否かを判断し、フルの場合には、転送をウェイトし、前記第2のメモリに空きが生じるのを待ち、前記第2のメモリがフルでなくなった場合には、1ワード分のデータを前記第1のメモリから読み出し、読み出されたデータを暗号化し、前記第2のメモリに書き込み」、「送信時には、前記第2のメモリの記憶領域がエンプティか否かを判断し、エンプティの場合には転送をウェイトし、前記第2のメモリにデータが貯まるのを待ち、前記第2のメモリがエンプティでなくなった場合には、第1のメモリの記憶領域がフルか否かを判断して、フルの場合には転送をウェイトし、第1のメモリに空きが生じるのを待ち、第1のメモリの記憶領域がフルでなくなった場合には、1ワード分のデータを前記第2のメモリから読み出し、読み出されたデータを復号化し、復号化データを第1のメモリに書き込むように動作する」のであるから、「前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部」を有していることも明らかであり、これも「データ処理部」の一部として対応付けることができる。
なお、引用文献には「フル」がどの程度の容量を基準としているかの明示はないが、該基準が処理単位のデータ量の空き容量であることは明らかである(必要があれば、上記参考文献記載事項1-2、2-1?2-3等参照)。

したがって、引用発明と、本件補正発明とは
該少なくとも一つの「データ処理部は、
隣接する前記前段のメモリおよび前記後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
を備える」ものである点でも一致すると言える。

(5)よって、本件補正発明は、下記の本件補正後の一致点で引用発明と一致し、下記の本件補正後の相違点で引用発明と相違する。

<本件補正後の一致点>
「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、」「データ処理を複数回行う、複数のデータ処理部と、
前記複数のデータ処理部の」少なくとも一つの「データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
を備え、」
該少なくとも一つの「データ処理部は、
隣接する前記前段のメモリおよび前記後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前記前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が前記後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
を備える、
ストリーム制御装置。」

<本件補正後の相違点1>
複数のデータ処理部の「各」データ処理部が、その前段または後段に設けられて、ストリームデータを格納する複数のメモリを備え、監視部やデータ読み込み部を備えるデータ処理部である点。
これに対して、引用発明における「第1のメモリアクセス制御回路」から「第1のバス側」や、「第3のメモリアクセス制御回路」から「第2のバス側」、「MPEGデコーダ」の前後段にメモリを備える旨の記載は引用文献には無く、また、「第1のメモリアクセス制御回路」や、「第3のメモリアクセス制御回路」、「MPEGデコーダ」が監視部やデータ読み込み部を備える旨の記載も引用文献には無い。

<本件補正後の相違点2>
データ読み込み部が前段のメモリから処理対象のデータを読み込むことが「当該データ処理部がデータ処理中でないこと」をも条件としてなされる点。
これに対して、引用文献には「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」の実行がデータ処理中でないことをも条件としている旨の記載は無い。

<本件補正後の相違点3>
本件補正発明における複数のデータ処理部の行うデータ処理が、「処理対象のデータ量、処理時間がそれぞれ異なり」「異なる方式の」ものである点、
これに対し、引用文献には「第1のメモリアクセス制御回路」の第1の暗号化処理(復号化処理)として、「IEEE1394の暗号化規格であるDTCP」(上記引用文献記載事項6より)が、「第2のメモリアクセス制御回路」の第2の暗号化処理(復号化処理)として「共通鍵暗号化方式の1つであるDES」(上記引用文献記載事項7より)が、「第3のメモリアクセス制御回路」の転送の相手である「第2のバス」として「IDEインターフェース」等が例示されてはいるが、これらが「処理対象のデータ量、処理時間がそれぞれ異なり」「異なる方式の」ものである旨の明示は無い。

<本件補正後の相違点4>
本件補正発明における複数のデータ処理部の行うデータ処理が、「処理内容の変更または追加を可能とする」ものである点。
これに対し、引用文献には「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」が行うデータ処理が、「処理対象のデータ量、処理時間がそれぞれ異なり、処理内容の変更または追加を可能とする、」ものである旨の明示は無い。

<本件補正後の相違点5>
本件補正発明は「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」ものである点。
これに対し、引用文献には「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」が行うデータ処理の「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」旨の明示は無い。


4-5.判断
以下、上記相違点について検討する。

(1)本件補正後の相違点1について
ア.一般的にHDDなどの記録再生装置においては、セクタ単位あるいはトラック単位での読み書きを行うために、バッファメモリが設けられるのが普通である(必要が有れば、参考文献記載事項2-1?2-3、3-1等参照)から、引用発明における「記憶媒体」にこのようなバッファメモリを設けた構成は、当業者が通常想到する構成である。
そして、この場合には、「第3のメモリアクセス制御回路」は、該バッファメモリと「第2のメモリ」間の転送を行うものととらえることができるものであるところ、転送先のメモリに空きがなければ転送ができないことは明らかであるとともに、転送元のメモリ転送すべきデータがなければ転送できないことも明らかである。
してみると、引用発明の「第3のメモリアクセス制御回路」においても、「第2のメモリアクセス制御回路」と同様の監視と読み込みを行うものとすることで、引用発明を上記相違点1の構成を有するものとすることも、当業者であれば当然に採用する設計事項に過ぎない。

イ.また、IEEE1394やUSB等のインタフェースにおいても、通常は、送信バッファメモリや受信バッファメモリを備える構成が採用されており(必要があれば参考文献記載事項4-1、5-1等参照)、引用発明の「第1のバス」にこのようなバッファメモリを設けた構成は当業者が通常想到する構成である。
そして、この場合には、「第1のメモリアクセス制御回路」は、該バッファメモリと「第1のメモリ」間の転送を行うものととらえることができるものであるところ、転送先のメモリに空きがなければ転送ができないことは明らかであるとともに、転送元のメモリ転送すべきデータがなければ転送できないことも明らかである。
してみると、引用発明の「第1のメモリアクセス制御回路」においても、「第2のメモリアクセス制御回路」と同様の監視と読み込みを行うものとすることで、引用発明を上記相違点1の構成を有するものとすることも、当業者であれば当然に採用する設計事項に過ぎない。

ウ.また、画像データを伸張する装置においても、通常はその前後にバッファメモリが設けられ、「第2のメモリアクセス制御回路」と同様の制御がなされるのが普通である(必要があれば、参考文献記載事項1-2等参照)から、引用発明における「MPEGデコーダ」を「第2のメモリアクセス制御回路」と同様の制御がなされるものとすることで、引用発明を上記相違点1の構成を有するものとすることも、当業者であれば当然に採用する設計事項に過ぎない。

エ.さらに、「第2のメモリアクセス制御回路」による「受信時」の処理と、「送信時」の処理を別個の手段で実現することも、当業者であれば適宜に採用し得た設計事項に過ぎないものである。

オ.以上の通り、引用発明において上記相違点1に係る構成を採用することは、当業者であれば当然に、あるいは、適宜に採用し得る設計事項に過ぎないものである。

(2)本件補正後の相違点2について
データの処理中には、新たな処理を開始させないようにすることも、当業者が当然に考慮する周知慣用の設計的事項に過ぎないものである(必要があれば、上記参考文献記載事項6-1、7-1、8-1、9-1等参照。)から、引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」等においてもこれが処理中でないことを条件にデータの読み込みを開始させるようにすること、即ち、引用発明を上記相違点2に係る構成を有するものとすることも、当業者であれば必要に応じて適宜に採用し得た設計的事項に過ぎないものである。

(3)本件補正後の相違点3について
引用発明における第1のメモリも第2のメモリも、バッファリングを行うものであるところ、そもそもバッファリングは処理単位や処理速度の相違を吸収・緩和するために採用されるものである(必要があれば、参考文献記載事項3-1、10-1等参照)から、引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」等を、異なる処理単位や異なる処理時間等の異なる方式のものとしてもよいことは当業者が当然に想到する事項である。
そして、データのフォーマットやサイズは、その処理内容に適合するように、適宜に設計されるものであり、また、その処理速度も要求される性能等に応じて適宜に設計される事項に過ぎない。
してみると、引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」を、処理対象のデータ量、処理時間がそれぞれ異なり、異なる方式のものとすること、即ち、引用発明を上記相違点3を有するものとすることも、当業者が適宜に定め得る設計的事項に過ぎないものである。

(4)本件補正後の相違点4について
ア.上記3.(1)で述べたように、本件補正発明の「処理内容の変更または追加を可能とする」なる記載は明確なものではなく、様々な構成に解釈が可能なものである。
そこで、それぞれの解釈時の容易想到性について以下に検討する。

イ.上記3.(1)ア.の如く解釈した場合
如何なる処理部であっても、通常は、その処理内容を変更・追加するような設計を行うこと(所謂「設計変更」)は可能であるから、引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」も「処理内容の変更または追加を可能とする」ものであると言える。
したがって、上記3.(1)ア.の如き解釈を採用した場合には、上記相違点4は実質的な相違点ではないと言える。

ウ.上記3.(1)イ.の如く解釈した場合
部品を交換したり、ファームウエアのアップデート等をすることでその処理内容を変更することも従来から適宜になされていた事項であり、引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」を交換可能あるいはファームウェアをアップデート可能なものとすることは、当業者が必要に応じて適宜に採用し得る設計事項に過ぎないものである。
したがって、上記3.(1)イ.の如き解釈を採用した場合には、引用発明を上記相違点4の構成を有するものとすることは、当業者が必要に応じて適宜に採用し得る設計的事項に過ぎないものであると言える。

エ.上記3.(1)ウ.の如く解釈した場合
データ処理部を、複数種の処理内容を選択的に実行可能なものとし、ユーザによる選択やデータの形式などの判別結果によって、処理内容が選択される構成とすることも、従来から当業者が適宜に採用している周知慣用の技術思想であり(必要があれば参考文献記載事項1-1、5-2、8-2等参照)、引用発明における「第1のメモリアクセス制御回路」「第2のメモリアクセス制御回路」「第3のメモリアクセス制御回路」「MPEGデコーダ」を、複数種の処理内容を選択的に実行可能なものとすることも、当業者が必要に応じて適宜に採用し得る周知慣用技術の付加に過ぎないものである。
したがって、上記3.(1)ウ.の如き解釈を採用した場合には、引用発明を上記相違点4の構成を有するものとすることは、当業者が必要に応じて適宜に採用し得る周知慣用技術の付加に過ぎないものであると言える。

オ.上記イ.?エ.の通り、上記相違点4は、実質的な相違点ではないもの、当業者が適宜に採用し得る設計的事項または周知慣用技術の付加に過ぎないものである。

(5)本件補正後の相違点5について
本件補正後の相違点5に係る「前記処理内容の変化または追加に対して前記メモリの変更なしにストリーム制御を行う」との発明特定事項について検討するに、該事項中の「前記処理内容の変化または追加」に関しては上記3.(2)で述べた如く様々な解釈が可能であり、また、同「メモリの変更」なる記載についても上記3.(3)で述べた如く様々な解釈が可能であり、該「前記処理内容の変化または追加」と「メモリの変更」の組合わせも様々なものに解釈し得る。
しかしながら、これらのいずれに解釈した場合でも、上記3.(4)で述べたような、「メモリの変更」を要する「処理内容の変化または追加」をしたにも関わらず該「メモリの変更」をしないと言う技術常識や自然法則に反するものは排除して、「メモリの変更」を要しない「処理内容の変化または追加」に対しては前記「メモリの変更」をしないと言う技術常識や自然法則に反しないことを意味するものと解釈するのが妥当である。
しかるに、「処理内容の変化または追加」が「メモリの変更」を要しない時には「メモリの変更」をしなくてもよいことは、当業者ならずとも自明の事項に過ぎないものであり、上記3.(2)や(3)で述べたいずれの解釈をしたとしても、本件補正後の相違点5は係る自明の事項を付加したに過ぎないものであると言える。

なお、仮に、本件補正後の相違点5を「メモリの変更」を要する「処理内容の変化または追加」をしたにも関わらず「メモリの変更」をしないと言う技術常識や自然法則に反するものと解釈した場合には、本件補正発明は明らかに不正な動作をする装置となってしまうのであるから、この点に進歩性を認めることは到底できない。

したがって、上記本件補正後の相違点5も格別なものではない。

(6)してみると、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。

4-6.小結
よって、本件補正発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。


5.むすび
上記3.、4.の通り、本件補正発明は特許出願の際独立して特許を受けることができないものである。

したがって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって、上記補正却下の決定の結論の通り決定する。



第3.本件審判請求の成否について

1.手続きの経緯
本願の手続きの経緯は上記第1.記載の通りのものであり、さらに、平成21年9月2日付けの手続補正は上記第2.のとおり却下された。
したがって、本願の特許請求の範囲は、上記第2.1.に記載した、<補正前の特許請求の範囲>に記載の通りのものであり、その請求項1に係る発明(以下「本願発明」と記す。)は該<補正前の特許請求の範囲>に【請求項1】として記載した通りのものである。

2.引用文献の記載内容・引用発明の認定
原審の拒絶の査定の理由である上記平成21年1月30日付けの拒絶理由通知における特許法第29条第2項についての拒絶理由において引用された上記引用文献には、上記第2.4-2.記載の引用文献記載事項が記載されており、上記引用文献には上記第2.4-3.で認定した通りの引用発明が記載されていると認められる。

3.対比・判断
以下、本願発明と引用発明とを比較すると、前者は
上記第2.4-4.(5)の<本件補正後の一致点>と同様の、
「ストリームデータに対し、それぞれ所定のデータ量を処理単位として、順次、データ処理を行う、複数のデータ処理部と、
前記」複数のデータ処理部の少なくとも一つの「データ処理部の前段または後段に設けられて、前記ストリームデータを格納する複数のメモリと、
を備え、」
該少なくとも一つの「データ処理部は、
隣接する前段のメモリおよび後段のメモリに格納されるデータ量を監視する監視部と、
前記監視部の監視により、前段のメモリに処理すべきデータが格納されており、かつ、自己のデータ処理部におけるデータ処理の処理単位のデータ量が後段のメモリの空き容量として存在することを条件として、」「前記前段のメモリから処理対象のデータを読み込むデータ読み込み部と、
を備える、ストリーム制御装置。」
である点で引用発明と一致し、
上記第2.4-4.(5)の<本件補正後の相違点1><本件補正後の相違点2>と同様の点で引用発明と相違する。
しかしながら、該本件補正後の相違点1、本件補正後の相違点2については、上記第2.4-5.(1)(2)で記した通りのことが言える。

してみると、本願発明の構成も引用発明に基づいて、当業者が容易に想到し得たものである。
そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。

4.むすび
上記のとおり、本願請求項1に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。

よって、上記結論のとおり審決する。
 
審理終結日 2011-04-11 
結審通知日 2011-04-12 
審決日 2011-04-27 
出願番号 特願2005-161687(P2005-161687)
審決分類 P 1 8・ 121- Z (H04L)
P 1 8・ 575- Z (H04L)
P 1 8・ 536- Z (H04L)
P 1 8・ 572- Z (H04L)
P 1 8・ 537- Z (H04L)
最終処分 不成立  
前審関与審査官 鳥居 稔西田 聡子金沢 史明  
特許庁審判長 山崎 達也
特許庁審判官 清木 泰
田中 秀人
発明の名称 ストリーム制御装置、ストリーム暗号化/復号化装置、および、ストリーム暗号化/復号化方法  
代理人 佐藤 隆久  

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