ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1242263 |
| 審判番号 | 不服2008-23308 |
| 総通号数 | 142 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-10-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-09-11 |
| 確定日 | 2011-08-22 |
| 事件の表示 | 特願2000-616078「半導体要素」拒絶査定不服審判事件〔平成12年11月9日国際公開,WO00/67329,平成14年12月17日国内公表,特表2002-543626〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1 手続の経緯 本願は,平成12年5月3日(パリ条約に基づく優先権主張外国庁受理,1999年5月3日,スウェーデン国)を国際出願日とする出願であって,平成19年11月15日付けで拒絶理由通知がされ,平成20年3月6日に意見書及び手続補正書が提出されたが,平成20年6月10日付けで拒絶査定がなされ,これに対し,平成20年9月11日に審判請求がされ,平成20年10月14日に手続補正書が提出されたものである。 2 補正の適否について 平成20年10月14日に提出された手続補正書による補正の内容は,補正前の特許請求の範囲の請求項1及び2を削除するものであり,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項1号に掲げる補正目的(請求項の削除)に該当するから,補正の要件を満たす。 3 本願発明について 本件補正によれば,本願の特許請求の範囲の請求項1の記載は次のとおりである(以下請求項1に係る発明を「本願発明」という。)。 【請求項1】 「電気接点接続部が設けられている絶縁面層(1)を含む半導体要素であって,前記電気接点接続部が前記絶縁面層(1)より下位で互いに離れて位置する接点領域(5,6)にそれぞれ接続されており,前記接点領域の中の一つは第1の導電型式であり,前記接点領域(5,6)の中の一つと,前記接点領域(5,6)の間に配置され,相互に異なる導電型式の積層された2つの層(9,10)によって形成された別の領域とが第2の導電型式の材料の第2の層(8)によって包囲される半導体要素において, 前記第2の層(8)が少なくとも前記絶縁面層から遠い前記第2の層の側において二酸化シリコンからなる絶縁層(11)によって被覆され,前記第2の層(8)と前記絶縁層(11)の間に別の薄い層(14)を含み,前記薄い層(14)がシリコンからなり,前記第1の導電型式であることを特徴とする,半導体要素。」 4 引用例とその記載内容 (1)引用例1の記載事項と引用発明 (1-1)引用例1の記載事項 原査定の拒絶の理由に引用された,本願の優先日前に米国内で頒布された刊行物である,米国特許第5146298号(以下「引用例1」という。)には,図1とともに,次の記載がある(下線は当審で付加したもの。以下同じ)。なお,訳文は抄訳である。 ・「The present invention concerns a lateral double-diffused insulated gate field effect transistor where the extended drain region is a parallel combination of a single-sided junction field effect transistor (JFET) and a double-sided JFET. The present invention also relates to the construction of a bipolar transistor with an extended collector region. The present invention additionally relates generally to how metal-oxide-silicon (MOS) and/or a bipolar transistors can be effectively shielded from a substrate in a classic junction isolated technology.」(第1欄8?18行) (本発明は,横型2重拡散絶縁ゲート電界効果トランジスタであって,拡張ドレイン領域が,単一面接合型電界トランジスタと2重面接合型電界効果トランジスタの並列組合せから構成されるものに関する。・・・) ・「For these and similar devices, it is very often necessary to provide some shielding in order to allow operation in high voltage applications.」(第1欄54?56頁) (このようなデバイス及び同様のデバイスにおいては,高電圧下での動作を可能とするために,多くの場合,なんらかの遮へい手段を設けることが必要となる。) ・「In accordance with the preferred embodiment of the present invention, an insulated gate field effect transistor with an extended drain region is presented. The extended drain region includes a single-sided JFET and a double-sided JFET connected in parallel.」(第1欄59?63頁) (本発明の望ましい実施例に則して,拡張ドレイン領域を有する絶縁ゲート電界効果トランジスタを提示する。拡張ドレイン領域は,単一面接合型電界トランジスタと2重面接合型電界効果トランジスタを含んでいる。) ・「FIG. 1 is a diagrammatic view of a lateral D-MOS/bipolar transistor in accordance with the preferred embodiment of the present invention.」(第2欄63?65頁) (図1は,本発明の望ましい実施例に沿った横型D-MOS/バイポーラトランジスタの線図である。) ・「FIG. 1 shows a cross-sectional view of a lateral double-diffused insulated gate field effect transistor with an extended drain region which is a parallel combination of a single-sided JFET and a double-sided JFET formed on a semiconductor die 8. A substrate 10 of first conductivity type is, for example, made of p^( -) -type material doped with 5×10^( 14) atoms per cubic centimeter. A typical depth of substrate 10 is 500 microns. A pocket 11 of material of second conductivity type is, for example, n-type material doped at 3×10^(12) atomsper square centimeter. Pocket 11 extends a depth of, for example, 5 microns below a surface 9 of die 8. The doping levels and dimensions given here and below are for a device with a breakdown voltage of approximately 300 volts. Within pocket 11 a body region 12 of first conductivity type is, for example, p-type material doped at between 10^(17) and 10^(20) atoms per cubic centimeter. Body region 12 typically extends a depth of 1 micron below surface 9 of die 8. Within body region 12, a source region 13 of second conductivity type is, for example, n ^(+) -type material doped at between 10^(18) and 10^(20) atoms per cubic centimeter. Source region 13, for example, extends 0.4 microns below surface 9 of die 8. Body region 12 may be electrically connected directly to substrate 10 by extending body region 12 outside pocket region 11. A drain contact region 16 of second conductivity type is, for example, n^( + )-type material doped at between 10^(18) and 10^(20) atoms per cubic centimeter. Drain contact region 16, for example, extends 0.4 microns below surface 9 of die 8. A source contact 17 is placed on surface 9 in electrical contact with body region 12 and a source contact region portion of source region 13. A drain contact 19 is placed on surface 9 in electrical contact with drain contact region 16. An insulating layer 7 is placed on surface 9 of die 8. A gate contact 18 is placed on insulating layer 7 over a channel region portion of body region 12, as shown. Between body region 12 and region 16 is a region 14 of second conductivity type. Region 14 is, for example n-type material doped at 2×10^(12) atoms per square centimeter. Region 14 extends downward from surface 9 to a depth of, for example 0.4 microns. Located below region 14 is a region 15 of first conductivity type. Region 15 is, for example, p-type material doped at 4×10^(12) atoms per square centimeter. Region 15 extends from surface 9 downward a depth of, for example 1 micron. Region 15 is connected to ground at surface 9 in a plane not shown in FIG. 1. A distance 6 between and edge of body region 12 and an edge of drain contact 16 is, for example 12 microns. A symmetry line 20 is used for placing a second half of the transistor in a mirror image to the first half shown in FIG. 1. 」 (第3欄16行?第4欄2行) (図1は,半導体ダイ8上に形成された横型2重拡散型絶縁ゲート電界効果トランジスタであって,横拡張ドレイン領域が,単一面接合型電界トランジスタと2重面接合型電界効果トランジスタの並列組合せから構成されたものの断面図を示す。・・・ 第1導電型の基板10は,例えば,5×10^(14) 原子立方センチメートルのｐ^(-)型の不純物がドープされている。基板10の典型的な厚さは,500ミクロンである。第2導電型のポケット11は,例えば,3×10^(12)原子立方センチメートルでn^(-)型の不純物がドープされている。・・・ ポケット11の中に,例えば,10^(17) ?10^(20) 原子立方センチメートルでｐ^(-)型の不純物がドープされたボディ領域12がある。・・・ボディ領域12の中に,例えば,10^(18) ?10^(20) 原子立方センチメートルでn^(+)型の不純物がドープされた第2導電型のソース領域13がある。・・・ 第2導電型のドレインコンタクト領域16は,例えば,10^(18) ?10^(20) 原子立方センチメートルでn^(+)型の不純物がドープされている。・・・ソースコンタクト17は,表面9で,ボディ領域12と,ソース領域13のソースコンタクト領域部分とに,電気的に接続して配置されている。ドレインコンタクト19は,表面9で,ドレインコンタクト領域16と,電気的に接続して配置されている。絶縁層7は,ダイ8の表面9にある。図示されているように,ゲートコンタクト18は,絶縁層7の上で,ボディ領域12のチャネル領域部分を覆っている。 ボディ領域12と領域16の間に第2導電型の領域14がある。領域14は,例えば,2×10^(12)立方センチメートルで,n^(-)型不純物がドープされている。・・・領域14の下に位置して,第1導電型の領域15がある。領域15は,例えば,4×10^(12) 原子立方センチメートルでｐ^(-)型不純物がドープされている。・・・) (1-2)引用発明 以上によれば,引用例1には,次の発明(以下「引用発明」という。)が記載されている。 「ｐ^(-)型の基板10には,n^(-)型のポケット11及びn^(+)型のドレインコンタクト領域16があり,ポケット11の中には,ｐ^(-)型のボディ領域12と,その中に形成されたn^(+)型のソース領域があり, ダイ8の表面9に,ソース領域13のソースコンタクト領域部分と電気的に接続するソースコンタクト17と,ドレインコンタクト領域16と電気的に接続するドレインコンタクト19と,絶縁層7とがあり, ゲートコンタクト18は,絶縁層7の上で,ボディ領域12のチャネル領域部分を覆っており, ポケット11の,ボディ領域12とドレインコンタクト領域16との間には,n^(-)型の領域14があり,領域14の下に位置してｐ^(-)型の領域15がある, 絶縁ゲート電界効果トランジスタ。」 (2)引用例2の記載事項 (2-1)原査定の拒絶の理由に引用された,本願の優先日前に日本国内において頒布された刊行物である,特開平1-103851号公報(以下「引用例2」という。)には,図1,図5,図11,図16とともに,次の記載がある。 ・「本発明は,誘電体分離を用いた高耐圧半導体素子に関する。」(1頁右欄下から4?2行) ・「以上のように従来の誘電体分離構造の半導体素子では,十分な高耐圧化を図るためには空乏層が伸びる高抵抗半導体層を十分に厚くすることが必要となり,そうすると素子分離が技術的に難しくなる,という問題があった。 本発明は,この様な問題を解決した,誘電体分離構造の高耐圧半導体素子を提供することを目的とする。」(2頁左下欄下から7行?右下欄1行) ・「本発明は,絶縁体膜で下地半導体基板から分離された高抵抗の第1の半導体層の表面に第1導電型で高不純物濃度の第2の半導体層が形成され,この第2の半導体層の周囲に連続してまたは近接して第1導電型で低不純物濃度の第3の半導体層が形成され,この第3の半導体層から所定距離離れてこれを取囲むように第2導電型で高不純物濃度の第4の半導体層が形成された素子において,前記第1の半導体層の底部に低不純物濃度の第5の半導体層を設けたことを特徴とする。」(2頁右下欄4?13行) ・「(実施例) 以下,本発明の詳細な説明する。 第1図は一実施例の高耐圧ダイオードである。 1はn^(+)型Si基板であり,この上に酸化膜2により基板1から分離され,酸化膜3により横方向に他の素子領域から分離された島状の高抵抗シリコン層4(第1の半導体層)が形成されている。この高抵抗シリコン層4は,不純物濃度が十分に低いｐ^(-一)型またはn^(-一)型である。素子分離領域には多結晶シリコン膜5が埋め込まれている。 高抵抗シリコン層4の表面中央部にカソード領域となる高不純物濃度のn^(+)型層6(第2の半導体層)が形成されている。n^(+)型層6の周囲にはこれと連続的に,エツジ・ブレークダウンを防止するためのガードリングとなるn^(-)型層7(第3の半導体層)が拡散形成されている。ｐ^(-)型層4の周辺部には,アノード電極を取り出すための高不純物濃度のｐ^(+)型層8.9(第4の半導体層)が拡散形成されている。高抵抗シリコン層4の底部には酸化膜2に接して低不純物濃度のｐ^(-)型層10(第5の半導体層)が薄く形成されている。 ｐ^(-)型層10およびn^(-)型層7はその単位面積当たりの不純物総量が好ましくは0.1?3×10^(12)/cm^(2)に設定されている。ｐ^(+)型層8には第1の電極11が,n^(+)型層6には第2の電極12がそれぞれ形成されている。」(3頁右上欄7行?左下欄12行) ・「このように構成されたダイオードにおいて,第1の電極11と第2の電極12間に逆バイアスを印加すると,まず素子表面中央のn^(+)型層6から高抵抗シリコン層4内に縦方向に空乏層が拡がる。 高抵抗シリコン層4の厚みおよびｐ^(-)型層10の不純物濃度が適当な値に設定されていれば,シリコン層4が完全空乏化してもその最大電界がアバランシェ・ブレークダウンを生じる値以下に収まり,やがて底部のｐ^(-)型層10が空乏化する。そしてｐ^(-)型層10が空乏化すると,電極11の電位が電極12の直下までは伝わらなくなる。即ち空乏化したｐ^(-)型層10内に横方向に電位差が生じ,結局電極11,12間の電圧が高抵抗シリコン層4の厚み方向とｐ^(-)型層10の横方向に分担される。このことは換言すれば,素子の印加電圧の一部が分離用酸化膜2により有効に分担されるものと言える。これによりこのダイオードは,シリコン層4がそれ程厚いものでなくても十分な高耐圧特性を示す。また高抵抗シリコン層4を薄くして,図のような誘電体分離構造の形成工程を容易にすることができる。」(3頁右下欄10行?4頁左上欄11行) ・「第5図は,本発明をnチャネルMOSトランジスタに適用した実施例である。・・・」(4頁右下欄7?8行) ・「第11図は,第1図の構造において,高抵抗シリコン層4をｐ^(--)型とし,その底部に設ける低濃度層をn^(-)型層10′とした実施例である。この構造においても,n^(-)型層10′の不純物総量は0,1?3×10^(12)/cm^(2)に設定される。 この実施例によっても,高耐圧化が図られる。」(5頁左下欄16行?右下欄1行) ・「第12図は,第2図の構造において,シリコン層21をn^(--)型とし,その底部の低濃度層をｐ^(-)型層28′とした実施例である。第13図は,第3図の構造におけるn^(-)型層37をｐ^(-)型層37′とした実施例である。第14図は,第4図の構造におけるn^(-)型層49をｐ^(-)型層49′とした実施例である。第15図は,第14図の構造を若干変更し,ドレイン・ソース間にｐnｐn構造を導入して導電変調型MOSFETを構成した実施例である。 第16図は,第5図の構造におけるn^(-)型層49をｐ^(-)型層49′とした実施例である。 これら第12図?第16図の実施例によっても同様に高耐圧化が図られている。」(5頁右下欄下から6行?6頁左上欄7行) (2-2)以上によれば,引用例2には,「酸化膜2が形成された基板1上のｐ型シリコン層4に,ダイオード又はMOSトランジスタが形成されたものにおいて,シリコン層4の底部に低濃度のn型層を設けることにより,素子の耐圧を向上させる技術。」が開示されている。 (3)引用例3の記載事項 原査定の拒絶の理由に引用された,本願の優先日前に日本国内において頒布された刊行物である,特開平8-64690号公報(以下「引用例3」という。)には,図1,図6,図8とともに,次の記載がある。 ・「【0001】【産業上の利用分野】本発明は島状の素子領域に形成された半導体素子の高耐圧化を図るようにした半導体装置およびその製造方法に関し,この半導体装置としては,例えばフラットパネルディスプレイとりわけエレクトロルミネッセンス(EL)ディスプレイやプラズマディスプレイ等に用いられる高電圧で複数の出力段を有する駆動用ICに適用することができる。 【0002】【従来の技術】従来,MOSトランジスタにおいて素子の耐圧を向上させるものとして,図7に示すように,ゲートとドレイン間に厚い酸化膜20(LOCOS酸化膜)を形成し,ゲート,ドレイン間の電界を緩和するようにしたものがある。このものをSOI(Silicｏn On Inｓｕlaｔｏｒ)構造,すなわち絶縁分離型の素子構造にした場合,図8に示すようになる。ここで,NチャンネルMOSトランジスタのドレイン側に正極性の高電圧を印加した場合には,図の右側部分に示すように等電位線が拡がって埋め込み酸化膜21による電界緩和効果が現れるが,ソース側に負極性の高電圧を印加した図の左側の部分に対しては,Si基板22との電位差との関係でソース近傍のPN接合界面で等電位線が密になって電界が集中し,必要な耐圧が得られないという問題が生じる。」 ・「【0005】【発明が解決しようとする課題】しかしながら,その電界緩和層23はその上層のN- 層とは逆の導電型のものとする必要がある。同一の導電型とすれば,図8に示すものと同様の構成となり,電界緩和層23での空乏層の拡がりがなく,電界緩和効果が生じないからである。従って,NチャンネルMOSトランジスタにあっては,P型の電界緩和層を設け,PチャンネルMOSトランジスタにあっては,N型の電界緩和層を設けなければならないという制約が生じる。 【0006】このような制約により,NチャンネルMOSトランジスタとPチャンネルMOSトランジスタを同一の半導体基板上に形成する必要がある場合には,それらの素子領域毎に異なる電界緩和層を設けなければならないという問題が生じる。本発明は上記問題に鑑みてなされたもので,絶縁分離型の半導体素子構造に半導体素子を形成する場合,その半導体素子がN型,P型のいずれであるかにかかわらず電界緩和層として機能して高耐圧化を図ることができるようにすることを目的とする。」 ・「(第1実施例)図1に,SOIに形成されたNチャンネル高耐圧LDMOS(LaｔeｒalDｏｕble Diffｕｓed MOS)トランジスタの構造を示す。 【0023】この図1において,Si基板1上に埋め込みSi酸化膜2が形成され,その上に島状のSi層(SOI層)4が形成されている。この島状Si層4は,Si基板1からSi酸化膜2により分離され,さらにSi酸化膜3により横方向に他の素子領域から分離されて形成され,半導体素子形成のための島状領域を構成している。 【0024】そして,この島状Si層4のうちSi酸化膜2に接する領域には,低不純物濃度の電界緩和層6が形成されている。この電界緩和層6は,B(ボロン)或いはP(リン)或いはAｓ(砒素)或いはSb(アンチモン)の不純物濃度が1×10^(14)cm^(-3)以下?真性半導体の極めて不純物濃度が低い半導体層で,厚さが1μm以上のものである。また,Si酸化膜2及び3は厚さ0.5μm以上のものである。 【0025】島状Si層4の上部のN^(-)層5は高耐圧トランジスタのドリフト層である。このドリフト層5は,高抵抗層であるため,低不純物濃度層であるが,上記電界緩和層6よりは不純物濃度が高く設定してある。P^(-)層7はSi層4の表面から電界緩和層6に到達するPウェル,同じくP^(-)層8はゲート9に対して自己整合的な位置に存在するチャンネルPウェルである。P^(-)層8内のN^(+)層10はMOSトランジスタのソースである。N^(-)層5内のN^(+)層11はドリフト層5とともにMOSトランジスタのドレインを構成する。P^(-)層8内のP^(+)層12はPウェルの電位を取るための拡散層である。また,Pウェルとドレイン11間には電界緩和のためのLOCOS酸化膜13が形成されている。なお,高耐圧LDMOSトランジスタのソース10とSi基板1とは同電位に構成されている。 【0026】なお,NHS,NHG,NHDの,NはNチャンネル型(後述するPはPチャンネル型)を示し,Hは正極性の電圧が印加される場合(後述するLは負極性の電圧が印加される場合)を示し,S,G,Dはソース,ゲート,ドレインを示している。上記構成において,電界緩和層6は極めて不純物濃度が低い半導体層であるため,Pウェル7,8(P型層)と電界緩和層6およびドレイン領域5,11(N型層)により,それらが実質的にPIN構造を構成している。従って,ソース10-ドレイン11間に高電圧が印加された場合,電界緩和層6中に空乏層が生じ,この空乏層中にソース10-ドレイン11間の印加された横方向の高電圧が分配されるようになる。 【0027】一方,ドレイン11-Si基板1間に印加された縦方向の高電圧は空乏化した電界緩和層6とSi酸化膜2で分担して支えられる結果,薄い電界緩和層6にかかる電圧が著しく低減されるようになる。従って,島状Si層4の底部のSi酸化膜2界面に低不純物濃度の電界緩和層6を設けることにより,素子の高耐圧化が図られる。なお,高耐圧トランジスタのドリフト層5は比較的高濃度であるから,トランジスタがオンしたときのオン抵抗を低抵抗に維持したまま耐圧の向上を図ることができる。」 ・「【0045】(第5実施例)図6に,SOIに形成された高耐圧PNダイオードの構造を示す。図1に示す実施例と同様,島状のSi層4が形成され,この島状Si層4のうちSi酸化膜2に接する領域には,第1実施例と同様,電界緩和層6が形成されている。ここで,島状Si層4の上部のN- 層5は高耐圧ダイオードのN層であり,P^(-)層14は島状Si層4の表面から電界緩和層6に向けて形成されたダイオードのP層である。このP^(-)層14は図に示すように電界緩和層6に必ずしも到達しなくても良い。なぜなら,逆電圧の印加時にP^(-)層14からN^(-)層5に向けて空乏層が拡がり,その空乏層が電界緩和層6内に到達するとともにその中で拡がり,電界緩和の機能を発揮するからである。なお,当然のことながら,P^(-)層14は電界緩和層6に到達していても良い。 【0046】なお,上述した種々の実施例において,電界緩和層6は,多結晶シリコンもしくは非晶質シリコンにより構成することができる。また,この種の表面電界緩和型LDMOSとして,特公昭59-24550号公報に示すものがある。このものは,表面電界緩和のためにN型ドリフト層の下にP型層を設け,N型ドリフト層を完全空乏化して表面の電界緩和を行うようにしたものである。そして,N型ドリフト層とその下のP型層の間のPN接合により耐圧を支えているためN型ドリフト層を完全空乏化する必要があり,従ってN型ドリフト層における不純物濃度の深さ方向に対する積分値は,1.5×10^(12)cm^(-2)より小さくしなければならないという制限を有しいる。この制限のため,大電流を流すことができないという問題がある。 【0047】これに対して,上述した実施例においては,N型ドリフト層5の下の電界緩和層6は極めて不純物濃度が低い半導体層となっているため,Pウェル7と電界緩和層6との間の電圧で耐圧を支えることになる。従って,N型ドリフト層5の不純物濃度の深さ方向に対する積分値を1.5×10^(12)cm^(-2)以上にしても十分な耐圧を得ることができる。このように不純物濃度を高くし低抵抗化を図ることができるため,上記先行技術のものよりも大電流を流すことができる。」 (3-2)以上によれば,引用例3には,「酸化膜2が形成された基板1上のSi層4に,MOSトランジスタ又はダイオードが形成されたものにおいて,ドリフト層(n型)とは反対導電型(ｐ型)の電界緩和層6を設けることにより,素子の耐圧を向上させる技術。」が開示されている。 5 本願発明と引用発明の一致点及び相違点 (1)本願発明と引用発明の対比 ア 引用発明の「ソースコンタクト17」と「ドレインコンタクト19」は,本願発明の「電気接点接続部」に相当する。 イ 引用発明の「絶縁層7」,「ボディ領域12」と「ドレインコンタクト領域16」,「n^(-)型の領域14」と「ｐ^(-)型の領域15」,「n^(-)型のポケット11」は,それぞれ,本願発明の「絶縁面層(1)」,「接点領域(5,6)」,「接点領域の間に配置され,相互に異なる導電型式の積層された2つの層(9,10)」,「第2の導電型式の材料の第2の層(8)」に相当する。 ウ 引用発明においても,「ソースコンタクト17」と「ドレインコンタクト19」が「絶縁層7」より下位で互いに離れて位置する「ボディ領域12」と「ドレインコンタクト領域16」にそれぞれ接続されているから,「前記電気接点接続部が前記絶縁面層より下位で互いに離れて位置する接点領域にそれぞれ接続されて」いる(引用例1の図1参照)点で,本願発明と共通する。 エ 引用発明においても,ｐ型の「ボディ領域12」があり,「ソースコンタクト17」と「ドレインコンタクト19」との間に,互いに導電型の異なる積層された2つの層「n型領域14」,「ｐ型領域15」によって形成された領域があり,それらの領域が,「n^(-)型のポケット11」によって包囲されている(引用例1の図1参照)から,「領域16「ボディ領域12」「前記接点領域の中の一つは第1の導電型式であり,前記接点領域の中の一つと,前記接点領域の間に配置され,相互に異なる導電型式の積層された2つの層によって形成された別の領域とが第2の導電型式の材料の第2の層によって包囲される」点で,本願発明と共通する。 オ 「絶縁ゲート電界効果トランジスタ」は「半導体要素」であるから,引用発明は,「半導体要素」である点で本願発明と共通する。 (2)そうすると,本願発明と引用発明の一致点,相違点は次のとおりである。 〔一致点〕 電気接点接続部が設けられている絶縁面層を含む半導体要素であって,前記電気接点接続部が前記絶縁面層より下位で互いに離れて位置する接点領域にそれぞれ接続されており,前記接点領域の中の一つは第1の導電型式であり,前記接点領域の中の一つと,前記接点領域の間に配置され,相互に異なる導電型式の積層された2つの層によって形成された別の領域とが第2の導電型式の材料の第2の層によって包囲される,半導体要素。 〔相違点〕 本願発明では,「第2の導電型式の第2の層(8)が少なくとも前記絶縁面層から遠い前記第2の層の側において二酸化シリコンからなる絶縁層(11)によって被覆され,前記第2の層(8)と前記絶縁層(11)の間に別の薄い層(14)を含み,前記薄い層(14)がシリコンからなり,第1の導電型式である」のに対し,引用発明では,ｐ型シリコン基板上に設けられた「n^(-)型のポケット11」に素子領域が設けられており,二酸化シリコンからなる絶縁層(11)に相当するものがなく,「第1の導電形式」の「別の薄い層(14)」に相当する層もない点。 6 相違点についての検討 (1)前記4(2-2)及び(3-2)で認定したように,引用例2には,「酸化膜2が形成された基板1上のｐ型シリコン層4に,ダイオード又はMOSトランジスタが形成されたものにおいて,シリコン層4の底部に低濃度のn型層を設けることにより,素子の耐圧を向上させる技術。」が,また,引用例3には,「酸化膜2が形成された基板1上のSi層4に,MOSトランジスタ又はダイオードが形成されたものにおいて,ドリフト層(n^(-)型)とは反対導電型(ｐ^(-)型)の電界緩和層6を設けることにより,素子の耐圧を向上させる技術。」が開示されている。 引用例2及び引用例3は,基板上に酸化膜を介して半導体層が形成され,この半導体層にMOSトランジスタ(ソース領域,MOS型ゲート,ドレイン領域)が設けられた構造が,高耐圧に適していること,さらにまた,半導体層(MOSトランジスタのドリフト層となる)の底面(基板側の絶縁層に接した半導体層の部分)に,半導体層とは反対導電型の低不純物濃度層を設けることにより,より一層,耐圧を向上させることができることを,当業者に教示するものである。 (2)引用例1の次の記載から,絶縁ゲート電界効果トランジスタ(MOSFET,MOSトランジスタ)に係る引用発明も,耐圧の向上をその目的とするものであることが分かる。 「For these and similar devices, it is very often necessary to provide some shielding in order to allow operation in high voltage applications.」(第1欄54?56頁) (このようなデバイス及び同様のデバイスにおいては,高電圧下での動作を可能とするために,多くの場合,なんらかの遮へい手段を設けることが必要となる。) そうすると,より一層の耐圧の向上を図るために,引用発明の絶縁ゲート電界効果トランジスタ(MOSFET,MOSトランジスタ)の「基板10」と「n^(-)型のポケット11」の領域に,引用例2及び引用例3の教示を適用することは,当業者であれば容易に着想することである。 (3)そして,引用発明に引用例2ないし引用例3の教示を適用することにより,上記相違点の構成が得られるから,結局,本願発明は,引用発明及び引用例2,引用例3の教示に基づいて,当業者が容易に発明をすることができたものと判断される。 したがって,本願発明は,特許法29条2項の規定により特許を受けることができない。 7 結言 以上のとおりであるから,本願は,その余の請求項に係る発明ついて検討するまでもなく,拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2011-03-23 |
| 結審通知日 | 2011-04-01 |
| 審決日 | 2011-04-12 |
| 出願番号 | 特願2000-616078(P2000-616078) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 和瀬田 芳正 |
| 特許庁審判長 |
相田 義明 |
| 特許庁審判官 |
近藤 幸浩 小川 将之 |
| 発明の名称 | 半導体要素 |
| 代理人 | 岩本 行夫 |
| 代理人 | 浅村 皓 |
| 代理人 | 浅村 肇 |
| 代理人 | 吉田 裕 |