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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1247644
審判番号 不服2009-10095  
総通号数 145 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-01-27 
種別 拒絶査定不服の審決 
審判請求日 2009-05-20 
確定日 2011-11-30 
事件の表示 平成11年特許願第309940号「内積ベクトル演算装置」拒絶査定不服審判事件〔平成12年 5月30日出願公開、特開2000-148730〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、
平成11年10月29日付けの出願(優先権の主張日:1998年10月30日,米国)であって、
平成18年4月14日付けで上申書が提出されている。
同年10月11日付けで審査請求がなされると共に、同日付けで手続補正書が提出され、
平成20年6月20日付けで拒絶理由通知(同年6月24日発送)がなされ、
同年11月28日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
平成21年2月17日付けで拒絶査定(同年2月24日発送)がなされ、
同年5月20日付けで審判請求がされると共に、手続補正書が提出されたものである。
なお、平成21年10月5日付けで特許法第164条第3項に定める報告(前置報告)がなされ、
平成22年11月30日付けで当該報告に対する意見を求める旨の審尋(同年12月7日発送)がなされ、これに対して
平成23年6月6日付けで回答書が提出されている。



第2.平成21年5月20日付けの手続補正についての補正却下の決定


[補正却下の決定の結論]
平成21年5月20日付けの手続補正を却下する。


[理由]
1.本件補正の内容
平成21年5月20日付けの手続補正(以下「本件補正」と記す。)は、特許請求の範囲について、下記の<本件補正前の特許請求の範囲>から、下記<本件補正後の特許請求の範囲>に補正しようとするものである。

<本件補正前の特許請求の範囲>
「【請求項1】
行列とベクトルの内積ベクトルを計算するための装置であって、該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第1の係数のセットを有し、該ベクトルは、第2の係数のセットを有し、該装置は、
前記第2の係数のセットを格納し且つ出力のセットを有する、少なくとも1つの入力レジスタ(110)と、
前記第1の係数のセットから導き出された部分和のセットを格納する複数の記憶素子(120)であって、前記少なくとも1つの入力レジスタ(110)の前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる、複数の記憶素子と、
前記複数の記憶素子(120)の前記アドレス入力のセットに結合された選択回路(150)であって、前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの1つの要素を計算するために、前記行列内の行を選択する、選択回路と、
合計出力と、前記記憶素子(120)の前記データ出力のセットに結合された複数の加数入力とを有する、加算回路(130)とを備え、
前記記憶素子(120)の出力データが左にj回だけビットシフトされるよう前記記憶素子(120)の出力と前記加算回路(130)とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路(130)内において、該出力データを記憶するためのレジスタが使用されること無く2^(j)の乗算が実施され、
前記複数の記憶素子(120)の各データ出力は、1つの加数入力に結合されて、前記合計出力の、1つの加数を形成し、前記合計出力は、前記内積ベクトルの前記1つの要素を提示することからなる、装置。
【請求項2】
前記少なくとも1つの入力レジスタ(110)と記憶バンクの前記選択回路(150)と に結合され、且つ、前記行列の行数に対応するクロックサイクルのセットを生成する、クロック回路(140)を更に備え、
前記加算回路(130)は、前記クロックサイクルのセットの各クロックサイクルについて、前記ベクトルによって乗算された前記行列の前記選択された行に対応する内積ベクトルの前記1つの要素を提示することからなる、請求項1に記載の装置。
【請求項3】
前記装置は、集積回路として組み立てられる、請求項1に記載の装置。
【請求項4】
前記複数の記憶素子(120)は、部分和の複数のセットを格納し、前記複数の記憶素子(120)は、セレクタを更に含み、前記セレクタは、前記複数の記憶素子(120)に結合されて、前記複数の記憶素子(120)の前記データ出力において提示される部分和のセットを選択することからなる、請求項1に記載の装置。
【請求項5】
前記セレクタは、前記装置が離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項4に記載の装置。
【請求項6】
前記セレクタは、前記装置が逆離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項4に記載の装置。
【請求項7】
請求項1の装置を備える、デジタルカメラ(200)。
【請求項8】
行列とベクトルの内積ベクトルを計算するための方法であって、該行列は、行のセットと列のセットをなすように配列された第1の係数のセットを有し、該ベクトルは、第2の係数のセットを有し、該方法は、
前記ベクトルの前記第2の係数のセットからレジスタ出力(110)のセットを生成し、
前記第1の係数から導き出された予め計算された部分和のセットを、複数の記憶素子(120)内に格納し、
前記内積ベクトルの一部を形成するために、前記ベクトルと乗算される行列の行を選択し、
前記複数の記憶素子内(120)へと前記レジスタ出力(110)のセットに基づいて前記格納された予め計算された部分和のセットから、予め計算された部分和のサブセットを選択し、
前記内積ベクトルの前記一部を生成するために、前記予め計算された部分和のサブセットを加算回路(130)内において加算し、及び、
前記行列の行を選択することと、前記予め計算された部分和のサブセットを選択することと、前記予め計算された部分和のサブセットを加算することとを、前記行列の各行について繰り返すことを含み、
前記記憶素子(120)の出力データが左にj回だけビットシフトされるよう前記記憶素子(120)の出力と前記加算回路(130)とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路(130)内において、該出力データを記憶するためのレジスタが使用されること無く2^(j)の乗算が実施されることからなる、方法。
【請求項9】
前記予め計算された部分和のサブセットを選択することが、予め計算された部分和の複数のセットから選択することを含むことからなる、請求項8に記載の方法。
【請求項10】
請求項8に記載の方法を使用するデジタルカメラ(200)。」


<本件補正後の特許請求の範囲>
「【請求項1】
行列とベクトルの内積ベクトルを計算するための装置であって、該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第1の係数のセットを有し、該ベクトルは、第2の係数のセットを有し、該装置は、
前記第2の係数のセットを格納し且つ出力のセットを有する、少なくとも1つの入力レジスタ(110)と、
前記第1の係数のセットから導き出された部分和のセットを格納する複数の記憶素子(120)であって、前記少なくとも1つの入力レジスタ(110)の前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる、複数の記憶素子と、
前記複数の記憶素子(120)の前記アドレス入力のセットに結合された選択回路(150)であって、前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの1つの要素を計算するために、前記行列内の行を選択する、選択回路と、
合計出力と、前記記憶素子(120)の前記データ出力のセットに結合された複数の加数入力とを有する、加算回路(130)とを備え、
前記記憶素子(120)の出力データが左にj回だけビットシフトされるよう前記記憶素子(120)の出力と前記加算回路(130)とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路(130)内において、該出力データを記憶するためのレジスタが使用されること無く2^(j)の乗算が実施され、
前記ビットシフトは、シフタが用いられることなく、前記記憶素子(120)の出力と、前記加算回路(130)とを結合する前記配線のみによって実現され、 前記複数の記憶素子(120)の各データ出力は、1つの加数入力に結合されて、前記合計出力の、1つの加数を形成し、前記合計出力は、前記内積ベクトルの前記1つの要素を提示することからなる、装置。
【請求項2】
前記少なくとも1つの入力レジスタ(110)と記憶バンクの前記選択回路(150)と に結合され、且つ、前記行列の行数に対応するクロックサイクルのセットを生成する、クロック回路(140)を更に備え、
前記加算回路(130)は、前記クロックサイクルのセットの各クロックサイクルについて、前記ベクトルによって乗算された前記行列の前記選択された行に対応する内積ベクトルの前記1つの要素を提示することからなる、請求項1に記載の装置。
【請求項3】
前記装置は、集積回路として組み立てられる、請求項1に記載の装置。
【請求項4】
前記複数の記憶素子(120)は、部分和の複数のセットを格納し、前記複数の記憶素子(120)は、セレクタを更に含み、前記セレクタは、前記複数の記憶素子(120)に結合されて、前記複数の記憶素子(120)の前記データ出力において提示される部分和のセットを選択することからなる、請求項1に記載の装置。
【請求項5】
前記セレクタは、前記装置が離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項4に記載の装置。
【請求項6】
前記セレクタは、前記装置が逆離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項4に記載の装置。
【請求項7】
請求項1の装置を備える、デジタルカメラ(200)。
【請求項8】
行列とベクトルの内積ベクトルを計算するための方法であって、該行列は、行のセットと列のセットをなすように配列された第1の係数のセットを有し、該ベクトルは、第2の係数のセットを有し、該方法は、
前記ベクトルの前記第2の係数のセットからレジスタ出力(110)のセットを生成し、
前記第1の係数から導き出された予め計算された部分和のセットを、複数の記憶素子(120)内に格納し、
前記内積ベクトルの一部を形成するために、前記ベクトルと乗算される行列の行を選択し、
前記複数の記憶素子内(120)へと前記レジスタ出力(110)のセットに基づいて前記格納された予め計算された部分和のセットから、予め計算された部分和のサブセットを選択し、
前記内積ベクトルの前記一部を生成するために、前記予め計算された部分和のサブセットを加算回路(130)内において加算し、及び、
前記行列の行を選択することと、前記予め計算された部分和のサブセットを選択することと、前記予め計算された部分和のサブセットを加算することとを、前記行列の各行について繰り返すことを含み、
前記記憶素子(120)の出力データが左にj回だけビットシフトされるよう前記記憶素子(120)の出力と前記加算回路(130)とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路(130)内において、該出力データを記憶するためのレジスタが使用されること無く2^(j)の乗算が実施され、
前記ビットシフトは、シフタが用いられることなく、前記記憶素子(120)の出力と、前記加算回路(130)とを結合する前記配線のみによって実現されることからなる、方法。
【請求項9】
前記予め計算された部分和のサブセットを選択することが、予め計算された部分和の複数のセットから選択することを含むことからなる、請求項8に記載の方法。
【請求項10】
請求項8に記載の方法を使用するデジタルカメラ(200)。」

なお、本件補正は、本件補正前の請求項1、8においては「2^(j)」とあった記載を「2j」としようとする補正事項をも含むものであるが、これは本来「2^(j)」のままとすべき記載を「2j」と誤って記載したもので、明らかな誤記と認められるので、上記のとおり認定した。


2.本件補正の目的・独立特許要件について
本件補正は、本件補正前の請求項1、8に係る発明を特定するために必要な事項である「ビットシフト」に対し、「シフタが用いられることなく、前記記憶素子(120)の出力と、前記加算回路(130)とを結合する前記配線のみによって実現され」るものである旨の限定を加えることで、これを下位概念化しようとする補正事項を含むである。そして、これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
したがって、本件補正の目的は、請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに該当し、特許法第17条の2第4項第2号に掲げられる事項を目的とするものである。
そこで、本件補正後の請求項1に記載されている事項により特定される発明(以下、「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否かについて、以下に検討する。


2-1.本件補正発明
本件補正発明は、上記<本件補正後の特許請求の範囲>において【請求項1】として記載したとおりのものである。


2-2.先行技術文献の記載内容

(1)引用文献記載事項
本願の優先権の主張日前に頒布された刊行物であり、原審の拒絶の査定の理由である上記平成20年6月20日付けの拒絶理由通知において引用された下記引用文献には、下記引用文献記載事項が記載されている。

<引用文献>
特開平10-49519公報(平成10年2月20日出願公開。)

<引用文献記載事項1>
「【請求項1】 離散コサイン変換あるいは逆離散コサイン変換を行う離散コサイン変換器において、入力データの各同一ビット位置のビットからなる複数のビット列をそれぞれ構成要素とする、複数の部分和を同時に生成する部分和生成手段を有することを特徴とする離散コサイン変換器。 【請求項2】 前記部分和生成手段が、入力データのビット数と同数のメモリを有し、該メモリは入力データの所定のビット位置のビットからなるビット列を入力し、そのビット列を構成要素とする部分和を出力することを特徴とする請求項1に記載の離散コサイン変換器。」

<引用文献記載事項2>
「【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、画像データの圧縮装置などにおいては離散コサイン変換を行い、画像データの伸長装置などにおいては逆離散コサイン変換を行う、離散コサイン変換器に関するものである。」

<引用文献記載事項3>
「【0008】また、(数2)より、次に示す(数3)及び(数4)が導き出される。
【0009】
【数3】

【0010】
【数4】



<引用文献記載事項4>
「【0022】
ここで、XjをNビットの2の補数で表現すると、Xjは次に示す(数10)のようになる。」

<引用文献記載事項5>
「【0026】ここで、部分和Zkを次に示す(数12)のように定義すると、(数11)は次に示す(数13)となる。
【0027】
【数12】

【0028】
【数13】



<引用文献記載事項6>
「【0070】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図1は本発明の第1実施形態である1次元DCT回路(離散コサイン変換器)のブロック図であって、この回路は入力されたXj(j=0?7)に対して、(数3)及び(数4)に示した行列演算を分散算術方式を用いて行い、DCT係数Yi(i=0?7)を出力するように構成されている。尚、Xj(j=0?7)、Yi(i=0?7)はともに9ビットのデータとする。」

<引用文献記載事項7>
「【0071】以下に、この回路の動作について説明する。入力端子101から入力された8個のデータX0?X7は、入力順にレジスタ102?109へ順次転送され、それぞれレジスタ109?102に保持される。レジスタ109?102のそれぞれの出力X0?X7は加算器/差分器110で加算あるいは減算されて、加算結果X0+X7、X1+X6、X2+X5、X3+X4がそれぞれレジスタ111?114に保持され、差分結果X0-X7、X1-X6、X2-X5、X3-X4がそれぞれレジスタ115?118に保持される。尚、入力Xj(j=0?7)が9ビットのデータであるので、加算結果X0+X7、X1+X6、X2+X5、X3+X4、及び、差分結果X0-X7、X1-X6、X2-X5、X3-X4はそれぞれ10ビットのデータとなる。

<引用文献記載事項8>
「【0072】次に、レジスタ111?114のそれぞれの出力X0+X7、X1+X6、X2+X5、X3+X4と、レジスタ115?118のそれぞれの出力X0-X7、X1-X6、X2-X5、X3-X4とを入力するビット分配器119との動作について、この構成を示す図2を用いて説明する。ビット分配器119において、レジスタ111?114のそれぞれの出力は、ビット操作部152により、それぞれ最上位ビットから最下位ビットまでの10本の信号線(最上位[9]?最下位[0])に分けられ、同一ビット位置の4本の信号線が組み合わされた4ビットの信号線が10組構成されて、信号線[9]の4ビットの信号線はセレクタ154に、信号線[8]の4ビットの信号線はセレクタ155に、・・・、信号線[0]の4ビットの信号線はセレクタ163にというように、それぞれセレクタ154?163に入力される。
【0073】同様に、レジスタ115?118のそれぞれの出力は、ビット操作部153により、それぞれ最上位ビットから最下位ビットまでの10本の信号線(最上位[9]?最下位[0])に分けられ、同じビット位置の4本の信号線が組み合わされた4ビットの信号線が10組構成されて、信号線[9]の4ビットの信号線はセレクタ154に、信号線[8]の4ビットの信号線はセレクタ155に、・・・、信号線[0]の4ビットの信号線はセレクタ163にというように、それぞれセレクタ154?163に入力される。
【0074】 このように、セレクタ154?163は、X0+X7、X1+X6、X2+X5、X3+X4の同一ビット位置のビットからなる4ビット列と、X0-X7、X1-X6、X2-X5、X3-X4の同一ビット位置のビットからなる4ビット列との、2組の4ビット列を入力するが、Y0、Y2、Y4、Y6を算出する場合には前者の4ビット列を、Y1、Y3、Y5、Y7を算出する場合には後者の4ビット列を、それぞれ積和演算ブロック121に出力するようになっている。
【0075】まとめると、ビット分配器119からは、Y0、Y2、Y4、Y6を算出する場合、レジスタ111?114のそれぞれの出力であるX0+X7、X1+X6、X2+X5、X3+X4の各同一ビット位置のビットからなる10組の4ビット列が同時に積和演算ブロック121に出力され、Y1、Y3、Y5、Y7を算出する場合、レジスタ115?118のそれぞれの出力であるX0-X7、X1-X6、X2-X5、X3-X4の各同一ビット位置のビットからなる10組の4ビット列が同時に積和演算ブロック121に出力されることになる。」

<引用文献記載事項9>
「【0076】次に、積和演算ブロック121はビット分配器119から10組の4ビット列を同時に入力して、(数3)及び(数4)に示した行列演算を構成する8個の積和演算を所定の順に行い、Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7を順次計算するが、この動作について、(数3)に示した第1行目の演算を行う、つまり、Y0を計算する動作を例にとって説明を行う。」

<引用文献記載事項10>
「【0077】積和演算ブロック121に設けられたROM122?131は、行選択回路120からの3ビットの行選択信号と、この行選択信号とは別に4ビット列を入力し、図3に示すように、行選択信号が(000)であれば、4ビット列が、(0000)であるときは0を、(0001)であるときはC4を、・・・、(1111)であるときは4C4を、それぞれ出力し、また、行選択信号が(001)であれば、4ビット列が、(0000)であるときは0を、(0001)であるときは-C2を、・・・、(1111)であるときは0を、それぞれ出力し、・・・・・・、また、行選択信号が(111)であれば、4ビット列が、(0000)であるときは0を、(0001)であるときは-C1を、・・・、(1111)であるときは-C1+C3-C5+C7を、それぞれ出力するようになっており、これにより、(数3)及び(数4)からして、入力する行選択信号が(000)で、4ビット列がX0+X7、X1+X6、X2+X5、X3+X4の同一ビット位置のビットからなるものであれば、Y0の部分和を出力することになり、入力する行選択信号が(001)で、4ビット列がX0+X7、X1+X6、X2+X5、X3+X4の同一ビット位置のビットからなるものであれば、Y2の部分和を出力することになり、・・・、入力する行選択信号が(111)で、4ビット列がX0-X7、X1-X6、X2-X5、X3-X4の同一ビット位置のビットからなるものであれば、Y7の部分和を出力することになる。また、図示はしていないが、ROM122に格納されているデータは、他のROM123?131に格納されているデータとは極性が反転しており、最上位ビットからなる4ビット列を構成要素とする部分和がマイナスであることに対応している。以下の説明は、このようにROM122?131が構成されていることを前提として行うものとする。
【0078】まず、行選択回路120から行選択信号として(000)がROM122?131に入力されるとともに、ビット分配器119からX0+X7、X1+X6、X2+X5、X3+X4の、最上位ビットからなる4ビット列がROM122に、ビット位置1のビットからなる4ビット列がROM123に、・・・、最下位ビット(ビット位置9のビット)からなる4ビット列がROM131に、それぞれ入力され、これにより、ROM122からは最上位ビットからなる4ビット列を構成要素とするY0の部分和が、ROM123からはビット位置1のビットからなる4ビット列を構成要素とするY0の部分和が、・・・、ROM131からは最下位ビットからなる4ビット列を構成要素とするY0の部分和が、それぞれ出力されることになる。」

<引用文献記載事項11>
「【0079】次に、ROM122、124、126、128、130の出力は、それぞれ、シフタ132、133、134、135、136にて1ビット上にシフトされた後、加算器137、138、139、140、141において、ROM123、125、127、129、131の出力と加算される。したがって、加算器137、138、139、140、141の出力は、それぞれ、最上位ビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)とビット位置1のビットからなる4ビット列を構成要素とするY0の部分和との加算結果、ビット位置2のビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)とビット位置3のビットからなる4ビット列を構成要素とするY0の部分和との加算結果、・・・、ビット位置8のビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)と最下位ビットからなる4ビット列を構成要素とするY0の部分和との加算結果となる。
【0080】次に、加算器138、140の出力は、それぞれ、シフタ142、143にて2ビット上にシフトされた後、加算器144、145において、加算器139、141の出力と加算される。したがって、加算器144の出力は、ビット位置2のビットからなる4ビット列を構成要素とするY0の部分和(3ビット上にシフトされている)と、ビット位置3のビットからなる4ビット列を構成要素とするY0の部分和(2ビット上にシフトされている)と、ビット位置4のビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)と、ビット位置5のビットからなる4ビット列を構成要素とするY0の部分和との加算結果となり、加算器145の出力は、ビット位置6のビットからなる4ビット列を構成要素とするY0の部分和(3ビット上にシフトされている)と、ビット位置7のビットからなる4ビット列を構成要素とするY0の部分和(2ビット上にシフトされている)と、ビット位置8のビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)と、最下位ビットからなる4ビット列を構成要素とするY0の部分和との加算結果となる。
【0081】次に、加算器144の出力は、シフタ146にて4ビット上にシフトされた後、加算器147において、加算器145の出力と加算される。したがって、加算器147の出力は、ビット位置2のビットからなる4ビット列を構成要素とするY0の部分和(7ビット上にシフトされている)と、ビット位置3のビットからなる4ビット列を構成要素とするY0の部分和(6ビット上にシフトされている)と、ビット位置4のビットからなる4ビット列を構成要素とするY0の部分和(5ビット上にシフトされている)と、ビット位置5のビットからなる4ビット列を構成要素とするY0の部分和(4ビット上にシフトされている)と、ビット位置6のビットからなる4ビット列を構成要素とするY0の部分和(3ビット上にシフトされている)と、ビット位置7のビットからなる4ビット列を構成要素とするY0の部分和(2ビット上にシフトされている)と、ビット位置8のビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)と、最下位ビットからなる4ビット列を構成要素とするY0の部分和との加算結果となる。
【0082】次に、加算器137の出力は、シフタ148にて8ビット上にシフトされた後、加算器149において、加算器147の出力と加算される。したがって、加算器149の出力は、最上位ビットからなる4ビット列を構成要素とするY0の部分和(9ビット上にシフトされている)と、ビット位置1のビットからなる4ビット列を構成要素とするY0の部分和(8ビット上にシフトされている)と、ビット位置2のビットからなる4ビット列を構成要素とするY0の部分和(7ビット上にシフトされている)と、ビット位置3のビットからなる4ビット列を構成要素とするY0の部分和(6ビット上にシフトされている)と、ビット位置4のビットからなる4ビット列を構成要素とするY0の部分和(5ビット上にシフトされている)と、ビット位置5のビットからなる4ビット列を構成要素とするY0の部分和(4ビット上にシフトされている)と、ビット位置6のビットからなる4ビット列を構成要素とするY0の部分和(3ビット上にシフトされている)と、ビット位置7のビットからなる4ビット列を構成要素とするY0の部分和(2ビット上にシフトされている)と、ビット位置8のビットからなる4ビット列を構成要素とするY0の部分和(1ビット上にシフトされている)と、最下位ビットからなる4ビット列を構成要素とするY0の部分和との加算結果となる。
【0083】そして、加算器149の出力は、丸め回路150で9ビットに丸められ、積和演算ブロック121から出力端子151へ出力される。」

<引用文献記載事項12>
「【0084】以上の動作により、X0+X7、X1+X6、X2+X5、X3+X4の各同一ビット位置のビットからなる10組の4ビット列をそれぞれ構成要素とするY0の10個の部分和(全ての部分和)が同時に生成され、これらがビット位置に応じて(数式13)に示すようにシフトされて加算されるので、Y0が計算されることになる。
「【0085】また、積和演算ブロック121において、ビット分配器119からは、X0+X7、X1+X6、X2+X5、X3+X4の最上位ビットからなる4ビット列?最下位ビットからなる4ビット列の10組の4ビット列がそれぞれROM122?131に入力され、行選択回路120からROM122?131に入力される行選択信号が(001)、(010)、あるいは、(011)である場合は、それぞれY2、Y4、Y6が計算されることになる。
【0086】また、積和演算ブロック121において、ビット分配器119からは、X0-X7、X1-X6、X2-X5、X3-X4の最上位ビットからなる4ビット列?最下位ビットからなる4ビット列の10組の4ビット列がそれぞれROM122?131に入力され、行選択回路120からROM122?131に入力される行選択信号が(100)、(101)、(110)、あるいは、(111)である場合は、それぞれY1、Y3、Y5、Y7が計算されることになる。【0087】そして、行選択回路120から3ビットの行選択信号として、(000)、(001)、・・・、(111)のどれが出力されるか、及び、ビット分配器119から10組の4ビット列として、レジスタ111?114のそれぞれの出力であるX0+X7、X1+X6、X2+X5、X3+X4の各同一ビット位置のビットからなるものが同時に出力されるか、あるいは、レジスタ115?118のそれぞれの出力であるX0-X7、X1-X6、X2-X5、X3-X4の各同一ビット位置のビットからなるものが同時に出力されるかが、それぞれ適切に切り換わるようになっており、Y0?Y7が所定の順で計算され、1次元DCTが完了する。」

<引用文献記載事項13>
「【0088】ここで、当該1次元DCT回路においては、入力端子101からXj(j=0?7)が順に8ステップで入力されるのに対し、積和演算ブロック121でのY0?Y7の演算には、Y0?Y7の個数と同数の8ステップを要し、入力時間と演算時間が等しくなっている、つまり、当該DCT回路はリアルタイムに演算を行うことができる。したがって、当該DCT回路に入力端子101から絶え間なく入力を行っても、演算が間に合わなくなることはなく、入力端子101から絶え間なく入力を行うことが可能であり、画像圧縮を効率的に行うことができる。
【0089】また、(数3)及び(数4)に示す行列演算を構成する8個の積和演算を、従来技術のように並列して行うのではなく、1つずつ時分割して行っており、さらに、1つの積和演算の対象である4個のデータの各同一ビット位置のビットからなる10組の4ビット列をそれぞれ構成要素とする10個の部分和、つまり、1つの積和演算に関する全ての部分和を、ROM122?131により同時に生成するので、積和演算ブロック121においては、レジスタを必要とせず、9個の加算器で積和演算を行うことができる。また、部分和の加算を帰還させずに順送りして行うことができるようになるため、(数3)及び(数4)に示した行列の各係数を10ビットとすると、ROM122?131の出力は12ビットとなり、加算器149は21ビット、加算器147は19ビット、加算器144、145は15ビット、加算器137?141は13ビットというように、入力側に近い加算器ほどその出力ビット幅が小さくて済み、さらに、信号変化も少なくなる。」


<引用文献記載事項14>
「【0090】図4は本発明の第2実施形態である1次元DCT回路(離散コサイン変換器)のブロック図であって、この回路は入力されたXj(j=0?7)に対して、(数3)及び(数4)に示した行列演算を分散算術方式を用いて行い、DCT係数Yi(i=0?7)を出力するように構成されている。尚、Xj(j=0?7)、Yi(i=0?7)はともに9ビットのデータとする。
<・・・中略・・・>
【0097】積和演算ブロック221に設けられたROM222は、行選択回路220からの3ビットの行選択信号を入力し、図6に示すように、行選択信号が、(000)であるときは0、C4、C4、2C4、C4、2C4、2C4、3C4、C4、2C4、2C4、3C4、2C4、3C4、3C4、4C4の16組を、(001)であるときは0、-C2、-C6、-C2-C6、C6、-C2+C6、0、-C2、C2、0、C2-C6、-C6、C2+C6、C6、C2、0の16組を、・・・、(111)であるときは0、-C1、C3、-C1+C3、-C5、-C1-C5、C3-C5、-C1+C3-C5、C7、-C1+C7、C3+C7、-C1+C3+C7、-C5+C7、-C1-C5+C7、C3-C5+C7、-C1+C3-C5+C7の16組を、それぞれ出力するようになっている。尚、以下に、説明の都合上、それぞれの16組の出力を先頭に記載したものから順に第1出力、第2出力、・・・、第16出力と表現する。例えば、行選択信号が(000)であるときの第1出力は0、第2出力はC4、・・・、第16出力は4C4である。
【0098】積和演算ブロック221に設けられたセレクタ223?232は、ROM222からの16組の出力と、これとは別に4ビット列を入力し、4ビット列が、(0000)であるときはROM222からの16組の出力のうち第1出力を、(0001)であるときはROM222からの16組の出力のうち第2出力を、・・・、(1111)であるときはROM222からの16組の出力のうち第16出力を、それぞれ出力するようになっており、これにより、(数3)、(数4)、及び、上述したROM222の動作内容からして、セレクタ223?232は、ビット分配器219からX0+X7、X1+X6、X2+X5、X3+X4の同一ビット位置のビットからなる4ビット列が入力される場合は、行選択回路220からROM222に入力される行選択信号が、(000)であればY0の部分和を、(001)であればY2の部分和を、(010)であればY4の部分和を、(011)であればY6の部分和を、それぞれ出力することになり、また、ビット分配器219からX0-X7、X1-X6、X2-X5、X3-X4の同一ビット位置のビットからなる4ビット列が入力される場合は、行選択回路220からROM222に入力される行選択信号が、(100)であればY1の部分和を、(101)であればY3の部分和を、(110)であればY5の部分和を、(111)であればY7の部分和を、それぞれ出力することになる。また、積和演算ブロック221において、図示はしていないが、セレクタ223の出力極性が反転するようになっており、最上位ビットからなる4ビット列を構成要素とする部分和がマイナスであることに対応している。以下の説明は、このようにセレクタ223?232が、また、上述したようにROM222が、それぞれ構成されていることを前提として行うものとする。
<・・・中略・・・>
【0111】尚、前述の第1実施形態に比べて、ROM222の出力ビット幅が、(数3)及び(数4)に示した行列の各係数を10ビットとした場合、1組の出力のビット数が12であるから、12×16=192と大きくなるので、その分、信号変化が増加するが、ROMの個数は1つであり、10分の1に減少する。」

<引用文献記載事項15>
「【0155】また、上記各実施形態においては、上位のビットからなるビット列を構成要素とする部分和をシフトさせるのにシフタを用いたが、このように特別な回路を設けずに、加算器への配線によりシフト処理を行うようにしてもよい。」


(2)参考文献記載事項
本願の優先権の主張日前に頒布された刊行物である下記参考文献には下記参考文献記載事項が記載されている。

<参考文献>
特開平02-292632号公報(平成2年12月4日出願公開)

<参考文献記載事項1>
「2進形式では、サンプルに係数2を乗じることは、サンプルの各ビツトを上位ビツトの方へ1ビツトずつシフトさせ、かつ、最下位ビツト(LSB)位置に0を挿入することによつて行われる。第2図において、素子22はより上位の1ビツト位置のハードワイヤードビツトシフトである。」(第3頁上左欄第18行?同頁上右欄第4行)

<参考文献記載事項2>
「素子18は、0値を有するLSB位置を付加することによつて、サンプルの全ビツトを1ビツト位置だけ上位にシフトさせるワイヤ構成である。」(第3頁上右欄第18行?同頁下左欄第1行)


2-3.引用発明の認定

(1)引用文献は上記引用文献記載事項1、2等記載の「離散コサイン変換器」を説明するものであるところ、これは、上記引用文献記載事項6記載のとおり「行列演算」を行う「回路」と言えるものである。

(2)該「回路」は、上記引用文献記載事項7記載の如く、「レジスタ111?114」及び「レジスタ115?118」を有しており、該レジスタは「加算結果X0+X7、X1+X6、X2+X5、X3+X4」及び「差分結果X0-X7、X1-X6、X2-X5、X3-X4」という複数の値を「保持」する。
すなわち、前記「回路」は「複数の値を保持するレジスタ」を有している。

(3)また、前記「回路」は、上記引用文献記載事項8のとおり「ビット分配器119」も有するところ、該「ビット分配器119」は、「Y0、Y2、Y4、Y6を算出する場合、レジスタ111?114のそれぞれの出力であるX0+X7、X1+X6、X2+X5、X3+X4の各同一ビット位置のビットからなる10組の4ビット列が同時に積和演算ブロック121に出力され、Y1、Y3、Y5、Y7を算出する場合、レジスタ115?118のそれぞれの出力であるX0-X7、X1-X6、X2-X5、X3-X4の各同一ビット位置のビットからなる10組の4ビット列が同時に積和演算ブロック121に出力される」ものである。
即ち、前記「回路」は「前記レジスタの出力である前記複数の値の各同一ビット位置のビットからなる複数組のビット列を同時に出力するビット分配器」も有している。

(4)また、前記「回路」は、上記引用文献記載事項9のとおりの「積和演算ブロック121」も有するところ、該「積和演算ブロック121」は「ビット分配器119から10組の4ビット列を同時に入力して、(数3)及び(数4)に示した行列演算を構成する8個の積和演算を所定の順に行い」、「Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7」という複数の出力値を「順次計算する」ものである。
そして、該「(数3)及び(数4)に示した行列演算」は上記引用文献記載事項3として示されるものであり、これは複数の「係数」で構成される「行列」と、前記「レジスタ」に保存される「複数の値」との「積」に他ならない。
即ち、前記「回路」は「前記ビット分配器からの複数組のビット列が同時に入力され、複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する積和演算ブロック」も有している。

(5)該「積和演算ブロック」は、上記引用文献記載事項10の如く「ROM122?131」を有するものであるところ、該「ROM122?131」は「行選択回路120からの3ビットの行選択信号と、この行選択信号とは別に4ビット列を入力し」、「行選択信号が(000)であれば、4ビット列が、(0000)であるときは0を、(0001)であるときはC4を、・・・、(1111)であるときは4C4を、それぞれ出力し、また、行選択信号が(001)であれば、4ビット列が、(0000)であるときは0を、(0001)であるときは-C2を、・・・、(1111)であるときは0を、それぞれ出力し、・・・・・・、また、行選択信号が(111)であれば、4ビット列が、(0000)であるときは0を、(0001)であるときは-C1を、・・・、(1111)であるときは-C1+C3-C5+C7を、それぞれ出力するようになっており、これにより、(数3)及び(数4)からして、入力する行選択信号が(000)で、4ビット列がX0+X7、X1+X6、X2+X5、X3+X4の同一ビット位置のビットからなるものであれば、Y0の部分和を出力することになり、入力する行選択信号が(001)で、4ビット列がX0+X7、X1+X6、X2+X5、X3+X4の同一ビット位置のビットからなるものであれば、Y2の部分和を出力することになり、・・・、入力する行選択信号が(111)で、4ビット列がX0-X7、X1-X6、X2-X5、X3-X4の同一ビット位置のビットからなるものであれば、Y7の部分和を出力することになる」ものである。
即ち、前記「積和演算ブロック」は「行選択回路からの行選択信号と、前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する複数組のROM」を有している。

(6)また、前記「積和演算ブロック」においては、上記引用文献記載事項12の如く「Y0の10個の部分和(全ての部分和)が同時に生成され、これらがビット位置に応じて(数式13)に示すようにシフトされて加算されるので、Y0が計算されることにな」り、同様に「Y2、Y4、Y6」及び「Y1、Y3、Y5、Y7が計算されることになる」るものであるところ、該(数式13)は引用文献記載事項5に示されるとおりのものであり、これは所謂「加重加算」と称される計算である。
即ち、前記「積和演算ブロック」は「全ての部分和(Z)がビット位置(k)に応じて式1のようにシフトされて加算され、前記出力値(Y)が計算される加重加算手段

ここに、式1は

である。」
を有している。

(7)さらに、上記引用文献記載事項15に「また、上記各実施形態においては、上位のビットからなるビット列を構成要素とする部分和をシフトさせるのにシフタを用いたが、このように特別な回路を設けずに、加算器への配線によりシフト処理を行うようにしてもよい。」とあるとおり、引用文献には、前記「加重加算手段」における「シフト」を「シフタを用いずに、加算器への配線によりシフト処理を行う」ものとすることも記載されている。

(8)そして、前記「回路」は、上記引用文献記載事項13にあるように、「積和演算ブロック121においては、レジスタを必要とせず、9個の加算器で積和演算を行うことができる」もの、即ち「前記積和演算ブロックにおいては、レジスタを必要とせずに行列演算を行う」ものである。

(9)以上の(1)?(8)より、引用文献には、下記引用発明が記載されていると認められる。

<引用発明>
「複数の値を保持するレジスタ(上記(2)より)と、
前記レジスタの出力である前記複数の値の各同一ビット位置のビットからなる複数組のビット列を同時に出力するビット分配器(上記(3)より)と、
前記ビット分配器からの複数組のビット列が同時に入力され、複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する積和演算ブロック(上記(4)より)とを有する
行列演算を行う回路(上記(1)より)であって、
前記積和演算ブロックは
行選択回路からの行選択信号と、前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する複数組のROM(上記(5)より)と、
全ての部分和(Z)がビット位置(k)に応じて式1のようにシフトされて加算され、前記出力値(Y)が計算される加重加算手段(上記(6)より)であって、
該シフトは、シフタを用いずに、加算器への配線によりシフト処理を行うものである加重加算手段(上記(7)より)とを有し、
前記積和演算ブロックにおいては、レジスタを必要とせずに行列演算を行う(上記(8)より)回路。
ここに、式1は

である。」


2-4.対比
以下、本件補正発明と引用発明とを比較する。

(1)引用発明は「行列演算を行う回路」であり、その「積和演算ブロック」は「複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する」ものであるところ、該「複数の値」は上記引用文献記載事項3の【数3】【数4】の右辺で列ベクトルとして表現されるものであるから、「ベクトル」とも言えるものであり、該「複数の出力値」は、該「ベクトル」と「行列」との「積の行列演算を構成する複数個の積和演算を所定の順に行」って得られるものであるから「行列とベクトルの内積ベクトル」とも言えるものである。
したがって、引用発明も本件補正発明と同様に「行列とベクトルの内積ベクトルを計算するための装置」と言えるものである。

(2)上記の如く引用発明における「複数の出力値」は、本件補正発明における「内積ベクトル」に対応付けられるものであるところ、前者も後者と同様に「要素のセットを有し」ていることは明らかである。
また、引用発明における「複数の係数で構成される行列」は、本件補正発明における「行列」に対応付けられるものであるところ、前者も後者と同様に「行のセットと列のセットをなすように配列された第1の係数のセットを有し」ていることも明らかである。
さらに、上記の如く引用発明における「複数の値」は、本件補正発明における「ベクトル」に対応付けられるものであるところ、前者も後者と同様に「第2の係数のセットを有し」ていることも明らかである。
したがって、引用発明も本件補正発明と同様に「該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第1の係数のセットを有し、該ベクトルは、第2の係数のセットを有し」ていると言える。

(3)また、引用発明における「レジスタ」は、本件補正発明における「入力レジスタ」に対応付けられるものであるところ、前者は、「複数の値を保持する」とともに「出力」するのであるから、「前記第2の係数のセットを格納し且つ出力のセットを有する」とも言える。
したがって、引用発明も本件補正発明と同様に「前記第2の係数のセットを格納し且つ出力のセットを有する、少なくとも1つの入力レジスタ」を備えていると言える。

(4)また、引用発明における「複数組のROM」は、本件補正発明における「複数の記憶素子」に対応付けられるものであるところ、前者は「前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する」ものである。そして、該「部分和」が前記「行列」を構成する「複数の係数」から導き出されたものであることは明らかである。
したがって、引用発明も本件補正発明と同様に「前記第1の係数のセットから導き出された部分和のセットを格納する複数の記憶素子」を備えていると言える。

(5)また、ROMはそのアドレス端子に入力されたアドレス情報によって記憶セルを選択し、該選択された記憶セルに記憶されるデータをデータ端子に出力するものであるから、引用発明における前記「ビット列」は「複数組のROM」のそれぞれのアドレス端子に入力され、前記「部分和」は「複数組のROM」のデータ端子から出力されることは明らかである。
したがって、引用発明における「複数組のROM」も、本件補正発明における「複数の記憶素子」と同様に、「前記少なくとも1つの入力レジスタの前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる」ものであると言える。

(6)また、引用発明における「行選択回路」は、本件補正発明における「選択回路」に対応付けられるものであるところ、引用発明における「複数組のROM」は該「行選択回路からの行選択信号と、前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する」のであるから、該「行選択信号」も「複数組のROM」のアドレス端子に入力されるものであることは明らかである。
したがって、引用発明も本件補正発明と同様に「前記複数の記憶素子の前記アドレス入力のセットに結合された選択回路」を備えていると言える。

(7)また、引用発明における「行選択回路からの行選択信号」は、前記「複数組のROM」に「入力され」、これによって「複数組のROM」からは「該行選択信号に対応する出力値の全ての部分和」が「同時に出力」されるのであり、また、これは「積和演算ブロック」において「複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する」ためになされるものであると言える。
したがって、引用発明における「行選択回路」も、本件補正発明における「選択回路」と同様に、「前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの1つの要素を計算するために、前記行列内の行を選択する」ものであるとも言える。

(8)また、引用発明における「加重加算手段」は、本件補正発明における「加算回路」に対応付けられるものであるところ、前者が行う加重加算は、必ずしも本件補正発明における「加算」に相当する計算とは言えないものの、両者は「演算」を行うものであると言う点では一致する。
また、引用発明における「加重加算手段」は「全ての部分和(Z)がビット位置(k)に応じて式1のようにシフトされて加算され、前記出力値(Y)が計算される」ものであるから、「合計出力と、前記記憶素子の前記データ出力のセットに結合された複数の加数入力とを有する」「回路」である点でも後者と一致する。
したがって、引用発明と本件補正発明とは「合計出力と、前記記憶素子の前記データ出力のセットに結合された複数の加数入力とを有する、」演算「回路」を備える点で一致すると言える。

(9)また、引用発明における「加重加算手段」は、「全ての部分和(Z)がビット位置(k)に応じて式1のようにシフトされて加算され、前記出力値(Y)が計算される」ものであって「該シフトは、シフタを用いずに、加算器への配線によりシフト処理を行うもの」であるから、引用発明と本件補正発明とは「前記記憶素子の出力データが左にj回だけビットシフトされるよう」「配線され」「ることにより」、「2^(j)の乗算が実施され」るものである点では一致すると言える。

(10)また、引用発明の「前記積和演算ブロック」においては、「レジスタを必要とせずに行列演算を行う」のであるから、引用発明と本件補正発明とは、「前記」演算「回路内において、該出力データを記憶するためのレジスタが使用されること無く2^(j)の乗算が実施され」る点でも一致すると言える。

(11)また、引用発明のシフトは、「シフタを用いずに、加算器への配線によりシフト処理を行うもの」であるから、引用発明と本件補正発明とは「前記ビットシフトは、シフタが用いられることなく、」「前記配線」「によって実現され」るものである点では一致すると言える。

(12)また、引用発明は「全ての部分和(Z)がビット位置(k)に応じて式1のようにシフトされて加算され、前記出力値(Y)が計算される加重加算手段」を有しているのであるから、本件補正発明と同様に「前記複数の記憶素子の各データ出力は、1つの加数入力に結合されて、前記合計出力の、1つの加数を形成し、前記合計出力は、前記内積ベクトルの前記1つの要素を提示する」ものであると言える。

(13)よって、本件補正発明は、下記一致点で引用発明と一致し、下記相違点で引用発明と相違する。

<一致点>
「行列とベクトルの内積ベクトルを計算するための装置であって、該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第1の係数のセットを有し、該ベクトルは、第2の係数のセットを有し、該装置は、
前記第2の係数のセットを格納し且つ出力のセットを有する、少なくとも1つの入力レジスタと、
前記第1の係数のセットから導き出された部分和のセットを格納する複数の記憶素子であって、前記少なくとも1つの入力レジスタの前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる、複数の記憶素子と、
前記複数の記憶素子の前記アドレス入力のセットに結合された選択回路であって、前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの1つの要素を計算するために、前記行列内の行を選択する、選択回路と、
合計出力と、前記記憶素子の前記データ出力のセットに結合された複数の加数入力とを有する、」演算「回路とを備え、
前記記憶素子の出力データが左にj回だけビットシフトされるよう」「配線され」「ることにより、前記」演算「回路内において、該出力データを記憶するためのレジスタが使用されること無く2^(j)の乗算が実施され、
前記ビットシフトは、シフタが用いられることなく、」「前記配線」「によって実現され、
前記複数の記憶素子の各データ出力は、1つの加数入力に結合されて、前記合計出力の、1つの加数を形成し、前記合計出力は、前記内積ベクトルの前記1つの要素を提示することからなる、装置。」

<相違点1>
演算回路を「加算回路」とし、記憶素子の出力データがビットシフトされるよう「前記記憶素子の出力と前記加算回路とが」配線され、ビットシフトを「前記記憶素子の出力と、前記加算回路とを結合する」配線「のみ」によって実現している点。
(これに対して、引用発明における「加重加算手段」は「式1のようにシフトされて加算され」るものであるから、本件補正発明の「合計出力」と等価なものが出力されるものではあるものの、引用文献において開示される具体的な回路(上記引用文献記載事項11等参照)は、シフトと加算を多段階にわたって行うことで出力値を計算するものであり、シフトを要する部分和のシフトを全て行ったものを加算器で合算する構造のものは開示されてはいない。)

<相違点2>
ビットシフトに際して「最下位ビットが零に設定」される点。
(これに対して、引用文献には、シフト処理を行う「配線」において最下位ビットが零に設定される旨の明示はない。)


2-5.判断
以下、上記相違点について検討する。

(1)相違点1について
所定の数式の計算を行う回路を具現する際に、当該数式どおりの構造で実現することは当業者の常套手段であるから、引用発明の「加重加算手段」として、式1すなわち



のとおりの構造、すなわち、シフトを要する部分和のシフトを全て行ったものを加算器で合算する構造で実現することも、引用文献の記載(特に引用文献記載事項5、12)に接した当業者であれば、当然の如く想到する構成に他ならない。
してみると、引用発明において、上記相違点1の如く、演算回路を「加算回路」とし、記憶素子の出力データがビットシフトされるよう「前記記憶素子の出力と前記加算回路とが」配線され、ビットシフトを「前記記憶素子の出力と、前記加算回路とを結合する」配線「のみ」によって実現する構成も、当業者であれば容易に想到し得たものである。

(2)相違点2について
乗算としてのシフト演算を行う際に、その最下位ビットに零をセットすることは、上記参考文献等を挙げるまでもなく、当業者が当然の如く採用する技術常識に過ぎないものであり、引用発明におけるシフト処理において、上記相違点2の如く「最下位ビットが零に設定」されるものとすることも、当業者であれば当然の如く採用する技術常識に過ぎないものである。
したがって、引用発明をを備えたものとすることも、何ら格別なものではない。

(3)してみると、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。

2-6.小結
上記のとおり、本件補正発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。


3.むすび
したがって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって、上記補正却下の決定の結論のとおり決定する。



第3.本件審判請求の成否について

1.手続きの経緯
本願の手続きの経緯は上記第1.記載のとおりのものであり、さらに、平成21年5月20日付けの手続補正は上記第2.のとおり却下された。
したがって、本願の特許請求の範囲は、上記第2.1に記載した、<補正前の特許請求の範囲>に記載のとおりのものであり、その請求項1に係る発明(以下「本願発明」と記す。)は該<補正前の特許請求の範囲>に【請求項1】として記載したとおりのものである。


2.引用文献の記載内容・引用発明の認定
本願の優先権の主張日前に頒布された刊行物であり、原審の拒絶の査定の理由である上記平成20年6月20日付けの拒絶理由通知において引用された上記引用文献には、上記第2.2-2(1)記載の引用文献記載事項が記載されており、上記引用文献には上記第2.2-3(9)で認定したとおりの引用発明が記載されていると認められる。


3.対比・判断
本願発明は、上記第2.2で検討した本件補正発明から「シフタが用いられることなく、前記記憶素子(120)の出力と、前記加算回路(130)とを結合する前記配線のみによって実現され」るものである旨の限定を無くしたものに相当する。
してみると、本願発明の構成要件を全て含み、さらに他の要件を付加したものに相当する上記本件補正発明が上記第2.2-5(3)に記載したとおり、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明に基づいて、当業者が容易に発明をすることができたものである。


4.回答書で提示される補正案について
(1)平成23年6月6日付け回答書で提示される補正案について検討するに、該補正案は、上記補正後の特許請求の範囲の請求項1、8に「全ての前記複数の記憶素子(120)に記憶された内容は同一であり、該記憶素子(120)は読み出し専用メモリ(ROM)であり」なる限定を追加しようとするものである。

(2)そこで、引用発明の認定において参照した引用文献の第1の実施形態について検討するに、引用文献はXが「2の補数」で表現されることを前提としている(引用文献記載事項4参照)ために、該第1の実施形態は引用文献記載事項10に記載されるように「ROM122に格納されているデータは、他のROM123?131に格納されているデータとは極性が反転しており、最上位ビットからなる4ビット列を構成要素とする部分和がマイナスであることに対応している」ものである。このため、該第1の実施形態におけるROMはそのうちの一つだけが内容が異なるものであり、この点は該補正案の発明との相違点になり得るものではある。

(3)しかしながら、扱うデータが2の補数で表現する必要のないものであれば、かかる対応は必要ではなく、その場合には全てのROMの内容を同一とすることは、必然的に採用される事項に過ぎず、該補正案によって追加しようとする限定に進歩性を認め得るものではない。

(4)また、引用文献には引用文献記載事項14に、ROMの個数を1つとした第2の実施形態が開示されており、当該実施形態では、ROMに格納されているデータを反転したものとするのではなく、「セレクタ223の出力極性が反転するようになっており、最上位ビットからなる4ビット列を構成要素とする部分和がマイナスであることに対応している」とあるように、ROMの出力に出力極性を反転する手段を設けることで、2の補数表現に対応することが記載されている。
してみると、第1の実施形態において、ROMに格納されているデータの極性を反転させることに代えて、ROMの出力に出力極性を反転する手段を設けることで2の補数表現に対応することも、引用文献の記載に接した当業者であれば、適宜になし得る設計変更であり、その場合も全てのROMの内容を同一とすることは、必然的に採用される事項である。
したがって、この点から見ても、該補正案によって追加しようとする限定に進歩性を認め得るものではない。

(5)したがって、上記補正案どおりの補正がなされたと仮定しても、その請求項1に係る発明は、引用発明に基づいて当業者が容易に発明をすることができたものであり、かかる補正の機会を設けることに益はない。


5.むすび
以上のとおり、本願請求項1に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、その余の請求項について論及するまでもなく、本願を拒絶すべきものとした原査定は妥当なものであり、これを取り消すことはできない。

よって、上記結論のとおり審決する。
 
審理終結日 2011-06-30 
結審通知日 2011-07-05 
審決日 2011-07-20 
出願番号 特願平11-309940
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 漆原 孝治須田 勝巳  
特許庁審判長 山崎 達也
特許庁審判官 石井 茂和
吉田 美彦
発明の名称 内積ベクトル演算装置  
代理人 西山 清春  
代理人 溝部 孝彦  
代理人 古谷 聡  
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