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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G01R
管理番号 1270392
審判番号 不服2011-23762  
総通号数 160 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-04-26 
種別 拒絶査定不服の審決 
審判請求日 2011-11-04 
確定日 2013-02-22 
事件の表示 特願2004-172099「半導体集積回路装置、測定結果管理システム、及び管理サーバ」拒絶査定不服審判事件〔平成17年 4月14日出願公開、特開2005- 98981〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成16年6月10日(優先権主張:平成15年8月27日、日本国)を出願日とする特許出願であって、平成23年法律第63号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第30条第1項に規定する新規性喪失の例外適用(発表日:平成16年2月19日)の申請を伴うものであり、平成17年3月30日付けで明細書及び特許請求の範囲についての手続補正(以下、「補正1」という。)がなされ、平成22年7月30日付け拒絶理由通知書により拒絶の理由が通知され、当該拒絶理由通知に係る特許法第50条の規定により指定された期間内である平成22年10月12日付けで意見書が提出されるとともに、同日付で明細書及び特許請求の範囲についての手続補正(以下、「補正2」という。)がなされたところ、平成23年7月28日付け(送達日:同年8月3日)で拒絶査定がなされ、これに対して、平成23年11月4日に拒絶査定不服審判が請求されるとともに、当該請求と同時に明細書及び特許請求の範囲についての手続補正(以下「本件補正」という。)がなされたものである。
その後、平成24年6月12日付けで当審より審尋を行ったところ、請求人より同年8月10日付けで回答書が提出された。

第2 原査定の拒絶の理由
平成23年7月28日付け拒絶査定において、後述の「3」において指摘するように、その主文と備考欄の記載内容が拒絶の理由に関して齟齬をきたしている。
そこで、原査定の拒絶の理由について、以下検討する。

平成22年7月30日付け拒絶理由通知書、平成23年7月28日付け拒絶査定の記載の要点は、それぞれ以下のとおりである。

1 平成22年7月30日付け拒絶理由通知書

「この出願は、次の理由によって拒絶をすべきものです。これについて意見がありましたら、この通知書の発送の日から60日以内に意見書を提出してください。

理 由

理由1
この出願は、下記の点で特許法第37条に規定する要件を満たしていない。
・・・・・

理由2
この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号及び第6項第2号に規定する要件を満たしていない。

記
・・・・・
したがって、請求項17、21、22に係る発明及び当該請求項を引用する請求項に係る発明は明確でない。また請求項22に係る発明及び当該請求項を引用する請求項に係る発明は、発明の詳細な説明に記載したものでない。

理由3
この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
・・・・・

理由4
この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

・請求項 1、2、4
・引用文献等 1

・請求項 1?4、10?13、15、17?19、21?26
・引用文献等 1?4
・備考:
請求項1?4、10について 引用文献2には、・・・・・の発明が記載されていると認められる。
引用文献1(段落0005?0011等を参照)には、・・・・・である点が記載されている。
・・・・・引用文献1の記載に接した当業者にとって、引用文献2に記載された発明において、実動作状態でのジッタを観測するために、「本体回路の実動時に前記本体回路の物理量を測定する」ようにすることは、容易である。
請求項11について 引用文献2(図3、4に示される例を参照)には、複数の場所においてタイミング不良を測定することが記載されていると認められる。
請求項12、13について・・・・・
したがって、請求項12に係る発明は、引用文献1及び2に記載された事項に基づき当業者が容易に想到し得たものである。
・・・・・
あるいは、請求項12に係る発明は、引用文献1及び2に記載された事項及び引用文献3に記載された事項(第2頁右下欄第6?12行等を参照)に基づき当業者が容易に想到し得たものである。
請求項15、17について 「伝送手段」を設けることは、必要に応じて当業者が適宜なし得ることにすぎない。
請求項18、19について 「測定結果を蓄積する蓄積手段」は、必要に応じて当業者が適宜設けるものにすぎない。
請求項21?23について 引用文献3には、ジッタ量(測定時間)と、タイムスロットの番号(測定時間)とが関連付けられてメモリー回路に蓄積されることが記載されていると認められる。
請求項24について ジッタ値が大きすぎた場合に故障警告を行うようにすることは、当業者が適宜なし得ることにすぎない。
請求項25について・・・・・
本願請求項25に係る発明は、引用文献2に記載された発明に、引用文献1、3、4に記載された事項を組み合わせることで、当業者が容易に想到し得たものである。
請求項26ついて データの伝送効率を上げるために「情報量を減量する」ことは、例示するまでもなく周知の技術的事項である。
引 用 文 献 等 一 覧
1.特開2000-356667号公報
2.特開2001-166007号公報
3.特開昭62-131637号公報
4.特開2002-124871号公報」

2 平成23年7月28日付け拒絶査定

「この出願については、平成22年 7月30日付け拒絶理由通知書に記載した理由2によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
記
備考
・請求項 1、3?16
引用文献1(段落0005?0011等を参照)には、実動作状態での電源ノイズ等に起因するタイミング不良をリアルタイムで観測することが重要である点が記載されている。
引用文献2には、半導体集積回路装置であって、測定対象のPLL回路9と、前記PLL回路9と同一チップ上に配置されており、前記PLL回路9のジッタを測定する測定部10とを有する半導体集積回路装置の発明が記載されていると認められる。
引用文献3(第2頁右下欄第6?12行等を参照)には、ジッタのスペクトル分解を行う技術的事項が記載されていると認められる。なお、ジッタのスペクトル分解を行う技術的事項は、例えば特開平08-262083号公報(段落0023等を参照)にも見られるように従来周知である。
引用文献2に記載のジッタと引用文献1に記載のタイミング不良は、いずれも電源ノイズ等に起因するタイミングに関する不良である。引用文献1の記載に接した当業者にとって、引用文献2に記載された発明において、実動作状態でのジッタを観測するために、「本体回路の実動時に前記本体回路の物理量を」「測定する」ようにすることは、容易である。また、引用文献3に記載されるジッタのスペクトル分解及びその結果の解析を行うために、「前記測定回路によって得られた時系列の測定結果を、周波数領域に変換する変換手段と、前記変換された周波数領域の測定結果に基づいて、前記本体回路の動作に影響を与える物理量を解析する解析手段」を設けることに格別の困難性があるとは認められない。
・請求項 17?31
引用文献2(段落0054、0055等を参照)には、最大遅延値MAX(ピーク値)と最小遅延値MIN(ピーク値)とに基づきジッタの解析を行うことも記載されていると認められる。
・・・・・」

3 原査定の拒絶の理由について検討する。
まず、上記拒絶査定の主文には、「この出願については、平成22年 7月30日付け拒絶理由通知書に記載した理由2によって、拒絶をすべきものです。」と記載されているから、当該記載によれば、上記拒絶査定の拒絶の理由は、平成22年7月30日付け拒絶理由通知書に記載した理由2である。
そして、上記理由2は、上記「1」の「理由2」の記載から、本願が、特許法第36条第6項第1号及び第6項第2号に規定する要件を満たしていない、すなわち、特許請求の範囲の記載不備に係るものである。

一方、上記拒絶査定の備考欄には、上記「2」のごとく、請求項1、3?16に係る発明について、引用文献2に記載された発明、引用文献1の記載事項、引用文献3等に記載された周知の技術的事項に基づいて、当業者が容易に発明をすることができたものである、また、請求項17?31に係る発明についても同様に当業者が容易に発明をすることができたものである旨記載されているから、当該備考欄の記載によれば、上記拒絶査定の拒絶の理由は、上記請求項に係る発明が、特許法第29条第2項の規定により特許をすることができないものである、すなわち、進歩性欠如に係るものである。
そして、平成22年7月30日付け拒絶理由通知書の記載において、進歩性欠如を拒絶の理由とするものは、上記「1」に示されるように、理由4である。
なお、上記拒絶査定の備考欄には、請求項1、3?16、17?31に係る発明に関する上記記載以外の記載もあるが、特許請求の範囲の記載不備を指摘する記載はない。

そうすると、上記拒絶査定の主文の記載と備考欄の記載は、拒絶の理由に関して齟齬をきたしており、双方のうちのいずれか一方が正しく、他方が誤りであると解さざるを得ない。
すなわち、主文の記載が正しいとすれば、拒絶の理由は「理由2」、すなわち、特許請求の範囲の記載不備に係るものであり、その場合には、備考欄の進歩性欠如を指摘する記載は誤りであって、特許請求の範囲の記載不備を指摘する記載でなければならず、他方、備考欄の記載が正しいとすれば、拒絶の理由は「理由4」、すなわち、進歩性欠如に係るものであり、その場合には、主文の記載の「理由2」は誤りであって、「理由4」でなければならないということになる。

ここで、主文の記載が正しく備考欄の記載が誤りであるとすれば、上記のごとく、備考欄の記載は、進歩性欠如ではなく、特許請求の範囲の記載不備を指摘するものでなければならない。
しかしながら、備考欄の記載は、上記「2」に示されるように、請求項1、3?16に係る発明について、引用文献2に記載された発明、引用文献1の記載事項、引用文献3に記載された周知の技術的事項に基づいて、当業者が容易に発明をすることができたものであり、請求項17?31に係る発明についても同様に当業者が容易に発明をすることができたものであることが、その判断の是非はともかくとして、論理的に順序立てて説明したものであり、その内容において上記「理由4」とも整合しているから、これを、本来、特許請求の範囲の記載不備を指摘する記載とすべきところを、誤ってこのような記載にしてしまったと解釈することは常識的にみて到底あり得ないことである。
また、上述のごとく、備考欄には、特許請求の範囲の記載不備を指摘する記載はない。

これに対して、主文の「この出願については、平成22年 7月30日付け拒絶理由通知書に記載した理由2によって、拒絶をすべきものです。」という記載においては、「理由」の番号を示す「2」という一文字だけが拒絶の理由を特定する語であるから、これを、本来、「4」と記載すべきところを誤って「2」と記載してしまったと解する余地は十分にあり、そのように解する方が、上記のごとく備考欄を誤って記載してしまったとみるより、より自然でかつ合理的である。

以上のことからみて、上記拒絶査定の主文の「理由2」は「理由4」の誤記であって、拒絶の理由は進歩性欠如であるといえる。

一方、請求人も、以下に示すように、原査定の拒絶の理由が進歩性欠如であると正しく理解して、平成23年11月4日付けの拒絶査定不服審判の請求及び本件補正を行っているものと認められる。

すなわち、上記平成23年11月4日付けの審判請求書の請求の理由には、
「(2)拒絶査定の理由の要点」に、
「請求項1、3-16に係る発明は、特開2000-356667号公報(引用文献1)と特開2001-166007号公報(引用文献2)と特開昭63-131637号公報(周知文献3)とに基づき、当業者が容易に発明をすることができたものであるであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。」と記載され、
「(3)本願発明が特許されるべき理由」に、
「(a)本願発明の説明」、「(c)引用発明の説明」に続けて、「(d)本願発明と引用発明との対比」において
「引用文献1にはリアルタイムで観測することが重要であることが記載されておりますが、リアルタイムで観測するにあたって、測定回路と本体回路とが同一チップ上に配置され、本体回路の実動時に本体回路の物理量を時系列で測定しなければいけないという動機づけは記載されておりません。このことは引用文献2にも引用文献3にも記載されておりません。
したがって、本願の特徴である「前測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を時系列で測定する測定回路と、前記測定回路によって得られた時系列の測定結果を、周波数領域に変換する変換手段と、前記変換された周波数領域の測定結果に基づいて、前記本体回路の動作に影響を与える物理量を解析する解析手段とを有することを特徴とする半導体集積回路装置」は記載されておりません。」と記載され、
「(4)むすび」として、
「上述の通り、本願発明は引用文献1?3に記載された発明から、当業者が容易に発明をすることができたものではない。よって、原査定を取り消す、この出願の発明はこれを特許すべきものとする、との審決を求める。」と記載されている。

これらの記載からみて、請求人も、拒絶査定の理由が進歩性欠如であると正しく理解し、そのことを前提とて、拒絶査定不服審判を請求し、各引用文献の技術内容を検討し、各引用文献の技術内容との対比において本願発明が進歩性を有するものであることを説明し、上記進歩性欠如を理由とする拒絶の理由に対して反論しているものと認められる。
そして、上記審判請求書の請求の理由には、原査定の拒絶の理由が特許請求の範囲の記載不備に係るものであると請求人が認識していることを窺わせる記載はない。

したがって、拒絶査定の記載は誤りを含むものではあったが、請求人も、その誤りについて認識し、拒絶の理由が進歩性欠如であると正しく理解した上で、平成23年11月4日付けの拒絶査定不服審判の請求及び本件補正を行っているものと認められる。

第3 本件補正
本件補正は、特許請求の範囲について、本件補正前の請求項2、請求項17ないし31を削除し、それに伴い、本件補正前の請求項3ないし16の項番を繰り上げるとともに、他の請求項を引用して記載した各請求項において、引用した他の請求項の項番をその繰り上げに応じて変更するものである。
したがって、本件補正は、請求項の削除を目的とするものであるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に適合するものである。
よって、本件補正は適法になされたものである。

第4 本願発明
本件補正は、上記のとおり適法になされたものであるから、本願の請求項1ないし15に係る発明は、補正1、補正2及び本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし15に記載された事項により特定されるとおりのものと認められるところ、本願の請求項1に係る発明(以下、「本願発明」という。)は、次のとおりのものである。

「【請求項1】
半導体集積回路装置であって、
測定対象の本体回路と、
前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を時系列で測定する測定回路と、
前記測定回路によって得られた時系列の測定結果を、周波数領域に変換する変換手段と、
前記変換された周波数領域の測定結果に基づいて、前記本体回路の動作に影響を与える物理量を解析する解析手段と
を有することを特徴とする半導体集積回路装置。」

第5 引用刊行物の記載事項・引用発明
1 引用刊行物1の記載事項
原査定の拒絶の理由、すなわち、上記「第2」で指摘したように、平成22年7月30日付け拒絶理由通知書に記載した理由4において引用され、本願の優先日前に頒布された刊行物である特開2001-166007号公報(上記理由4における引用文献2に相当する。以下、「引用刊行物1」という。)には、図面とともに以下の事項が記載されている。

＜記載事項1-1＞
「【0002】
【従来の技術】フェーズロックループ(PLL)回路は、マイクロプロセッサのクロック信号や、無線装置の局部発振信号等の基準周波数信号の発生回路として、広く用いられている。
【0003】PLL回路が出力するクロック信号には、一般にクロック信号の時間的な揺らぎであるジッタが存在する。クロック信号の供給先であるディジタル論理回路等では、ジッタが誤動作要因となるので、その値が小さいことが必要であり、一定値以下に管理することが行われる。
【0004】一般に、PLL回路を内蔵するLSIのPLL回路のジッタ測定を行う方法としては、PLL回路の出力信号、すなわち、クロック信号の特性テストを含むAC選別可能な特殊なLSIテスタにて測定する方法と、一定数のサンプルをベンチで人が測定することにより設計値として保証する方法と、LSI内部にジッタ測定用の専用テスト回路を内蔵(組み込み)し、自動(自己)で測定(セルフテスト)する方法との3通りの方法がある。
【0005】しかし、AC選別可能な特殊なLSIテスタを使用すると、一般的なLSIテスタに比べて設備費及び作業工数においてコスト高になる問題があり、ベンチ測定による設計値保証の場合はプロセス条件によって動作しないLSIが発生する可能性がある。
【0006】そこで、PLL専用の組み込み自動測定(Bｕilｔ-In Self Teｓｔ:BIST)回路が考えられる。
【0007】この種のBIST回路は、一般にPLL回路の出力するクロック信号、あるいは、クロック信号を所定の分周比で分周した分周信号を被測定信号とし、この被測定信号と基準信号又は被測定信号の各パルス周期毎の位相差、すなわち遅延差を基準とする固定遅延回路を含む遅延値測定回路で測定する。前者すなわち基準信号に対する被測定信号の遅延値測定をリファレンスジッタ測定、後者すなわち被測定信号の各パルス周期毎の遅延値測定をペリオドジッタ測定と呼ぶ。」

＜記載事項1-2＞
「【0009】一般的なBIST回路である従来のジッタ自動測定回路をブロックで示す図9を参照すると、この従来のジッタ自動測定回路は、測定対象のPLL回路から出力される被測定信号STと外部から供給される基準周波数の信号である基準信号Rとのいずれか一方を選択して選択信号SVを出力するセレクタ101と、選択信号SVを測定の基準とする所定の遅延時間遅延し、遅延信号DFを出力する基準遅延回路102と、被測定信号STと遅延信号DFとの遅延値を比較し遅延差信号DKを出力する比較回路103と、遅延差信号DKから遅延値を求めこの遅延値の変動幅からジッタ値を算出し、このジッタ値と供給を受けたジッタ値の規格値JSとの比較結果TRを出力するジッタ測定回路104とを備える。なお、基準遅延回路102、比較回路103及びジッタ測定回路104の各動作はディジタル制御を用いて行うことが一般的である。
【0010】図9を参照して、従来のジッタ自動測定回路の動作について説明すると、まず、リファレンスジッタ測定の場合は、セレクタ101は基準信号Rを選択し、基準遅延回路102に供給する。基準遅延回路102は基準信号Rを一定遅延時間、ここでは、説明の便宜上τだけ遅延し、遅延信号DFを出力する。ここで、基準遅延時間は、一般には被測定信号STの遅延値の規格の中央値(設計値)と同一となるように、すなわち、遅延差信号DFが0となるように選定する。
【0011】比較回路103は、パルス列から成る被測定信号STのパルスの後縁のタイミング(以下単に被測定信号ST)と遅延信号DFの後縁のタイミング(以下単に遅延信号DF)とを比較し、遅延信号DFにたいする被測定信号STの差を遅延差信号DKとして出力する。ジッタ測定回路104は、遅延差信号DKから、被測定信号STの各パルス毎の基準信号Rに対する遅延値を求める。もし、被測定信号STの遅延値が基準遅延値τと同一であれば、遅延差信号DKは0となる。また、被測定信号STの各パルス毎の遅延値からその最小値及び最大値を検出し、これら最小値・最大値の差からジッタ値を算出する。さらに、外部から供給されるジッタの規格値JSと上記ジッタ値とを比較し、合否の判定を行い、判定結果TRを出力する。
【0012】ペリオドジッタ測定の場合は、セレクタ101が被測定信号STを選択し、基準遅延回路102に供給する以外は、リファレンスジッタ測定の場合と同様である。」

2 引用発明1
上記記載事項1-1、1-2及び図面の記載から、以下の技術事項が読み取れる。

ア 上記記載事項1-1の「【0003】PLL回路が出力するクロック信号には、一般にクロック信号の時間的な揺らぎであるジッタが存在する。クロック信号の供給先であるディジタル論理回路等では、ジッタが誤動作要因となるので、その値が小さいことが必要であり、一定値以下に管理することが行われる。
【0004】一般に、PLL回路を内蔵するLSIのPLL回路のジッタ測定を行う方法としては、・・・する方法との3通りの方法がある。」との記載から、「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路を内蔵するLSIにおいて、ディジタル論理回路の誤動作要因となる前記クロック信号のジッタを測定する」との技術事項が読み取れる。

イ 上記記載事項1-1の「【0004】一般に、PLL回路を内蔵するLSIのPLL回路のジッタ測定を行う方法としては、PLL回路の出力信号、すなわち、クロック信号の特性テストを含むAC選別可能な特殊なLSIテスタにて測定する方法と、一定数のサンプルをベンチで人が測定することにより設計値として保証する方法と、LSI内部にジッタ測定用の専用テスト回路を内蔵(組み込み)し、自動(自己)で測定(セルフテスト)する方法との3通りの方法がある。
【0005】しかし、AC選別可能な特殊なLSIテスタを使用すると、一般的なLSIテスタに比べて設備費及び作業工数においてコスト高になる問題があり、ベンチ測定による設計値保証の場合はプロセス条件によって動作しないLSIが発生する可能性がある。
【0006】そこで、PLL専用の組み込み自動測定(Bｕilｔ-In Self Teｓｔ:BIST)回路が考えられる。
【0007】この種のBIST回路は、一般にPLL回路の出力するクロック信号、あるいは、クロック信号を所定の分周比で分周した分周信号を被測定信号とし、この被測定信号と基準信号又は被測定信号の各パルス周期毎の位相差、すなわち遅延差を基準とする固定遅延回路を含む遅延値測定回路で測定する。前者すなわち基準信号に対する被測定信号の遅延値測定をリファレンスジッタ測定、後者すなわち被測定信号の各パルス周期毎の遅延値測定をペリオドジッタ測定と呼ぶ。」との記載から、「PLL回路を内蔵するLSIのPLL回路のジッタ測定を行うために、LSI内部にジッタ測定用の専用テスト回路(BIST回路)を内蔵する」ことが読み取れる。
ここで、当該「PLL回路を内蔵するLSI」、「PLL回路のジッタ」が、上記「ア」で指摘した技術事項における「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路を内蔵するLSI」、「クロック信号のジッタ」にそれぞれ相当することは明らかである。
したがって、LSIは、「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」と、「クロック信号のジッタ測定用の専用テスト回路(BIST回路)」とを内蔵している。
よって、上記「ア」で指摘した技術事項も併せて勘案すると、「LSIであって、クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路と、ディジタル論理回路の誤動作要因となる前記クロック信号のジッタ測定用の専用テスト回路(BIST回路)とを内蔵するLSI」との技術事項が読み取れる。

ウ 上記記載事項1-2の「【0009】一般的なBIST回路である従来のジッタ自動測定回路をブロックで示す図9を参照すると、この従来のジッタ自動測定回路は、測定対象のPLL回路から出力される被測定信号STと外部から供給される基準周波数の信号である基準信号Rとのいずれか一方を選択して選択信号SVを出力するセレクタ101と・・・とを備える。」、「【0010】図9を参照して、従来のジッタ自動測定回路の動作について説明すると、・・・【0011】・・・ジッタ測定回路104は、遅延差信号DKから、被測定信号STの各パルス毎の基準信号Rに対する遅延値を求める。・・・また、被測定信号STの各パルス毎の遅延値からその最小値及び最大値を検出し、これら最小値・最大値の差からジッタ値を算出する。さらに、外部から供給されるジッタの規格値JSと上記ジッタ値とを比較し、合否の判定を行い、判定結果TRを出力する。」との記載及び図9の記載からみて、ジッタ自動測定回路は、測定対象のPLL回路から出力される被測定信号STの各パルス毎の基準信号Rに対する遅延値を求め、前記遅延値からその最小値及び最大値を検出することが読み取れる。
ここで、当該「ジッタ自動測定回路」が、上記記載事項1-1及び記載事項1-2の文脈からみて、上記「イ」で指摘した技術事項における「専用テスト回路(BIST回路)」に相当し、当該「被測定信号ST」が、「イ」で指摘した技術事項における「クロック信号」に相当することは明らかである。
したがって、「専用テスト回路(BIST回路)は、測定対象のPLL回路から出力されるクロック信号の各パルス毎の基準信号Rに対する遅延値を求め、前記遅延値からその最小値及び最大値を検出する」との技術事項が読み取れる。

エ 以上のことを踏まえると、引用刊行物1には、次の発明(以下、「引用発明1」という。)が記載されているものと認められる。

「LSIであって、
クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路と、
ディジタル論理回路の誤動作要因となる前記クロック信号のジッタ測定用の専用テスト回路(BIST回路)とを、
内蔵し、
前記専用テスト回路(BIST回路)は、測定対象の前記PLL回路から出力される前記クロック信号の各パルス毎の基準信号Rに対する遅延値を求め、前記遅延値からその最小値及び最大値を検出する
ことを特徴とするLSI。」

3 引用刊行物2の記載事項
原査定の拒絶の理由、すなわち、上記「第2」で指摘したように、平成22年7月30日付け拒絶理由通知書に記載した理由4において引用され、本願の優先日前に頒布された刊行物である特開2000-356667号公報(上記理由4における引用文献1に相当する。以下、「引用刊行物2」という。)には、図面とともに以下の事項が記載されている。

＜記載事項2-1＞
「【0002】
【従来の技術】たとえば、本発明者が検討した技術として、マイクロプロセッサなどの高性能LSIにおいては、このLSIの高速化・大規模化に伴い、その機能が複雑になるにつれてテスト効率が低下する。こうしたテスト効率の低下を防ぎ、高故障検出率のテストを実現するためには、設計の初期段階からテストしやすい仕掛けをLSIの内部に作り込むテスト容易化設計技術が必須になり、たとえばアドレススキャン方式と論理BIST方式によりLSI診断を実施する技術などが考えられる。
・・・・・
【0005】
【発明が解決しようとする課題】ところで、前記のようなアドレススキャン方式、論理BIST方式などのLSIのテスト容易化方式について、本発明者が検討した結果、以下のようなことが明らかとなった。
【0006】たとえば、前記アドレススキャン方式と論理BIST方式を用いたテスト時のLSI動作状態は、検出率向上の観点からのLSI動作をしており、LSIの装置実装上での論理的に意味のある実動作状態ではない。従って、電源ノイズやクロストークノイズなどの動作状態に起因するタイミング不良に関しては、実動作を反映できていない。すなわち、検出できていないケースと検出し過ぎるケースがあると考えられる。
【0007】特に、マイクロプロセッサなどの高性能LSIにおいては、LSIの高速化・大規模化に伴い、電源ノイズやクロストークノイズなどの実動作状態に起因するタイミング不良の発生する可能性が高くなってきており、LSI内の論理回路のタイミング不良をリアルタイムで観測するとともに、発生場所を確定することが重要になってきている。
・・・・・
【0009】たとえば、本発明では、図8に示すLSIの動作概念を示す説明図において、LSI内の動作イメージを考えた場合に、論理回路の動作状態に応じて異なる場所で、電源ノイズやクロストークノイズが発生する。図8の例では、電源配線において電圧VDDの低下により電源ノイズが発生し、また信号配線間においては、信号配線neｔ1が電源電圧VDDから接地電圧GNDに変位したことが影響して信号配線neｔ2にクロストークノイズが発生している。
【0010】これにより、信号の伝播時間が増大して転送不良が発生したり、静止信号にのったノイズで次段の論理回路の誤動作が発生したりする。たとえば、図9はノイズによるタイミング不良を模式的に示すタイムチャートであり、データ信号がノイズによりディレイが増大することで、クロック信号に同期して正常なタイミングｔ1(破線)で切り替わるべきデータがこのタイミングでは切り替わらず、時間T分だけディレイしたタイミングｔ2で切り替わるために誤動作の発生要因となる。すなわち、これがタイミング不良の発生である。
【0011】そこで、本発明の目的は、前記のようなLSIの装置実装上での実動作状態において、論理回路の誤動作の発生要因となるタイミング不良に着目し、電源ノイズやクロストークノイズなどの実動作状態に起因するタイミング不良をリアルタイムで検出するとともに、発生場所を特定することができる半導体装置を提供するものである。」

4 引用刊行物2に記載された技術事項
上記記載事項2-1及び図面の記載から、以下の技術事項が読み取れる。

ア 上記記載事項2-1には、「【0007】特に、マイクロプロセッサなどの高性能LSIにおいては、LSIの高速化・大規模化に伴い、電源ノイズやクロストークノイズなどの実動作状態に起因するタイミング不良の発生する可能性が高くなってきており、LSI内の論理回路のタイミング不良をリアルタイムで観測するとともに、発生場所を確定することが重要になってきている。」と記載されている。
上記「電源ノイズやクロストークノイズなどの実動作状態に起因するタイミング不良の発生」との記載が、「LSIの実動作状態において発生する電源ノイズやクロストークノイズなどに起因するタイミング不良の発生」を意味していることは明らかである。
したがって、「LSIの高速化・大規模化に伴い、LSIの実動作状態において発生する電源ノイズやクロストークノイズなどに起因するタイミング不良の発生する可能性が高くなってきており、LSI内の論理回路のタイミング不良をリアルタイムで観測することが重要である」との技術事項が読み取れる。

イ 上記記載事項2-1には、「【0009】たとえば、本発明では、図8に示すLSIの動作概念を示す説明図において、LSI内の動作イメージを考えた場合に、論理回路の動作状態に応じて異なる場所で、電源ノイズやクロストークノイズが発生する。図8の例では、電源配線において電圧VDDの低下により電源ノイズが発生し、また信号配線間においては、信号配線neｔ1が電源電圧VDDから接地電圧GNDに変位したことが影響して信号配線neｔ2にクロストークノイズが発生している。
【0010】これにより、信号の伝播時間が増大して転送不良が発生したり、静止信号にのったノイズで次段の論理回路の誤動作が発生したりする。たとえば、図9はノイズによるタイミング不良を模式的に示すタイムチャートであり、データ信号がノイズによりディレイが増大することで、クロック信号に同期して正常なタイミングｔ1(破線)で切り替わるべきデータがこのタイミングでは切り替わらず、時間T分だけディレイしたタイミングｔ2で切り替わるために誤動作の発生要因となる。すなわち、これがタイミング不良の発生である。」と記載されている。
当該記載から、「論理回路の動作状態に応じて発生する電源ノイズやクロストークノイズによる信号の伝搬遅延に起因してタイミング不良が発生する」との技術事項が読み取れる。

ウ 上記「ア」及び「イ」の技術事項からみて、引用刊行物2には、次の技術事項(以下、「引用刊行物2に記載された技術事項」という。)が記載されているものと認められる。

「LSIの高速化・大規模化に伴い、LSIの実動作状態において発生する電源ノイズやクロストークノイズによる信号の伝搬遅延に起因してタイミング不良の発生する可能性が高くなってきており、LSI内の論理回路のタイミング不良をリアルタイムで観測することが重要である。」

第6 対比
本願発明と引用発明1とを対比する。

ア 本願発明の「半導体集積回路装置」の意味について検討すると、当該「半導体集積回路装置」との用語は、半導体集積回路をパッケージ内に収納した素子であるICやLSIと同義のものとして使用されることが一般的であり、本願明細書の発明の詳細な説明においても、「【0002】 通常、システムに実装されている半導体集積回路装置(高速LSI)に不具合が生じると、それを搭載しているシステムが正常に動作しなくなったり」と記載されているように、LSIと同義のものとして記載されている。
したがって、引用発明1の「LSI」は、本願発明の「半導体集積回路装置」に相当する。

イ 引用発明1の「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」は、LSI本来の論理動作を行うための回路であることは明らかであるから、本願発明の「本体回路」に相当する。
また、PLL回路は「測定対象」であるから、引用発明1の「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」は、本願発明の「測定対象の本体回路」にも相当する。

ウ 引用発明1の「専用テスト回路(BIST回路)」は、「クロック信号のジッタ測定用の」回路であるから、本願発明の「測定回路」に相当する。

エ 引用発明1の「専用テスト回路(BIST回路)」は、「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」とともに、LSIに「内蔵」されているから、「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」と同一チップ上に配置されているとみるのが通常である。
したがって、引用発明1の「専用テスト回路(BIST回路)」は、本願発明の「測定回路」と同様に、「前記本体回路と同一チップ上に配置されており」といえる。

オ 引用発明1の「クロック信号のジッタ」は、「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」における「クロック信号」のジッタであり、「クロック信号の時間的な揺らぎ」(上記記載事項1-1)であるから、「クロック信号を出力するPLL回路及び前記クロック信号の供給先であるディジタル論理回路」の物理量であるといえる。
したがって、引用発明1の「クロック信号のジッタ」は、本願発明の「本体回路の物理量」に相当する。

カ 引用発明1の「専用テスト回路(BIST回路)」は、「前記クロック信号のジッタ測定用の」回路であり、「測定対象の前記PLL回路から出力される前記クロック信号の各パルス毎の基準信号Rに対する遅延値を求め」るから、上記ジッタを時系列で測定するものである。
したがって、上記「オ」の相当関係も勘案すると、引用発明1の「専用テスト回路(BIST回路)」は、本願発明の「測定回路」と同様に、「前記本体回路の物理量を時系列で測定する」といえる。

キ 引用発明1の「ディジタル論理回路の誤動作要因となる前記クロック信号のジッタ」は、本願発明の「前記本体回路の動作に影響を与える物理量」に相当する。

ク 引用発明1の「専用テスト回路(BIST回路)」は、「ディジタル論理回路の誤動作要因となる前記クロック信号のジッタ測定用の専用テスト回路(BIST回路)」であり、「測定対象の前記PLL回路から出力される前記クロック信号の各パルス毎の基準信号Rに対する遅延値を求め、前記遅延値からその最小値及び最大値を検出する」ものであるから、「ディジタル論理回路の誤動作要因となる前記クロック信号のジッタ」を測定し、その測定結果に基づいて、「その最小値及び最大値を検出する」、すなわち、「ディジタル論理回路の誤動作要因となる前記クロック信号のジッタ」を解析するものである。
したがって、上記「キ」の相当関係も勘案すると、引用発明1の「専用テスト回路(BIST回路)」は、本願発明の「測定結果に基づいて、前記本体回路の動作に影響を与える物理量を解析する解析手段」に相当する。

ケ 以上のことから、本願発明と引用発明1とは、

「半導体集積回路装置であって、
測定対象の本体回路と、
前記本体回路と同一チップ上に配置されており、前記本体回路の物理量を時系列で測定する測定回路と、
測定結果に基づいて、前記本体回路の動作に影響を与える物理量を解析する解析手段と
を有することを特徴とする半導体集積回路装置。」
の点で一致し、以下の点で相違する。

[相違点1]
測定回路により本体回路の物理量を時系列で測定するタイミングが、本願発明では、「本体回路の実動時に」であるのに対し、引用発明1では、そのタイミングが特定されていない点。

[相違点2]
本願発明が、「測定回路によって得られた時系列の測定結果を、周波数領域に変換する変換手段」を有しており、「前記変換された周波数領域の測定結果に基づいて」解析手段が物理量を解析するのに対し、引用発明1は、上記「変換手段」を有しておらず、「前記変換された周波数領域の測定結果に基づいて」ではなく、クロック信号の各パルス毎の基準信号Rに対する遅延値を求め、前記遅延値から、すなわち、時系列の測定結果に基づいて、その最小値及び最大値を検出する、すなわち、物理量であるクロック信号のジッタを解析する点。

第7 当審の判断
上記相違点1及び2について検討する。

1 相違点1について
引用発明1において、専用テスト回路(BIST回路)によりPLL回路のクロック信号のジッタを測定するタイミングとして、どのようなタイミングを取り得ることができるかについて検討すると、PLL回路は、その出力であるクロック信号の供給先であるディジタル論理回路とともに、LSI本来の論理動作を行うための回路であるから、上記タイミングとしては、LSIが本来の論理動作を行っているタイミング、すなわち、PLL回路とディジタル論理回路の実働時がまず考えられる。
次に、上記のような実働時以外で、PLL回路がクロックを出力しているタイミングとしては、典型的な例として、テストモード時が考えられる。
すなわち、引用発明1に接した当業者であれば、専用テスト回路(BIST回路)によりPLL回路のクロック信号のジッタを測定するタイミングとして、PLL回路とディジタル論理回路の実働時か、あるいは、テストモード時のいずれかを想定するものと考えられる。
そして、引用発明1において、上記タイミングを、その想定される上記2つのケースのうちの一方であるPLL回路とディジタル論理回路の実働時とすることを妨げる阻害要因は見当たらない。
しかも、上記「第5」の「4」において示したように、引用刊行物2には、「LSIの高速化・大規模化に伴い、LSIの実動作状態において発生する電源ノイズやクロストークノイズによる信号の伝搬遅延に起因してタイミング不良の発生する可能性が高くなってきており、LSI内の論理回路のタイミング不良をリアルタイムで観測することが重要である。」(引用刊行物2に記載された技術事項)ということが開示されており、このような信号の伝搬遅延に起因するタイミング不良が、一般的には信号の時間軸上のゆらぎであるジッタによって生じることは技術常識であるから、上記引用刊行物2に記載された技術事項は、LSIの実動作状態におけるジッタに起因して発生するタイミング不良を観測することが重要であるとの示唆を与えるものである。
してみると、引用発明1において、当業者が、専用テスト回路(BIST回路)によりPLL回路のクロック信号のジッタを測定するタイミングを決定するに当たり、引用刊行物2に記載された技術事項から得られる示唆を考慮して、想定される上記2つのタイミングのうちの一方である実働時を選択すること、すなわち、上記相違点1に係る本願発明の構成とすることは、当業者が容易に想到し得ることである。

2 相違点2について
ジッタの測定において、時系列の測定結果を周波数領域に変換し、その測定結果をジッタの影響を低減するために活用することは、例えば、原査定の拒絶の理由において引用された特開昭62-131637号公報、特開平8-262083号公報に示されるように周知技術である。(各文献において、当該周知技術を開示する具体的な記載については、後で指摘する。)
引用発明1においても、上記記載事項1-1に「【0003】PLL回路が出力するクロック信号には、一般にクロック信号の時間的な揺らぎであるジッタが存在する。クロック信号の供給先であるディジタル論理回路等では、ジッタが誤動作要因となるので、その値が小さいことが必要であり、一定値以下に管理することが行われる。【0004】一般に、PLL回路を内蔵するLSIのPLL回路のジッタ測定を行う方法としては、・・・」と記載されているように、ジッタを測定する意義がジッタの影響を低減することであることは明らかである。
してみると、引用発明1に上記周知技術を適用して、ジッタの時系列の測定結果を周波数領域に変換し、その測定結果をジッタの影響を低減するために活用するようにすることは、当業者が容易に想到し得ることである。
そして、そのように周波数領域に変換した場合には、ジッタの周波数成分が、周波数領域においてどのような分布をしており、どの周波数領域に集中しているのかというような解析をする必要があることは明らかである。
したがって、引用発明1に上記周知技術を適用して、クロック信号の各パルス毎の基準信号Rに対する遅延値である時系列の測定結果を周波数領域に変換し、その測定結果に基づいて、クロック信号のジッタの解析を行うようにすること、すなわち、上記相違点2に係る本願発明の構成とすることは、当業者が容易になし得ることである。

(上記周知技術に関して、
上記特開昭62-131637号公報の特に、
「この間にメモリー回路5には、被測定タイミング信号および基準タイミング信号の双方ともパルス立上り期間であった時間幅を示すデータが、タイムスロット毎に順次に書込まれる。これらのデータは、タイムスロット毎のジッタ量に対応して変化する時系列を表わすから、CPU6はこのデータ系列をメモリー回路5から読出して、例えばディジタル信号処理アリゴリズムによりジッタのスペクトル分解を行うことにより、通信方式や機器の設計あるいは評価のための所望のデータを得ることができる。」(第2頁右下欄第2行?第12行)
との記載参照、

上記特開平8-262083号公報の特に、
「【0022】演算部14では、メモリ13の記憶されている一連のジッタ電圧ｖ(ｔ)から先ずジッタの時間データTj(ｔ)を演算して求める。この求められたジッタの時間データTj(ｔ)は、例えばｐｓ(ピコ秒)表示で時間の関数として求められるが、まだ正弦波のオフセット分を含んでいる。そこで演算により、例えばジッタの実行値として、2乗平均値Tjrms で表示してもよい。・・・・・
【0023】この他にジッタ量として、Tj(ｔ)の peak to peak の時間表示でもよい。また、ジッタの時間データTj(ｔ)を高速フーリエ変換することにより、ジッタの周波数成分を解析することもできる。
【0024】表示器15は演算部14での演算結果を表示するものである。しかしながら、演算結果は必ず表示器15で表示させるにことに限るものではない。一時記憶していてもよいし、演算結果をデータ伝送して他の用途、例えばシステム設計データの要素に用いてもよい。」
との記載参照。)

そして、本願発明が奏する効果は、引用発明1、引用刊行物2に記載された技術事項及び周知技術から予測し得る範囲内のものであって格別のものではない。

よって、本願発明は、引用発明1、引用刊行物2に記載された技術事項及び周知技術に基いて当業者が容易に発明をすることができたものである。

第8 請求人の主張について
請求人は、平成23年3月18日付け審判請求書の請求の理由及び平成23年12月7日付け回答書において、概ね以下のように主張している。

引用刊行物2にはリアルタイムで観測することが重要であることが記載されているが、リアルタイムで観測するにあたって、測定回路と本体回路とが同一チップ上に配置され、本体回路の実動時に本体回路の物理量を時系列で測定しなければいけないという動機づけは記載されていない。このことは引用刊行物1にも引用刊行物3にも記載されていない。

請求人の上記主張について検討する。
上記「第6 対比」において指摘したように、引用発明1は、測定回路と本体回路とが同一チップ上に配置され、本体回路の物理量を時系列で測定する点で本願発明と一致している。
そして、上記「第7」の「1 相違点1について」において説示したように、引用発明1において、当業者が、専用テスト回路(BIST回路)によりPLL回路のクロック信号のジッタを測定するタイミングを決定するに当たり、引用刊行物2に記載された技術事項から得られる示唆を考慮して、想定される上記2つのタイミングのうちの一方である実働時を選択すること、すなわち、上記相違点1に係る本願発明の構成とすることは、当業者が容易に想到し得ることである。
すなわち、測定回路と本体回路とが同一チップ上に配置され、本体回路の物理量を時系列で測定する点で本願発明と一致している引用発明1において、本体回路の実動時に本体回路の物理量を時系列で測定することは、上記「第7」の「1 相違点1について」において説示したように当業者が容易に想到し得ることである。
したがって、請求人の上記主張を採用することはできない。

第9 むすび
よって、本願発明(請求項1に係る発明)は、引用発明1、引用刊行物2に記載された技術事項及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
以上のとおりであるから、他の請求項2ないし15に係る発明について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2012-12-18 
結審通知日 2012-12-19 
審決日 2013-01-07 
出願番号 特願2004-172099(P2004-172099)
審決分類 P 1 8・ 121- Z (G01R)
最終処分 不成立  
前審関与審査官 荒井 誠  
特許庁審判長 下中 義之
特許庁審判官 森 雅之
中塚 直樹
発明の名称 半導体集積回路装置、測定結果管理システム、及び管理サーバ  
代理人 宇高 克己  

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