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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) H03K
管理番号 1274520
審判番号 不服2011-22209  
総通号数 163 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-07-26 
種別 拒絶査定不服の審決 
審判請求日 2011-10-13 
確定日 2013-05-23 
事件の表示 特願2008-243313「アナログ信号比較器」拒絶査定不服審判事件〔平成21年 2月19日出願公開、特開2009- 38821〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成15年3月3日に出願された特願2003-56177号の一部を平成20年9月22日に新たな特許出願としたものであって,
原審において,平成23年1月11日付けで拒絶理由が通知され,同年5月9日に上申書が提出され,同年5月18日付けで拒絶査定となり,これに対し,同年10月13日に審判請求がなされ,
当審において,平成24年12月18日付けで拒絶理由が通知され,これに対して平成25年2月25日に手続補正書が提出されたものである。


第2 当審において通知した拒絶の理由
平成24年12月18日付けで当審により通知した拒絶理由は以下のとおりである。
「 理 由
本件出願は,明細書及び図面の記載が下記の点で不備のため,特許法第36条第4項第1号,第6項第1号及び第2号に規定する要件を満たしていない。



(1)発明の詳細な説明の【0001】?【0008】の記載によれば,本願発明は,図8(A)に記載されたアナログ式の比較器などに比べ,比較的簡易な回路かつ短時間で,アナログ信号の値を所定の値と比較することができるアナログ信号比較器を提供しようとするものである。
ところが,図1に記載された実施例では,その波形を記載した図2も参照すれば,波形生成回路51Aと積分回路52の出力であるOUT(1)とOUT(2)が,しきい値Vs(【0021】では「Vs」,図2では「Ss」と記載されている。統一されたい。)をそれぞれ超えるまでの時間を比較しているから,そのためにはOUT(1)とOUT(2)がしきい値Vsを超えたかどうかを判定せねばならず,OUT(1)・OUT(2)としきい値Vsの電圧比較が必須となる。明細書にはそのための特別な電圧比較の構成について開示されていないことから,図8(A)のような比較器の使用が自然であるが,その場合,この比較器による遅延(図8(B)の時間遅れTd)が発生し,さらに,積分回路52における積分時間も加算されるから,従来のアナログ式の比較器に比べて,より長い時間を比較動作に必要とすることになる。したがって,従来の比較器に比べ,短時間でアナログ信号の値を所定の値と比較するという本願の作用効果を奏するための構成について発明の詳細な説明に開示されているとは認められない。(OUT(1)・OUT(2)としきい値Vsの電圧比較に図9のようなデジタル式の比較器を用いたとしても,A/D変換に要する時間と積分時間が必要であるから同様である。)
よって,発明の詳細な説明の記載は当業者が実施をできる程度に明確かつ十分に記載されたものではない。(釈明,もしくは取下げも含めて検討されたい。)(36条4項1号)
(・・・・中略・・・・)

なお,請求人は平成24年2月21日に提出された手続補正書(請求の理由)の中で,比較回路として参考文献1,2のようなデジタル比較器を採用できると主張している。しかしながら。例えば参考文献2に記載されたものは,入力信号が「0」と「1」で表されたデジタル信号であるから,本願発明のように積分回路のアナログ出力を比較するには別途AD変換器が必要となり,高速動作は不可能ではないのか。釈明されたい。(以下略)」


第3 記載不備について
1 本願明細書等の記載
本願の特許請求の範囲,明細書及び図面(以下「本願明細書等」という。)の記載は,平成25年2月25日付けの手続補正で補正された記載を含め,願書に添付された本願明細書等に記載されているとおりであるが,特に,以下のとおり記載されている。

(a)特許請求の範囲
「【請求項1】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と,
アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と,
前記波形生成回路からの前記基準信号と,前記積分回路からのアナログ積分信号とを入力し,前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と,
を備えたことを特徴とするアナログ信号比較器。
【請求項2】
前記波形生成回路は,アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項1に記載のアナログ信号比較器。
【請求項3】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と,
共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する,動作レンジが段階的に異なる第1?第m(mは2以上の整数)の積分回路と,
前記波形生成回路からの前記基準信号と,前記第1?第mの積分回路からのアナログ積分信号とを入力し,前記波形生成回路からの前記基準信号が所定値に達するまでの時間と,前記第1?第mの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第1?第mの比較回路と,
を備えたことを特徴とするアナログ信号比較器。
【請求項4】
前記波形生成回路は,アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項3に記載のアナログ信号比較器。」

(b)発明の詳細な説明
「【技術分野】
【0001】
本発明は,アナログ信号の値を,比較的簡易な回路でかつ短時間で,所定の値と比較することができるアナログ信号比較器に関する。
【背景技術】
【0002】
図8(A)に,信号レベルの検出に使用される従来のアナログ式の比較器200を示す。この比較器8は,一方の入力端子(-)に基準信号V1がセットされ,他方の入力端子(+)にアナログ電圧V2が入力され,出力端子から比較結果としての電圧Vo(+15〔V〕または-15〔V〕)が出力される。
【0003】
図8(A)の比較器200では,
V2<V1のとき,Vo=-15〔V〕
V2=V1のとき,Vo=0〔V〕
V2>V1のとき,Vo=+15〔V〕
となる。
【0004】
ところが,図8(B)に示すように,Voの出力が変化するときには,高速のものでも数十ns?数百nsの時間遅れTdが生じる。この時間遅れは,数十MHzオーダのデジタル信号の1周期に相当する。このため,図8(A)に示した比較器200は,数百MHz?数GHzオーダのデジタル信号の信号レベル比較には不向きである。
【0005】
図9に,信号レベルの検出に使用される従来のデジタル式の比較器300を示す。この比較器300は,A/D変換器301(図9では4ビット)と,設定値(基準電圧V1)をセットできるデジタル値比較部302とからなる。A/D変換器301は被測定アナログ信号V2を入力し,これを4ビットデータとしてデジタル値比較部302に出力する。
【0006】
デジタル値比較部302は,予めセットされている基準電圧V1のデジタル値と,A/D変換器301から入力されたデジタル値とを比較して,被測定アナログ信号V2が基準電圧V1よりも大きいか否か,すなわちV2<V1,V2=V1,V2>V1を判断することができる。
【発明の開示】
【発明が解決しようとする課題】
【0007】
ところで,図9の比較器302でも,被測定アナログ信号V2の入力から,比較結果を得るまでに,ある時間が必要となり,せいぜい数十MHzのオーダのデジタル信号の信号レベル比較しかできない。
【0008】
本発明の目的は,アナログ信号の値を,比較的簡易な回路でかつ短時間で,所定の値と比較することができるアナログ信号比較器を提供することにある。
【課題を解決するための手段】
【0009】
本発明は以下を要旨とする。
本発明のアナログ信号比較器は,所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と,アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と,前記波形生成回路からの前記基準信号と,前記積分回路からのアナログ積分信号とを入力し,前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路とを備えたことを特徴とする。
【0010】
本発明のアナログ信号比較器では,前記波形生成回路は,アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することができる。
【0011】
本発明のアナログ信号比較器は,所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と,共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する,動作レンジが段階的に異なる第1?第m(mは2以上の整数)の積分回路と,前記波形生成回路からの前記基準信号と,前記第1?第mの積分回路からのアナログ積分信号とを入力し,前記波形生成回路からの前記基準信号が所定値に達するまでの時間と,前記第1?第mの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第1?第mの比較回路とを備えたことを特徴とする。
【0012】
第1発明のアナログ信号比較器では,外部クロック,前記波形生成回路,または前記第1?第mの比較回路から生成されるクロックにより同期駆動するように構成することができる。
【0013】
本発明のアナログ信号比較器では,前記波形生成回路は,アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力するようにできる。
【0014】(削除)
【0015】(削除)
【0016】(削除)
【0017】
本発明によれば,アナログ信号の比較を簡易な回路で,かつ短時間で行うことができる。また,本発明のアナログ信号比較器は,1つのICチップ上に形成することもできる。
【発明を実施するための最良の形態】
【0018】
図1は,第1発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図1において,アナログ信号比較器5Aは,基準信号を生成する波形生成回路(第1発明における波形生成回路)51Aと,積分回路52(第1発明における積分回路)と,比較回路53とからなる。
【0019】
波形生成回路51Aは,所定勾配で立ち上がる三角波を生成し,積分回路52は比較するべきアナログ信号S2を入力し,これを積分する。
図1では,波形生成回路51A,積分回路52および比較回路53には,共通のクロックCLCK1が入力されている。CLCK1の立上がりで,波形生成回路51A,積分回路52および比較回路53はリセットされる。また,CLCK1の立下りに同期するタイミングで,波形生成回路51Aは所定信号を生成し積分回路52は積分を開始する。
【0020】
比較回路53は,波形生成回路51Aからの信号と,積分回路52からの信号を入力しこれらの値を,クロックCLCK2(図1(A)には示していない)に同期するタイミングで,所定のしきい値と比較している。クロックCLCK2は,クロックCLCK1の逓倍クロックである。
【0021】
すなわち,波形生成回路51Aの出力OUT(1)と積分回路52の出力OUT(2)は,同時に上昇を開始する。比較回路53は,クロックCLCK1の立下りによりリセットされるともに,波形生成回路51Aの出力OUT(1)と,積分回路52の出力OUT(2)とを入力し,これらの信号が所定のしきい値Ssに達するまでの時間を比較する。
【0022】
比較回路53は,図2(A),(B)に示されるように,OUT(1)がOUT(2)(二点鎖線で示す)よりも所定値Ssに早く達したときは,出力端子X1から「1」を出力し(出力端子X2を「0」に維持する),遅く達したときは出力端子X2から「1」を出力する(出力端子X1を「0」に維持する)。なお,OUT(1)とOUT(2)とが同時に所定値Ssに達したときは,出力端子X1,X2から,同一値(ともに「1」またはともに「0」)を出力するようにできる。
【0023】
なお,図1のアナログ信号比較器5Aでは,波形生成回路51A,積分回路52,比較回路53を共通のCLCK1により駆動しているが,本発明はこれに限定されず,たとえば波形生成回路51Aからのクロックにより積分回路52,比較回路53を駆動するようにしてもよい。
【0024】
図3に,発振器51Bからのクロックにより積分回路52,比較回路53を駆動するアナログ信号比較器5Bを示す。
また,図1,図3では,比較回路53から,2出力(X1,X2)を得るようにしたが,本発明はこれに限定されず,1つの出力あるいは3以上の出力を得るようにしてもよい。
【0025】
図4は,第1発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。この実施形態のアナログ信号比較器5Cは,複数点についての比較を行うことができる。
【0026】
図4において,アナログ信号比較器5Cは,図1に示したと同じ波形生成回路51と,m個の積分回路52(s)(s=1,2,・・・,m:以下同様)(第1発明における第1?第mの積分回路)と,m個の比較回路53(s)(第1発明における第1?第mの比較回路)とからなる。
【0027】
また,積分回路52(s)は,共通の比較するべきアナログ信号S2を入力し,これをそれぞれ積分して出力する。積分回路52(s)の動作レンジは,図5(A)に示すように段階的に異なっている。たとえば,mが8(積分回路が8個),波形生成回路51のレンジが16Vである場合に,
積分回路52(1)の動作レンジ:0?2V
積分回路52(2)の動作レンジ:2?4V
・・・
積分回路52(8)の動作レンジ:14?16V
のように設定することができる。
【0028】
図5(B)に,積分回路52(s)の具体例を示す。ここでは積分回路52(1)について説明する。積分回路52(1)は,RC回路521とスライス回路522とからなり,スライス回路522は,入力抵抗rと,ダイオードDaと直流電源Ea1とが逆極性で接続された回路と,ダイオードDbと直流電源Eb1とが逆極性で接続された回路とからなり,
Ea1>S2>Eb1
のときに積分回路52(1)に電流が流れ込む。なお,図5(B)ではリセット時にコンデンサCの充電電荷を放電させるためのスイッチ(Tr)が設けられている。
【0029】
また,波形生成回路51C,積分回路52(s),比較回路53(s)には,クロックCLCK1が入力されている。これらは,クロックCLCK1によりリセットされる。
【0030】
比較回路53(s)は,図1で説明した比較回路53と同様に動作する。したがって,比較回路53(s)の端子X1,X2の出力をチェックすることで,アナログ信号S2がどの範囲にあるかを知ることができる。これにより,動作範囲が狭い積分回路を使用して,動作範囲が広いアナログ信号の比較を行うことができる。
【0031】
なお,図4のアナログ信号比較器5Cでは,波形生成回路51C,積分回路52(s),比較回路53(s)を共通のCLCK1により駆動しているが,本発明はこれに限定されず,たとえば波形生成回路51Cからのクロックにより積分回路52(s),比較回路53(s)を駆動するようにしてもよい。
【0032】
図6に,発振器51Dからのクロックにより積分回路52,比較回路53を駆動するアナログ信号比較器5Dを示す。
【0033】
また,図4,図6では,比較回路53(s)から,2出力(X1,X2)を得るようにしたが,本発明はこれに限定されず,1つの出力あるいは3以上の出力を得るようにしてもよい。
(以下略)」


2 検討・判断
発明の詳細な説明の記載要件について,特許法及び特許法施行規則は以下のように規定している。

(特許法第36条第4項第1号)
前項第三号の発明の詳細な説明の記載は,次の各号に適合するものでなければならない。
一 経済産業省令で定めるところにより,その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものであること。

(特許法施行規則第24条の2)
特許法第36条第4項第1号の経済産業省令で定めるところによる記載は,発明が解決しようとする課題及びその解決手段その他のその発明の属する技術の分野における通常の知識を有する者が発明の技術上の意義を理解するために必要な事項を記載することによりしなければならない。

そこで本願の発明の詳細な説明の記載が,上記の要件に適合しているか否かを検討する。
本願請求項1に係る発明は,上記「1 本願明細書等の記載」の(a)に摘記したとおりであり,所定時間経過後にしきい値を超える基準信号を生成する波形生成回路,積分回路,及び比較回路を備えるアナログ信号比較器であるから,図1,図3,図4,図6及びこれらに関連する発明の詳細な説明に記載された複数の実施例(以下,まとめて「本願実施例」という。)と対応している。
一方,発明の詳細な説明の【0001】?【0008】の記載によれば,本発明の課題と目的に関し,図8(A)に示された従来のアナログ比較器では比較出力までに数十ns?数百nsの時間遅れTdが生じ,図9に示された従来のデジタル式の比較器でもせいぜい数十MHzのオーダの信号比較しかできなかったという課題を解決するために,アナログ信号の値を,比較的簡易な回路でかつ短時間で,所定の値と比較することができるアナログ信号比較器を提供することを目的とすることが記載されている。そして当該目的を達成するための構成として,上述した本願実施例が記載されている。
しかしながら,本願実施例のアナログ信号比較器に使用される比較回路53は,【0022】の記載に従えば,図2に示されるように,OUT(1)がOUT(2)(二点鎖線で示す)よりも所定値Ssに早く達したときは,出力端子X1から「1」を出力し,遅く達したときは出力端子X2から「1」を出力している。そして,このように動作するためにはOUT(1)と所定値Ssとの比較,および OUT(2)と所定値Ssとの比較動作が必要になることは技術常識から明らかである。しかしながら,このような比較動作を高速に行う特別な構成について,発明の詳細な説明のいずれにも開示されていないから,発明の詳細な説明の【0002】?【0007】において記述された,従来から知られた図8や図9に記載されたような一般的な比較器が使用されると考えざるを得ない。そうすると,OUT(1)とOUT(2)をそれぞれ所定値Ssと比較するために,図8記載のアナログ比較器と同様に数十ns?数百nsの時間遅れが生じることになり,さらに積分回路52を有しているから,積分動作に必要な時間も時間遅れとして加算され,少なくとも図8や図9に示された従来の比較器に比して短時間で比較を行うことはできない。しかも,波形成型回路51Aや積分回路52を構成上必要とするから,従来の比較器に比して回路が簡単であるということもできない。したがって,本願実施例の構成では,高速動作ができなかったという従来の課題を解決することはできず,さらにアナログ信号の値を,比較的容易な回路でかつ短時間で所定の値と比較することができるアナログ信号比較器を提供するという目的を達成することもできない。
以上の検討から,本願の目的を達成するための構成は発明の詳細な説明のいずれにも開示されていないから,発明の詳細な説明の記載はこの発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確に十分に記載したものとはいえない。
また,検討してきたように,発明の詳細な説明に記載された課題や目的の達成と本願実施例の構成とが対応していないことから,発明の詳細な説明の欄の記載は発明の技術上の意義を理解するために必要な事項が記載されたものともいえない。
以上は,請求項1に係る発明に対応する発明の詳細な説明の記載について検討したが,請求項2?4に係る発明に対応する発明の詳細な説明の記載に関しても,対応する実施例は比較回路53を有しており,これを高速に動作させる構成は何ら開示されていないから,請求項1に係る発明の場合と同様である。
なお,【0017】には「本発明のアナログ信号比較器は,1つのICチップ上に形成することもできる。」という効果についても記載されているが,そのための構成についても発明の詳細な説明には記載がなく,さらに,後述するように比較回路53の実際の例として請求人が示した「CD4063B」を使用すれば,本発明のアナログ信号比較器全体では「CD4063B」を含む複数のICチップで構成されることになり,1つのICチップ上に構成されることにならない。したがって,1つのICチップ上に形成するという効果を奏するための構成も不明である。
したがって,本願の発明の詳細な説明の記載は,経済産業省令で定めるところにより,その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものではなく,特許法第36条第4項第1号の規定に適合しない。

なお,請求人は,平成23年5月9日付け上申書,及び平成24年2月21日付け手続補正書(請求の理由)において,比較回路53として「CD4063B」が使用できる旨主張をしている。しかしながら,請求人が提出したデータシートによれば,「Features」の欄に,
「■Medium-speed operation
compares two 4-bit words
In 250ns(typ.) at 10V」
と記載されており,この250nsという処理速度は,本願発明の詳細な説明の【0004】に記載された従来型の比較器と同等であるから,「CD4063B」を使用しても高速化はされず,また4-bit入力を備えるから,アナログ信号を4-bit信号に変換する構成も別途必要となり,回路が簡単にはならないばかりか,さらに動作も遅くなると考えられる。
また,請求人は,平成24年2月21日付け手続補正書(請求の理由)において,比較回路53に相当する回路として,参考文献2「電気電子工学シリーズ9 ディジタル電子回路」(株式会社朝倉書店 肥川宏臣著 2007年11月15日発行)の第46?47頁を示している。しかしながら,当該文献は本願の基準日となる平成15年3月3日以降に発行された文献であって,本願の基準日当時の技術水準を表すものではなく,また,請求人は基準日前の文献については追って上申書で補充すると述べているものの,その後補充はされていない。そして当該文献に記載された内容をみても,どのくらいの動作速度が得られるのかについては開示はなく,また請求人が示す図4.1(a)をみても,入力信号として本願のように鋸歯状波や積分回路の出力のようなアナログ信号が入力されるものでないから,前段にこれらを「0」と「1」の信号に変換する構成が別途必要となり,その動作がさらに全体の動作を遅らせることになる。
したがって,請求人の主張を採用することもできない。


第4 むすび
以上のとおりであるから,本願は,発明の詳細な説明の記載が特許法第36条第4項第1号に規定する要件を満たしていないので,特許を受けることができない。
よって,結論のとおり審決する。
 
審理終結日 2013-03-21 
結審通知日 2013-03-26 
審決日 2013-04-09 
出願番号 特願2008-243313(P2008-243313)
審決分類 P 1 8・ 536- WZ (H03K)
最終処分 不成立  
前審関与審査官 石田 勝  
特許庁審判長 石井 研一
特許庁審判官 山本 章裕
萩原 義則
発明の名称 アナログ信号比較器  
代理人 久保田 千賀志  
代理人 久保田 千賀志  
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