• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1280902
審判番号 不服2013-3102  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2013-02-18 
確定日 2013-11-19 
事件の表示 特願2006-526417「半導体機能回路のテストおよび構成のためのシステムおよび方法」拒絶査定不服審判事件〔平成17年 3月31日国際公開、WO2005/029329、平成19年 3月15日国内公表、特表2007-506267、請求項の数(4)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、2004年9月13日(パリ条約による優先権主張外国庁受理2003年9月15日、アメリカ合衆国、2003年12月18日、アメリカ合衆国、2004年6月23日、アメリカ合衆国)を国際出願日とする出願であって、平成24年10月9日付けで拒絶査定がされ、これに対し、平成25年2月18日に拒絶査定不服審判の請求がされ、同時に手続補正がされたものである。
そして、当審において、平成25年4月12日付けで審査官により作成された前置報告書について、平成25年5月20日付けで審尋を行ったところ、審判請求人は平成25年8月27日付けで回答書を提出した。

第2 平成25年2月18日付けの手続補正(以下、「本件補正」という。)の適否
1.補正の内容
本件補正は、特許請求の範囲の請求項1を、
「【請求項1】
処理動作を実行するための複数の機能要素と、
前記複数の機能要素に含まれている欠陥機能要素を無効化し、非欠陥機能要素を選択的に有効化する機能要素構成コントローラであって、前記非欠陥機能要素は、前記欠陥機能要素からの情報を無視するように命じられる、該機能要素構成コントローラと、
前記選択的に有効化された機能要素にワークフローを分配し、前記無効化された機能要素ヘワークフローが分配されないようにするためのワークフロー制御要素と、を備える、
処理ユニット。」
と補正するとともに、請求項5-請求項24を削除するものである。

2.補正の適否
本件補正のうち、請求項1についてする補正は、請求項1に記載した発明を特定するために必要な事項である「機能要素構成コントローラ」について、「前記非欠陥機能要素は、前記欠陥機能要素からの情報を無視するように命じられる」との限定を付加するものであって、補正前の請求項1に記載された発明と補正後の請求項1に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当し、請求項5-請求項24を削除する補正は、特許法第17条の2第4項第1号の請求項の削除を目的とするものに該当する。
また、特許法第17条の2第3項に違反するところはない。
そこで、本件補正後の前記請求項1に記載された発明(以下、「補正発明」という。)が特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について以下に検討する。

(1)進歩性について
ア 刊行物の記載事項
審尋で引用した、特開昭61-20348号公報(以下、「引用文献1」という。)には、
「〔発明の実施例〕
以下、本発明の一実施例を第1図、第2図を用いて説明する。
第2図は、WSIの全体構成を示したものである。1は、WSIを形成するシリコンウェハであり2-J(J=1?n)は、ゲート・メモリ等から成るブロックであり、1ブロツクは1千?1万ゲ一ト程度の規模を持つ。3-1、3-jは、ブロック間の配線である。4は、各ブロックが正常か不良かを記憶する書き換え可能なEPROMである。5は、EPROMと各ブロック間の配線であり、各ブロックの入出力ゲートの制御信号を送る。本発明は、各ブロックとEPROMの間に適用される。第1図は、第2図の一部分を更に詳しく示したものである。2-i、 2-j、 2-k、 2-lは、ブロックであり、5-i、5-kは、出力ゲートであり、6-j、 6-lは入力ゲートである。7-i、 7-j、 7-k、 7-lは、各ブロックの論理部分である。
一般にWSIでは、不良ブロックの発生に備えて、同一のブロックを複数個作成する。第2図では、2-iと2-k、また2-jと2-lがそれぞれ同一機能のブロックである。
次に本実施例の動作を説明する。EPROM 4は、例えば、正常ならば、対応するビットが“0″、不良ならば“1″と言う様な各ブロックの情報を有しており、その情報は、信号線8を通して、各ブロックの入出力ゲートに送られる。従って、ブロック2-iが不良ならば、出力ゲート5-iが、OFFとなり2-iは、内部バス3より電気的に分離される。そして、代りに 2-iと同一のブロック2-kのゲート5-kがonとなり、2-iに代って動作し、WSI全体は、正常に動作する。また、4がEPROMであるために、WSI稼動中に、不良ブロックが生じてもEPROM4を書き換えることにより、WSIの再構成が可能となる。
〔発明の効果〕
本発明によれば、各ブロックの入出力に、入出力ゲートを設け、これらを制御するEPROMをWSI内に作成するだけの少ないハードウエアの増加で、容易に不良ブロックの分離が出来る。また、EPROMを書き換えることにより、簡単にWSI内のブロックの再構成が行えるため、予備のブロックが無くなるまで、1つのWSIを活用できるため、信頼性、経済性の高いWSIが可能である。」が記載されている(第2頁右上欄第4行-同頁右下欄第9行)。

そうすると、引用文献1には、
「ゲート・メモリ等から成る複数のブロックと、
ブロック間の配線と、
各ブロックが正常か不良かを記憶する書き換え可能なEPROMと、
各ブロックの入出力ゲートの制御信号を送る、EPROMと各ブロック間の配線と、
を備える、WSIであって、
前記ブロックは不良ブロックの発生に備えて、同一のブロックが複数個作成されており、
前記EPROMは、例えば、正常ならば、対応するビットが“0″、不良ならば“1″と言う様な各ブロックの情報を有しており、その情報は、信号線を通して、各ブロックの入出力ゲートに送られ、当該ブロックが不良ならば、入出力ゲートが、OFFとなり、内部バスより電気的に分離され、代りに前記不良ブロックと同一のブロックのゲートがonとなり、前記不良ブロックに代って動作することで、WSI全体が、正常に動作することを特徴とするWSI。」
の発明(以下、「引用発明」という。)が記載されている。

イ 対比
引用発明の「各ブロックが正常か不良かを記憶する書き換え可能なEPROM」は、例えば、正常ならば、対応するビットが“0″、不良ならば“1″と言う様な各ブロックの情報を有しており、その情報は、信号線を通して、各ブロックの入出力ゲートに送られ、当該ブロックが不良ならば、入出力ゲートが、OFFとなり、内部バスより電気的に分離され、代りに前記不良ブロックと同一のブロックのゲートをonとするのであるから、補正発明の「前記複数の機能要素に含まれている欠陥機能要素を無効化し、非欠陥機能要素を選択的に有効化する機能要素構成コントローラ」に相当する。
してみれば、補正発明と引用発明とを対比すると、両者は、少なくとも、
「処理動作を実行するための複数の機能要素と、
前記複数の機能要素に含まれている欠陥機能要素を無効化し、非欠陥機能要素を選択的に有効化する機能要素構成コントローラと、を備える、
処理ユニット」の点で一致している。

他方、補正発明と引用発明は、少なくとも、引用発明の「各ブロックが正常か不良かを記憶する書き換え可能なEPROM」が、補正発明の「前記非欠陥機能要素は、前記欠陥機能要素からの情報を無視するように命じられる、該機能要素構成コントローラ」に相当する部材であると認めることができない点で相違する。

ウ 当審の判断
上記相違点について検討する。
上記相違点について、審尋において
「また、引用文献3の、特に、段落【0010】を参照のこと。
引用文献1記載の「同一機能のブロック2-j(j=1?n)」は、請求項1記載の「複数の機能要素」に相当する。引用文献1記載の「入出力ゲート5,6」は、ブロックが不良の場合にOFFとなりブロックを電気的に分離し、ブロックが正常な場合にONとなりブロックを動作させるものであるので、請求項1記載の「ワークフロー制御要素」に相当する。引用文献1記載の「EPROM4」は、各ブロックの正常・不良等の情報を有し、信号線8を通して当該情報を各ブロックの入出力ゲートに送るものであるので、請求項1記載の「機能要素構成コントローラ」に相当する。
引用文献3には、複数設けられたマイクロプロセッサは最適な機能のために相互に情報を交換するが、故障したマイクロプロセッサからの誤信号が働いているマイクロプロセッサを妨害するのを防ぐために、働いているマイクロプロセッサに故障したマイクロプロセッサからの情報を無視させることが開示されている。引用文献1記載の発明において、引用文献3記載の発明のような制御を行うことは、当業者が容易になし得たことである。
したがって、請求項1に係る発明は、引用文献1,3の記載に基づいて当業者が容易に発明をすることができたものである。」と指摘する。

そして、引用文献3(特開平4-266768号公報)の段落【0010】には次の記載がある。
「最適な機能のためにマイクロプロセッサは相互に情報を交換すべきであり、かつ情報交換はディジタルで又はアナログで又は両方式で行うことができる。最も重要なことは、故障したマイクロプロセッサからの誤信号が働いているマイクロプロセッサを妨害するのを防ぐことである。このことは例えば、故障したマイクロプロセッサからの情報がマイクロプロセッサ中の別の情報に依存する特定の区間から外れるならば、働いているマイクロプロセッサに故障したマイクロプロセッサからの情報を無視させることにより行うことができる。」

そうすると、当業者であれば、引用文献3の上記記載から「マイクロプロセッサは相互に情報を交換すべき」とする発明において、故障したマイクロプロセッサからの誤信号が働いているマイクロプロセッサを妨害するのを防ぐことが、最も重要なことであるという上位の技術思想、及び、前記技術思想を実現するための「故障したマイクロプロセッサからの情報がマイクロプロセッサ中の別の情報に依存する特定の区間から外れるならば、働いているマイクロプロセッサに故障したマイクロプロセッサからの情報を無視させることにより行うことができる」という具体的な方法を認識するものといえる。

しかしながら、引用発明においては、ブロックが不良ならば入出力ゲートが、OFFとなり、前記不良ブロックは内部バスより電気的に分離されるのであるから、引用文献1に接した当業者が、引用発明において、不良ブロックからの情報が正常ブロックの動作を妨害するという技術課題を想起することができるとは認められない。
したがって、引用発明に引用文献3に記載された発明を適用する動機づけに欠けるといえる。

また、仮に、引用文献3に記載された発明を引用発明に適用する動機があると認めたとしても、引用発明と引用文献3に記載された発明に基づいて、当業者が補正発明を容易に発明をすることができたとは認められない。
すなわち、引用文献3に記載された「故障したマイクロプロセッサからの情報を無視させる」ための具体的な方法は、「故障したマイクロプロセッサからの情報がマイクロプロセッサ中の別の情報に依存する特定の区間から外れるならば、働いているマイクロプロセッサに故障したマイクロプロセッサからの情報を無視させる」というもの、すなわち、他の「マイクロプロセッサ」から送られてきた「情報」が「特定の区間から外れる」異常な値を示した時に、前記「情報」を無視させるというものといえる。一方、引用発明において、各ブロックからの出力値に、「特定の区間」があることは示されていない。してみれば、引用発明の正常ブロックに、他のブロックからの情報が「マイクロプロセッサ中の別の情報に依存する特定の区間から外れるならば、働いているマイクロプロセッサに故障したマイクロプロセッサからの情報を無視させる」という機構を付加することが、当業者にとって容易であったとは認められない。

したがって、他の相違点について検討するまでもなく、補正発明は、引用発明に基いて、当業者が容易に発明をすることができたとはいえない。

なお、審尋において、引用文献2(特開平11-328133号公報)と、引用文献3の組合せによる進歩性の欠如についての指摘も行ったが、上記と同様の理由により、進歩性の欠如を認めることはできない。

(2)記載要件について
ア 審尋において指摘した記載要件不備の理由の概要
・請求項1
第36条第6項第1号の規定による独立特許要件違反
・備考
発明の詳細な説明には、集積回路における処理ユニットが開示されている。
しかしながら、請求項1の記載から、請求項1記載の「処理ユニット」が集積回路における処理ユニットであることが理解できず、請求項1に係る発明は、集積回路における処理ユニット以外の任意の処理ユニット(例えば、外気処理ユニット等)の発明を含むこととなる。したがって、発明の詳細な説明に開示された内容を、請求項1に係る発明の範囲まで拡張ないし一般化することはできず、請求項1に係る発明は、発明の詳細な説明に記載したものでない。
よって、請求項1に係る発明は、第36条第6項第1号の規定により、特許出願の際独立して特許を受けることができない。

イ 当審の判断
請求項1に係る発明が、集積回路における処理ユニットに係るものであることは、請求項1の全体の記載から、集積回路といった直接的な語句の記載がなくとも、当業者には明らかであると認められる。この点は、審判請求人が回答書において主張するとおりであると認められる。
また、本願の明細書の【発明の詳細な説明】の「本発明は、半導体製造の分野に関する。特に、本発明は、集積回路内の機能要素の動作特徴を動的に構成するためのシステムおよび方法に関する。」(【0002】)等の記載からも、請求項1に係る発明が、集積回路における処理ユニットに係るものであることは、当業者には明らかであると認められる。
したがって、請求項1に、特許法第36条第6項第1号の規定による独立特許要件違反があるとは認められない。

(3)むすび
よって、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合する。

3.むすび
本件補正は、特許法第17条の2第3項ないし第5項の規定に適合する。

第3 本願発明
本件補正は上記のとおり、特許法第17条の2第3項ないし第5項の規定に適合するから、本願の請求項1ないし4に係る発明は、本件補正により補正された特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものである。
そして、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2013-11-06 
出願番号 特願2006-526417(P2006-526417)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 吉田 安子  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
加藤 浩一
発明の名称 半導体機能回路のテストおよび構成のためのシステムおよび方法  
代理人 野田 雅一  
代理人 山口 和弘  
代理人 池田 正人  
代理人 山田 行一  
代理人 城戸 博兒  
代理人 池田 成人  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ