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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G09G
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G09G
管理番号 1296621
審判番号 不服2013-24237  
総通号数 183 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-03-27 
種別 拒絶査定不服の審決 
審判請求日 2013-12-09 
確定日 2015-01-23 
事件の表示 特願2008-298075「表示パネルの駆動装置」拒絶査定不服審判事件〔平成22年6月3日出願公開,特開2010-122602〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本件出願は,平成20年11月21日の出願であって,その手続の経緯は,概略,以下のとおりである。
平成21年10月22日:手続補正書
平成25年 2月22日:拒絶理由通知(同年同月26日発送)
平成25年 4月25日:手続補正書
平成25年 4月25日:意見書
平成25年 9月 4日:拒絶査定(同年同月10日送達)
平成25年12月 9日:手続補正書(以下「本件補正」という。)
平成25年12月 9日:審判請求

2 本願発明
本件出願の特許請求の範囲の請求項1に係る発明は,明細書,特許請求の範囲及び図面の記載からみて,本件補正により補正された特許請求の範囲の,請求項1に記載されたとおりの以下のものである(以下「本願発明」という。)。なお,本件補正において,請求項1の記載に変更箇所はない。
「 2次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって,
ロード信号に応じて,前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と,
前記ラッチ部から出力された前記画素データ片の各々に基づき,所定基準電位よりも高い第1画素駆動電位及び前記所定基準電位よりも低い第2画素駆動電位を生成する画素駆動電位生成部と,
前記第1画素駆動電位を前記ソースラインの内の1に供給すると共に前記第2画素駆動電位を当該1のソースラインとは異なる他のソースラインに供給する第1状態と,前記第1画素駆動電位を前記他のソースラインに供給すると共に前記第2画素駆動電位を当該1のソースラインに供給する第2状態とを周期的に切り替えるスイッチと,
前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と,を有することを特徴とする表示パネルの駆動装置。」

3 原査定の拒絶の理由
原査定の拒絶の理由は,概略,(A)この出願の請求項1及び2に係る発明は,その出願前に日本国内又は外国において,頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法29条1項3号に該当し,特許を受けることができない,(B)この出願の請求項1及び2に係る発明は,その出願前に日本国内又は外国において,頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。
引用例:特開平10-62744号公報

4 引用例の記載及び引用発明
(1) 引用例には,以下の事項が記載されている。なお,下線は,当審が付したものである。

ア 「【0001】
【発明の属する技術分野】本発明は,マトリクス型液晶表示装置に関する。」

イ 「【0021】(実施形態)図1は,本発明の実施形態1に係るマトリクス型液晶表示装置を示すブロック図である。」
【図1】


ウ 「【0022】図1において,本発明の実施形態1に係るマトリクス型液晶表示装置は,液晶用駆動回路Aと,スイッチ回路4,8とを有している。ここに,マトリクス型液晶表示装置の液晶Eは,図13(a)に示すように両側に液晶用駆動回路Aが配置され両側配置ドット反転駆動される構成のものと,図13(b)に示すように片側に液晶用駆動回路Aが配置され片側配置ドット反転駆動される構成のものとがある。本発明は,図13(b)に示すような片側配置ドット反転駆動される構成のものに適用して最適のものであるが,図13(a)に示すような両側配置ドット反転駆動される構成のものに適用してもよい。」
【図13】


エ 「【0023】液晶用駆動回路Aは,印加された映像データに応じ,供給された液晶駆動電圧の1/2の電圧,または液晶共通電極の電圧Vcomを基準として,正及び負の電圧を出力するものであって,シフトレジスタ回路1と,データレジスタ回路2と,ラッチ回路3と,レベルシフト回路5と,デコーダ・階調電圧選択回路6及び階調電圧発生回路16と,演算増幅器(オペアンプ)7とを含んでおり,これらの回路構成は,2系統からなっている。なお,本発明では,液晶共通電極の電圧Vcomを基準として,この電圧値以上の電圧を正の電圧として印加し,この電圧値以下の電圧を負の電圧とし,正負の振幅関係を保って印加することにより交流駆動している。
【0024】データレジスタ回路2は,シフトレジスタ回路1の各段の出力によって制御されるn(n=正整数)ビットのデータを並列にラッチするものであり,2系統のデータレジスタ回路19とデータレジスタ回路20との組合せでm個設けられている。
【0025】ラッチ回路3は,データレジスタ回路2からのnビットのデータをラッチ信号によって一括でラッチするものであり,2系統のラッチ回路21とラッチ回路22との組合せでm個設けられている。
【0026】レベルシフト回路5は,ラッチ回路3からのnビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって,2系統の高圧側のレベルシフト回路9と低圧側のレベルシフト回路10の組合せでm個設けられている。実施形態では,高圧側のレベルシフト回路9は,例えば3.3Vを10Vに昇圧し,低圧側のレベルシフト回路10は,例えば3.3Vを5Vに昇圧するように設定されているが,この昇圧率に限定されるものではない。またスイッチ回路4は,タイミング制御回路15からの制御信号に基いて2系統のラッチ回路21又はラッチ回路22の出力を高圧側レベルシフト回路9又は低圧側のレベルシフト回路10に選択的に接続するようになっている。
【0027】具体的には,スイッチ回路4は図2(a)に示すように,極性信号POLがハイレベル(H)のとき,ラッチ回路21を高圧側レベルシフト回路9に,ラッチ回路22を低圧側のレベルシフト回路10にそれぞれ接続し,図2(b)に示すように,極性信号POLがローレベル(L)のとき,図2(a)とは逆にラッチ回路21を低圧側レベルシフト回路10に,ラッチ回路22を高圧側のレベルシフト回路9にそれぞれ接続するようにスイッチ制御するようになっている。」
【図2】


オ 「【0028】レベルシフト回路5の具体例を図7,図8に示す。図7は,低圧側のレベルシフト回路10を示すものであり,図8は,高圧側のレベルシフト回路9を示すものである。図7に示す低圧側のレベルシフト回路10は,差動対をなすN型電界効果トランジスタ(FET)10aと,電流ミラー回路をなすP型FET10bとからなっており,差動対をなすN型FET10aにラッチ回路21,22の出力を入力し,その差に比例した出力信号を取り出すようになっている。
【0029】また図8に示す高圧側のレベルシフト回路9は,差動対をなすN型FET9a,9c及びP型FET9dと,電流ミラー回路をなすP型FET9bとを有しており,差動対をなすN型FET9aにラッチ回路21,22の出力を入力し,その差に比例して増幅した出力信号を取り出すようになっている。」
【図7】


【図8】


カ 「【0030】また階調電圧発生回路16は図1及び図5に示すように,2系統の高圧側階調電圧発生回路17と低圧側階調電圧発生回路18を含んでおり,各階調電圧発生回路17,18は,外部入力V0,V1,V2,V3,V4,V5,V6,V7,V8,V9に基いて液晶に階調表示する階調電圧が2^(n)値に微調整され,また各階調電圧発生回路17,18は図4及び図5に示すように,外部入力V0,V1,V2,V3,V4,V5,V6,V7,V8,V9に基いて抵抗分割方式により液晶のγ曲線に合うような抵抗比に階調電圧が微調整されるようになっている。」
【図5】


キ 「【0031】またデコーダ・階調電圧選択回路6は,2系統の高圧側デコーダ・階調電圧選択回路11と低圧側デコーダ・階調電圧選択回路12とを含んでおり,図6に示すように,2系統の階調電圧発生回路17,18から出力される階調電圧の2^(n)値を参照電圧Sとして入力し,これらをデコーダ部Dで2^(n)値の階調信号,実施形態ではn=6ビットの64階調信号に相当する電圧をデコードし,その内から1値を選択しオペアンプOPで増幅し,後段のオペアンプ7に出力するようになっている。」
【図6】


ク 「【0032】オペアンプ7は,2系統の高圧側オペアンプ13と低圧側オペアンプ14の組合せでm個設けられている。オペアンプ7の具体例を図9,図10に示す。図9のオペアンプは高圧側のオペアンプ13を示すものであり,図10のオペアンプは低圧側のオペアンプ14を示すものであり,図9及び図10に示すオペアンプ13,14の差動入力段は,導電型の異なるトランジスタで構成されている。」
【図9】


【図10】


ケ 「【0033】2系統の高圧側オペアンプ13と低圧側オペアンプ14は,増幅出力する電圧を高圧側と低圧側とに電圧分担しており,図11に示すように高圧側オペアンプ13は,例えば5Vの入力電圧が入力し,5V?10Vの範囲に増幅して出力するようになっている。また図12に示すように低圧側オペアンプ14は,例えば0?3.3Vの入力電圧が入力し,0?5Vの範囲に増幅して出力するようになっている。」
【図11】


【図12】


コ 「【0034】スイッチ回路8は,液晶用駆動回路Aの2系統回路の2端子で共用し,各端子に時系列に正および負の電圧を出力するとともに,2端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御するようになっている。またスイッチ回路8は,共通端子スイッチ8aを有し,共通端子スイッチ8aは,液晶用駆動回路Aの全出力端子Y1?Ymを共通に接続し,全出力端子Y1?Ymを液晶駆動電圧の1/2の電圧にするようになっている。共通端子スイッチ8aは,図9及び図10に示すオペアンプ13,14の電流源13a,14aに接続され,液晶用駆動回路Aの全出力端子Y1?Ymを液晶駆動電圧の1/2の電圧,実施形態では5Vにするようになっている。また液晶に直接つながるスイッチ回路8の耐圧は,液晶のしきい電圧値の2倍以上に設定してある。
【0035】図2は,図1に示す回路のタイミング毎のスイッチ制御状態を示す図である。図3は,図1に示す回路のタイミングチャートである。」
【図3】


サ 「【0037】次に,本発明の実施形態1の動作について図1,図2,図3を参照して,映像データが6ビット(64階調)の場合を例に動作を詳細に説明する。
【0038】タイミング制御回路15に入力される極性信号POLとラッチ信号STBによって,スイッチ回路4およびスイッチ回路8が図2(a),(b),(c)のように交互に切り換わることにより,液晶用駆動回路Aの2系統の回路のどちら側に64階調の映像データを経由するかによって,液晶電極に対し正,負の電圧が交互に印加される。
【0039】また図2(c)及び図3に示すように,タイミング制御回路15に入力するラッチ信号STBがハイレベル(H)の期間では,スイッチ回路8のスイッチ制御によって接点8_(1),8_(2),8_(3),8_(4)がオフしており,接点8_(5),8_(6),8_(7)がオンし,液晶用駆動回路Aの全出力端子Y1?Ymが液晶駆動電圧の1/2の電圧,実施形態では5Vにリセットされる。」

シ 「【0048】
【発明の効果】以上説明したように本発明によれば,液晶用駆動回路,特にデコーダ・階調電圧選択回路及びオペアンプを構成するトランジスタのソース・ゲート間が低電圧の5Vで動作させることができ,液晶用駆動回路を低耐圧プロセスで製造することができ,したがって液晶用駆動回路をなすトランジスタのサイズを小さくして,チップサイズの小型化を図ることができる。」

(2) 引用発明
これら記載事項からみて,引用例には,以下の発明が記載されている(以下「引用発明」という。また,引用発明の認定に際して参考にした引用例の記載箇所を段落番号で付記する。)。
「 【0022】マトリクス型液晶表示装置の液晶Eは,片側に液晶用駆動回路Aが配置され片側配置ドット反転駆動される構成のものであり,
【0023】液晶用駆動回路Aは,印加された映像データに応じ,供給された液晶駆動電圧の1/2の電圧,または液晶共通電極の電圧Vcomを基準として,正及び負の電圧を出力するものであって,シフトレジスタ回路1と,データレジスタ回路2と,ラッチ回路3と,レベルシフト回路5と,デコーダ・階調電圧選択回路6及び階調電圧発生回路16と,演算増幅器(オペアンプ)7とを含んでおり,
【0024】データレジスタ回路2は,シフトレジスタ回路1の各段の出力によって制御されるn(n=正整数)ビットのデータを並列にラッチするものであり,2系統のデータレジスタ回路19とデータレジスタ回路20との組合せでm個設けられ,【0025】ラッチ回路3は,データレジスタ回路2からのnビットのデータをラッチ信号によって一括でラッチするものであり,2系統のラッチ回路21とラッチ回路22との組合せでm個設けられ,
【0026】レベルシフト回路5は,ラッチ回路3からのnビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって,2系統の高圧側のレベルシフト回路9と低圧側のレベルシフト回路10の組合せでm個設けられ,スイッチ回路4は,タイミング制御回路15からの制御信号に基づいて2系統のラッチ回路21又はラッチ回路22の出力を高圧側レベルシフト回路9又は低圧側のレベルシフト回路10に選択的に接続し,【0031】デコーダ・階調電圧選択回路6は,2系統の高圧側デコーダ・階調電圧選択回路11と低圧側デコーダ・階調電圧選択回路12とを含んでおり,2系統の階調電圧発生回路17,18から出力される階調電圧の2^(n)値を参照電圧Sとして入力し,その内から1値を選択しオペアンプOPで増幅し,後段のオペアンプ7に出力し,【0032】オペアンプ7は,2系統の高圧側オペアンプ13と低圧側オペアンプ14の組合せでm個設けられ,
【0034】スイッチ回路8は,液晶用駆動回路Aの2系統回路の2端子で共用し,各端子に時系列に正および負の電圧を出力するとともに,2端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御され,またスイッチ回路8は,共通端子スイッチ8aを有し,共通端子スイッチ8aは,液晶用駆動回路Aの全出力端子Y1?Ymを共通に接続し,【0038】タイミング制御回路15に入力される極性信号POLとラッチ信号STBによって,スイッチ回路4およびスイッチ回路8が交互に切り換わることにより,液晶用駆動回路Aの2系統の回路のどちら側に64階調の映像データを経由するかによって,液晶電極に対し正,負の電圧が交互に印加され,【0039】タイミング制御回路15に入力するラッチ信号STBがハイレベル(H)の期間では,スイッチ回路8のスイッチ制御によって接点8_(1),8_(2),8_(3),8_(4)がオフしており,接点8_(5),8_(6),8_(7)がオンし,液晶用駆動回路Aの全出力端子Y1?Ymが液晶駆動電圧の1/2の電圧,実施形態では5Vにリセットされ,
【0048】液晶用駆動回路,特にデコーダ・階調電圧選択回路及びオペアンプを構成するトランジスタのソース・ゲート間が低電圧の5Vで動作させることができ,液晶用駆動回路を低耐圧プロセスで製造することができ,したがって液晶用駆動回路をなすトランジスタのサイズを小さくして,チップサイズの小型化を図ることができる,
【0021】マトリクス型液晶表示装置。」

5 対比及び判断
(1) 対比
本願発明と引用発明を対比すると,以下のとおりとなる。
ア 表示パネル
引用発明の「マトリクス型液晶表示装置の液晶Eは,片側に液晶用駆動回路Aが配置され片側配置ドット反転駆動される構成のもの」である。そして,このような液晶E(例えば,図13(b)のLCDパネルEを参照。)が,「2次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネル」であることは,当業者において自明である。

イ ラッチ部
引用発明の「液晶用駆動回路Aは,印加された映像データに応じ,供給された液晶駆動電圧の1/2の電圧,または液晶共通電極の電圧Vcomを基準として,正及び負の電圧を出力するもの」であるところ,その「データレジスタ回路2は,シフトレジスタ回路1の各段の出力によって制御されるn(n=正整数)ビットのデータを並列にラッチするものであり,2系統のデータレジスタ回路19とデータレジスタ回路20との組合せでm個設けられ」,「ラッチ回路3は,データレジスタ回路2からのnビットのデータをラッチ信号によって一括でラッチするものであり,2系統のラッチ回路21とラッチ回路22との組合せでm個設けられ」ている。
また,本願発明の実施例において,第1ラッチ群606のロード信号L1が供給される時点で,ロード信号LOADの立ち上がり時点からの所定期間TPTはローである(図2)から,本願発明の「ロード信号」は第2ラッチ群608のロード信号L2のみを指すと解するのが妥当であり,したがって,本願発明の「ラッチ部」は,実施例の「第1ラッチ群606」及び「第2ラッチ群608」のうち,後者のみを指すと解するのが妥当である。
そうしてみると,引用発明の「ラッチ回路3」は,本願発明の「ロード信号に応じて,前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部」に相当する。

なお,仮に,本願発明の「ラッチ部」が実施例の「第1ラッチ群606」及び「第2ラッチ群608」を併せたものを指すとしても,単に,引用発明の「データレジスタ回路2」及び「ラッチ回路3」を併せたものが,本願発明の「ラッチ部」に相当することになるにすぎない。

ウ 画素駆動電位生成部
引用発明の「レベルシフト回路5は,ラッチ回路3からのnビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって,2系統の高圧側のレベルシフト回路9と低圧側のレベルシフト回路10の組合せでm個設けられ」,「スイッチ回路4は,タイミング制御回路15からの制御信号に基づいて2系統のラッチ回路21又はラッチ回路22の出力を高圧側レベルシフト回路9又は低圧側のレベルシフト回路10に選択的に接続し」,「デコーダ・階調電圧選択回路6は,2系統の高圧側デコーダ・階調電圧選択回路11と低圧側デコーダ・階調電圧選択回路12とを含んでおり,2系統の階調電圧発生回路17,18から出力される階調電圧の2^(n)値を参照電圧Sとして入力し,その内から1値を選択しオペアンプOPで増幅し,後段のオペアンプ7に出力し」,「オペアンプ7は,2系統の高圧側オペアンプ13と低圧側オペアンプ14の組合せでm個設けられ」ている。ここで,引用発明において「レベルシフト回路5」の出力が「デコーダ・階調電圧選択回路6」に与えられてデコードないし階調電圧の選択に活用されていることは,当業者において自明である(引用例の図1からも理解可能である。)。
そうしてみると,引用発明の「階調電圧発生回路17,18」及び「デコーダ・階調電圧選択回路6」を併せたものは,本願発明の「前記ラッチ部から出力された前記画素データ片の各々に基づき,所定基準電位よりも高い第1画素駆動電位及び前記所定基準電位よりも低い第2画素駆動電位を生成する画素駆動電位生成部」に相当する。

なお,特許請求の範囲に記載された事項との関係においては,引用発明の「階調電圧発生回路17,18」及び「デコーダ・階調電圧選択回路6」を併せたものが,本願発明の「画素駆動電位生成部」に相当すると対比するのが妥当であるが,仮に,本件出願の発明の詳細な説明の段落【0036】の「画素駆動電位生成部GP_(1)?GP_((n/6))は夫々が同一の内部構成,すなわち図4に示す如きスイッチ1021?1023,正電位セレクタ115,117,119,負電位セレクタ116,118,120,アンプ121?126を含むものである。」の記載を考慮しても,単に,引用発明の「スイッチ回路4」,(「レベルシフト回路5」,)「階調電圧発生回路17,18」,「デコーダ・階調電圧選択回路6」及び「オペアンプ7」を併せたものが,本願発明の「画素駆動電位生成部」に相当することになるにすぎない。

エ スイッチ
引用発明の「スイッチ回路8は,液晶用駆動回路Aの2系統回路の2端子で共用し,各端子に時系列に正および負の電圧を出力するとともに,2端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御され」,「タイミング制御回路15に入力される極性信号POLとラッチ信号STBによって,スイッチ回路4およびスイッチ回路8が交互に切り換わることにより,液晶用駆動回路Aの2系統の回路のどちら側に64階調の映像データを経由するかによって,液晶電極に対し正,負の電圧が交互に印加され」る。また,引用発明のスイッチ回路8の出力端子Y1?Ym(引用例の【図1】を参照。)がLCDパネルEのソースラインに接続されていることは,当業者において自明である。
そうしてみると,引用発明の「スイッチ回路8」は,本願発明の「前記第1画素駆動電位を前記ソースラインの内の1に供給すると共に前記第2画素駆動電位を当該1のソースラインとは異なる他のソースラインに供給する第1状態と,前記第1画素駆動電位を前記他のソースラインに供給すると共に前記第2画素駆動電位を当該1のソースラインに供給する第2状態とを周期的に切り替えるスイッチ」に相当する。

オ 制御手段
引用例の【図2】(c)の回路図にも示されているとおり,引用発明において,「タイミング制御回路15に入力するラッチ信号STBがハイレベル(H)の期間では,スイッチ回路8のスイッチ制御によって接点8_(1),8_(2),8_(3),8_(4)がオフ」する。
そうしてみると,引用発明の「タイミング制御回路15」と本願発明の「制御手段」は,「前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段」の点で一致する。

カ 表示パネルの駆動装置
すでに述べたとおり,引用発明の「マトリクス型液晶表示装置の液晶Eは,片側に液晶用駆動回路Aが配置され片側配置ドット反転駆動される構成のもの」である。そして,このような液晶E(例えば,図13(b)のLCDパネルEを参照。)が,「2次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネル」であることは,当業者において自明である。
また,引用発明の「液晶用駆動回路Aは,印加された映像データに応じ,供給された液晶駆動電圧の1/2の電圧,または液晶共通電極の電圧Vcomを基準として,正及び負の電圧を出力するもの」である。
そうしてみると,引用発明の「液晶用駆動回路A」(シフトレジスタ回路1と,データレジスタ回路2と,ラッチ回路3と,レベルシフト回路5と,デコーダ・階調電圧選択回路6及び階調電圧発生回路16と,演算増幅器(オペアンプ)7),「スイッチ回路4」,「スイッチ回路8」及び「タイミング制御回路15」を併せたもの(以下「LCDドライバ」と総称する。)は,本願発明の「2次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置」に相当する。

なお,引用例の段落【0022】には,「図1において,本発明の実施形態1に係るマトリクス型液晶表示装置は,液晶用駆動回路Aと,スイッチ回路4,8とを有している。」と記載される一方,【図1】からは,スイッチ回路4等を含む全ての回路が「液晶用駆動回路A」であるとも解されるが,いずれにせよ,引用例には,本願発明の表示パネルの駆動装置に対応する構成が開示されている。
また,引用発明において,「スイッチ回路8は,共通端子スイッチ8aを有し,共通端子スイッチ8aは,液晶用駆動回路Aの全出力端子Y1?Ymを共通に接続し」,また,「タイミング制御回路15に入力するラッチ信号STBがハイレベル(H)の期間では,スイッチ回路8のスイッチ制御によって接点8_(1),8_(2),8_(3),8_(4)がオフ」するとともに「接点8_(5),8_(6),8_(7)がオンし,液晶用駆動回路Aの全出力端子Y1?Ymが液晶駆動電圧の1/2の電圧,実施形態では5Vにリセットされ」る(以下,この構成を「リセット手段」という。)。
しかしながら,本件特許請求の範囲には,本願発明のスイッチ及び制御手段が,リセット手段を具備しないとは記載されていない。本願発明の要旨には,スイッチ及び制御手段が,リセット手段を具備する態様も含まれる(リセット手段の有無が,特許請求の範囲の記載上,相違点として認められるものではないことは,前審(拒絶査定)においても指摘したところである。)。
また,本件出願の図2には,ソースラインの電位が,「SWOFF」の立ち上がりとともに,所定電位に固定される様子が見て取れるところであるから,本願発明においても,事実上,リセット手段が設けられている(明記されていないだけ)と解するのが妥当である。

(2) 一致点及び相違点
対比結果を整理すると,本願発明と引用発明のLCDドライバの一致点及び(一応の)相違点は,以下のとおりである。
ア 一致点
「 2次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって,
ロード信号に応じて,前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と,
前記ラッチ部から出力された前記画素データ片の各々に基づき,所定基準電位よりも高い第1画素駆動電位及び前記所定基準電位よりも低い第2画素駆動電位を生成する画素駆動電位生成部と,
前記第1画素駆動電位を前記ソースラインの内の1に供給すると共に前記第2画素駆動電位を当該1のソースラインとは異なる他のソースラインに供給する第1状態と,前記第1画素駆動電位を前記他のソースラインに供給すると共に前記第2画素駆動電位を当該1のソースラインに供給する第2状態とを周期的に切り替えるスイッチと,
前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と,を有する表示パネルの駆動装置。」

イ 相違点
本願発明の制御手段は,「前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り」前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段であるのに対し,引用発明の制御手段(タイミング制御回路15)は,これが明らかではない点。

(3) 判断
引用発明の「ラッチ回路3は,データレジスタ回路2からのnビットのデータをラッチ信号によって一括でラッチするものであり,2系統のラッチ回路21とラッチ回路22との組合せでm個設けられ」ているところ,この「ラッチ信号」と「タイミング制御回路15に入力するラッチ信号STB」が同一タイミングであることは,技術的にみて明らかである。
すなわち,(A)仮に,ラッチ回路3へ「ラッチ信号」を供給するタイミングが「ラッチ信号STB」がハイレベルになるタイミングよりも早い(例:1クロック早い)と,本来,次行の画素に与えるべき電圧(映像信号)がソースラインに漏れてしまう。また,(B)仮に,ラッチ回路3へ「ラッチ信号」を供給するタイミングが「ラッチ信号STB」がハイレベルになるタイミングよりも遅い(例:1クロック遅い)と,その期間が,駆動時間のロスとなる。そして,引用例の図1からは,タイミング制御回路15からラッチ回路3に伸びる配線が見て取れるから,引用例に接した当業者ならば,ラッチ回路3の「ラッチ信号」と「ラッチ信号STB」は同一であると理解する。少なくとも,前記(A)及び(B)の理由により,当業者が「ラッチ信号」と「ラッチ信号STB」に同一の動作をさせることは容易である。
また,引用発明の「ラッチ信号STB」がハイレベルの期間において,引用発明の画素駆動電位生成部の出力はソースライン(負荷)に接続されておらず速やかに目標電位に到る(整定時間は僅かである)から,ソースラインをリセットする時間(ソースラインの電荷が伝搬遅延しつつ放電される時間)内に収まることは明らかである。少なくとも,当業者が,引用発明の画素駆動電位生成部の駆動能力を,リセット時間内に収まる程度とすることは容易である。
そうしてみると,引用発明の制御手段も「前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」との要件を満たすものであるから,本願発明は,引用例に記載された発明である(29条1項3号)。あるいは,少なくとも,当業者において,引用発明の制御手段を「前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」ものとすることは,容易であるから,本願発明は,引用発明に基いて容易に発明できたものである(29条2項)。

なお,特許請求の範囲の「前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」との記載は,「前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り」に該当しない期間におけるスイッチの制御を特定するものではないから,本願発明の要旨には,画素駆動電位生成部の出力が目標電位に到った後の所定期間TPTにおいても「前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」態様も含まれる。
念のために,発明の詳細な説明の記載を参照すると,本願発明の実施例において,画素駆動電位生成部とソースラインとの電気的接続が遮断される所定期間TPTは,「ロード信号LOADが供給開始された時点(論理レベル0から論理レベル1へ遷移した時点)から1走査ライン分の画素データPDの全てが第2ラッチ群(608_(1)?608_((n/6)))に取り込まれるまでに費やされる時間よりも長い時間」(段落【0052】)として設定され(ソースドライバが駆動すべきソースラインの本数が多ければ多いほど長い時間に設定され),「所定期間TPTの経過後に表示パネル20及びソースドライバ部12間を接続した際に,ソースライン上において表示パネル20の負荷容量に伴う電圧上昇(又は下降)が生じても,この際,画素駆動電位生成部GPにて生成された画素駆動電位(V+,V-)は既に目標電位に到っている。」(段落【0055】)というものであるから,本願発明においても,画素駆動電位生成部GPの出力はソースライン(負荷)に接続されておらず速やかに目標電位に到り,その後,所定期間TPTが終了するものである。
あるいは,前審(拒絶査定)においても指摘したとおり,所定の非導通期間を有するスイッチ回路等により,ソースラインへの出力タイミングを調整する構成を具備するソースドライバは,特開2004-301946号公報(特に,段落【0127】及び図1,12参照)及び特開平11-030972号公報に記載されているように周知の技術にすぎず,引用発明においても,タイミング調整を目的として適宜採用しうる構成である。

(効果について)
また,引用発明のLCDドライバのタイミング制御回路15,あるいは,少なくとも,引用発明に基づいて当業者が容易に発明できたLCDドライバのタイミング制御回路15は,「前記ロード信号が供給されてから,前記画素駆動電位生成部にて生成された前記第1及び第2画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」ものであるから,本願発明の効果は,引用発明のLCDドライバが奏する効果であるか,少なくとも,引用発明のLCDドライバから容易に思到しうる範囲内において奏される効果であり,顕著なものとはいえない。

6 まとめ
本願発明は,その出願前に日本国内又は外国において,頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法29条1項3号に該当し,特許を受けることができないものであり,少なくとも,本願発明は,その出願前に日本国内又は外国において,頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができないものである。
したがって,他の請求項に係る発明ついて審理するまでもなく,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2014-11-19 
結審通知日 2014-11-25 
審決日 2014-12-08 
出願番号 特願2008-298075(P2008-298075)
審決分類 P 1 8・ 121- Z (G09G)
P 1 8・ 113- Z (G09G)
最終処分 不成立  
前審関与審査官 森口 忠紀田中 富雄田邉 英治  
特許庁審判長 酒井 伸芳
特許庁審判官 樋口 信宏
中塚 直樹
発明の名称 表示パネルの駆動装置  
代理人 藤村 元彦  
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