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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) G01R
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G01R
管理番号 1303802
審判番号 不服2013-10688  
総通号数 189 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-09-25 
種別 拒絶査定不服の審決 
審判請求日 2013-06-07 
確定日 2015-07-31 
事件の表示 特願2010-544999「システムオンチップのスキャンパスの部分を分離するための装置及び方法」拒絶査定不服審判事件〔平成21年8月 6日国際公開,WO2009/097088,平成23年4月21日国内公表,特表2011-512523〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 事案の概要
1 手続の経緯
本件出願は,特許法184条の3第1項の規定により平成21年1月21日(パリ条約による優先権 外国庁受理 平成20年1月30日 アメリカ合衆国)にされたとみなされる特許出願であって,その手続の経緯の概要は,以下のとおりである。
平成24年 7月13日:拒絶理由通知(同年同月18日発送)
平成25年 1月18日:意見書
平成25年 1月18日:手続補正書
平成25年 2月 5日:拒絶査定(同年同月7日送達)
平成25年 6月 7日:手続補正書
平成25年 6月 7日:審判請求
平成25年 8月 1日:手続補正書
平成25年 8月28日:前置報告
平成26年 1月 8日:審尋
平成26年 7月 8日:回答書
平成26年 7月31日:拒絶理由通知(同年8月5日発送)
平成27年 2月 5日:意見書(以下「本件意見書」という。)
平成27年 2月 5日:手続補正書(以下「本件補正」という。)

2 本願発明
本件出願の特許請求の範囲の請求項1に係る発明は,本件補正によって補正された,特許請求の範囲,明細書及び図面の記載からみて,本件補正による補正後の特許請求の範囲の請求項1に記載されたとおりの,以下のものである(以下「本願発明」という。)。
「 システムオンチップ装置であって,
少なくとも第1の階層レベルを備えるスキャンパスであって,前記第1の階層レベルが,第2の階層レベルを選択及び選択解除する少なくとも1つのマルチプレクサを含む階層使用可能コンポーネントを含む複数のコンポーネントを備え,前記第2の階層レベルが少なくとも1つのコンポーネントを備え,データは前記第1の階層レベルの前記コンポーネントに印加される少なくとも1つの制御信号を使用して前記第1の階層レベル内で伝搬されるスキャンパス,及び
前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理を備えた装置。」

3 当審判体の拒絶の理由
当審判体の拒絶の理由は,概略,以下のとおりである。
(理由1)この出願は,特許請求の範囲の記載が,請求項1に係る発明の制御論理は発明の詳細な説明に記載したものであるとはいえない点で,特許法第36条第6項第1号に規定する要件を満たしていない。

(理由2)この出願の請求項1に係る発明は,その優先日前に日本国内又は外国において,頒布された下記の引用例1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない,また,この出願の請求項1に係る発明は,その優先日前に日本国内又は外国において,頒布された下記の引用例1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
引用例1:特許第2778692号公報
引用例2:特開昭62-93672号公報
引用例3:特表2004-500712号公報
引用例4:特開昭63-243890号公報
引用例5:特開平4-357477号公報
(引用例2?5は,システムオンチップやマルチプレクサ等の構成について,バウンダリスキャンの周知技術を示す文献として示したものである。)

第2 当審判体の判断
1 理由1(36条6項1号)について
(1) 本願発明は,「前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」の構成を具備する。
しかしながら,発明の詳細な説明には,「前のデータの伝搬」及び「独立して」という記載は存在しない。また,これら記載の意味を示唆する記載も存在しない。
したがって,本願発明の制御論理は,発明の詳細な説明に記載されたものであるとはいえない。

(2) ところで,「前」とは,通常,「物の正面にあたるところ。」,「ある時点より早いこと。」,「それ相当のもの。また,そのものとしての面目。」(広辞苑6版)等を意味する。そして,本件においては,「ある時点より早いこと」以外では,意味が通じない。したがって,本件において「前」は,「ある時点より早いこと」の意味で用いられていると推測できる。
また,「独立」とは,通常,「それだけの力で立っていること。」,「個人が一家を構え,生計を立て,私権行使の能力を有すること」,「単独で存在すること。他に束縛または支配されないこと。ひとりだち。特に,一国または団体が,その権限行使の能力を完全に有すること。」(広辞苑6版)等を意味する。そして,強いて言うならば,本件において「独立」は,「他に束縛または支配されないこと」の意味で用いられていると,一応,仮定できる。
さらにまた,「制御」とは,通常,「相手が自由勝手にするのをおさえて自分の思うように支配すること。統御。」,「機械や設備が目的通り作動するように操作すること。」(広辞苑6版)を意味する。そして,本件において「制御」は,「機械や設備が目的通り作動するように操作すること。」の意味で用いられていると,解することができる。
そうしてみると,特許請求の範囲の請求項1の「前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する制御論理」との記載は,「前記第2の階層レベル内のデータの伝搬の時点より早い時点の伝搬である,前記第1の階層レベル内のデータの伝搬から束縛されない状態で,(a)前記第2の階層レベル内のデータを伝搬させたいときには伝搬させ,また,(b)前記第2の階層レベル内のデータを伝搬させたくないときには伝搬させないようにする制御論理」のことを意味すると仮定できる。
しかしながら,仮に,このように理解するとしても,以下に示すとおり,発明の詳細な説明には,このような制御論理は記載されていない。

すなわち,発明の詳細な説明には,本願発明の「システムオンチップ」に関して,図4とともに,「システムオンチップ400」(以下「実施例」という。)が記載されている。
【図4】

ア 図4及びその説明(段落【0031】?【0058】,特に,段落【0033】,【0036】?【0037】,【0046】?【0047】及び【0051】)からは,以下の,実施例の回路構成が理解できる(下線は当審判体が付した。以下同様。)。
5つのコンポーネント410_(1),420,410_(2),410_(3),410_(4)は,それぞれ,端子TDI及び端子TDOを有する(コンポーネント410_(3),410_(4)には,「TDI」の表記がないが,回路構成上,明らかに有する。)。
コンポーネント410_(1)の端子TDOは,コンポーネント420の端子TDIに接続され,コンポーネント420の端子TDOは,コンポーネント410_(2)の端子TDIに接続されている。コンポーネント420の端子WSIoは,コンポーネント410_(3)の端子TDIに接続され,コンポーネント410_(3)の端子TDOは,コンポーネント410_(4)の端子TDIに接続され,コンポーネント410_(4)の端子TDOは,コンポーネント420の端子WSOiに接続されている。なお,コンポーネント410_(1)の端子TDI及びコンポーネント410_(2)の端子TDOがテストシステムに接続されることは,自明である(図6からも確認できる。)。
「ShDR」及び「UpDR」と呼ばれる,2つの制御信号が,コンポーネント410_(1),420,410_(2),410_(3),410_(4)に,それぞれ,印加されている。制御信号は,コンポーネント410_(1),420,410_(2)に対しては,論理ゲートを介することなく印加されている。制御信号は,コンポーネント410_(3),410_(4)に対しては,フィルタリング制御論理430を介して印加されている。
フィルタリング制御論理430は,制御信号とUpSIB出力との間で,論理積の演算を行う。UpSIBが「1」のとき,制御信号はフィルタリング制御論理430を通過して,コンポーネント410_(3),410_(4)に与えられる。UpSIBが「0」のとき,制御信号はフィルタリング制御論理430を通過することができず,コンポーネント410_(3),410_(4)に与えられない。

イ 図5A?D及びその説明(段落【0061】?【0070】)からは,UpSIBが「0」の場合における,以下の,実施例のスキャン動作が理解できる。
制御信号ShDRが「1」の状態でクロックを進めると,コンポーネント410_(1)の端子TDIに与えられた入力ビットストリームが,コンポーネント410_(1)のキャプチャレジスタ,コンポーネント420のSIB,コンポーネント410_(2)のキャプチャレジスタを伝搬して,コンポーネント410_(2)の端子TDOから出力される。コンポーネント410_(3)のキャプチャレジスタの値及び410_(4)のキャプチャレジスタの値は変化しない(入力ビットストリームは,コンポーネント410_(3)のキャプチャレジスタ,コンポーネント410_(4)のキャプチャレジスタを伝搬しない。)。
回路動作から見て,コンポーネント420のSIBに与えられるクロックが,コンポーネント410_(1)のキャプチャレジスタ及びコンポーネント410_(2)のキャプチャレジスタにも与えられていることは自明である。

ウ 図5E及びその説明(段落【0071】?【0073】)からは,UpSIBが「0」の場合における,以下の,実施例の更新動作が理解できる。
制御信号UpDRが「0」から「1」になると,コンポーネント410_(1)のキャプチャレジスタの値,コンポーネント410_(2)のキャプチャレジスタの値が,それぞれ,コンポーネント410_(1)の更新レジスタ,コンポーネント410_(2)の更新レジスタに格納される。コンポーネント410_(3)のキャプチャレジスタの値,コンポーネント410_(4)のキャプチャレジスタの値は,コンポーネント410_(3)の更新レジスタ,コンポーネント410_(4)の更新レジスタに格納されない。

エ 図示されていないが,図4,図5A?E及びその説明(段落【0032】?【0073】,特に,段落【0045】)の記載に基づくと,UpSIBが「1」の場合における,以下の,実施例のスキャン動作が理解できる。
制御信号ShDRが「1」の状態でクロックを進めると,コンポーネント410_(1)の端子TDIに与えられた入力ビットストリームが,コンポーネント410_(1)のキャプチャレジスタ,コンポーネント420のSIB,コンポーネント410_(3)のキャプチャレジスタ,コンポーネント410_(4)のキャプチャレジスタ,コンポーネント410_(2)のキャプチャレジスタを伝搬して,コンポーネント410_(2)の端子TDOから出力される。
回路動作を整合的に理解すると,コンポーネント420のSIBに与えられるクロックが,フィルタリング制御論理430と同様の制御論理を介して,コンポーネント410_(3)のキャプチャレジスタ及びコンポーネント410_(4)のキャプチャレジスタにも与えられているはずである。

オ 図示されていないが,図4,図5A?E及びその説明(段落【0032】?【0073】,特に,段落【0045】及び【0073】)の記載に基づくと,UpSIBが「1」の場合における,以下の実施例の更新動作が,理解できる。
制御信号UpDRが「0」から「1」になると,コンポーネント410_(1)のキャプチャレジスタの値,コンポーネント410_(2)のキャプチャレジスタの値,コンポーネント410_(3)のキャプチャレジスタの値,コンポーネント410_(4)のキャプチャレジスタの値が,それぞれ,コンポーネント410_(1)の更新レジスタ,コンポーネント410_(2)の更新レジスタ,コンポーネント410_(3)の更新レジスタ,コンポーネント410_(4)の更新レジスタに格納される。

カ 図示されていないが,図4,図5A?E及びその説明(段落【0032】?【0073】,特に,段落【0042】及び【0043】)の記載に基づくと,以下の,実施例の選択動作が理解できる。
コンポーネント420のSIBに「1」が伝搬した状態で制御信号UpDRを「1」にしてクロックTCKを「1」から「0」にすると,コンポーネント420のUpSIBに「1」が格納される。

キ 具体的に図示されていないが,図4,図5A?E及びその説明(段落【0032】?【0073】,特に,段落【0042】及び【0043】)の記載に基づくと,以下の,実施例の選択解除動作が理解できる。
コンポーネント420のSIBに「0」が伝搬した状態で制御信号UpDRを「1」にしてクロックTCKを「1」から「0」にすると,コンポーネント420のUpSIBに「0」が格納される。

そうしてみると,発明の詳細な説明には,本願発明の「システムオンチップ装置」,「第1の階層レベル(のコンポーネント)」,「第2の階層レベル(のコンポーネント)」,「制御信号」及び「制御論理」の各々に,一応,対応付け可能な実施例の構成として,「システムオンチップ400」,「コンポーネント410_(1),コンポーネント420,コンポーネント410_(2)」,「コンポーネント410_(3),コンポーネント410_(4)」,「ShDR(,UpDR)」及び「フィルタリング制御論理430」が開示されている。
しかしながら,当該実施例においては,(a')制御論理(フィルタリング制御論理430)が,第2の階層レベル内のデータ(コンポーネント410_(3),コンポーネント410_(4)のキャプチャレジスタの値)を伝搬させたいときには,その時点より早い時点で,あらかじめ,前記「カ」の選択動作を行うことが必要である(「前のデータの伝搬」として,コンポーネント420のSIBに「1」を伝搬させることが必要である。)。また,(b')制御論理が,第2の階層レベル内のデータを伝搬させたくないときには,その時点より早い時点で,あらかじめ,前記「キ」の選択解除動作を行うことが必要である(「前のデータの伝搬」として,コンポーネント420のSIBに「0」を伝搬させることが必要である。)。

したがって,発明の詳細な説明には,「前記第1の階層レベル内の前のデータの伝搬に依存して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」(第2の階層レベル内のデータを伝搬させるに際して,第1の階層レベル内のデータを伝搬させることが必要な構成)は記載されているけれども,「前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」(第1の階層レベル内のデータを伝搬させることなく,第2の階層レベル内のデータを伝搬させることができる構成)は記載されていない。
なお,第2の階層レベルの選択動作/選択解除動作に関して,発明の詳細な説明の段落【0092】及び【0093】には,SIBセルを使用する構成及びUpSIBレジスタの値を使用する構成は,例示である旨が記載されている。しかしながら,このような特許明細書における常套句があるからといって,本願発明が,発明の詳細な説明に記載したものであることにはならない(「例示である」と言及しただけで,それ以外の構成が記載されていることにはならない。)。
また,請求人も,本件補正は,本件出願の図4及び関連する明細書の記載に基づくと主張しているところである。

(3) 小括
以上のとおりであるから,この出願は,特許請求の範囲の記載が,請求項1に係る発明の制御論理は発明の詳細な説明に記載したものであるとはいえない点で,特許法第36条第6項第1号に規定する要件を満たしていない。

2 理由2(29条1項3号及び29条2項)について
本件出願の発明の詳細な説明の段落【0011】には,以下のとおり記載されている。
「【0011】フィルタリング制御論理は,(第1の階層レベルのコンポーネントへの制御信号の印加を変更することなく)第2の階層レベルのコンポーネントへの制御信号の印加が変更されるように,スキャンパスの全てのコンポーネントに通常印加される制御信号をフィルタリングする。このように,第2の階層レベルが選択解除されるとき,ビットストリーム値が引き続き第1の階層レベルを通じて伝搬される間,ビットストリーム値は第2の階層レベル内で伝搬されない。従って,第2の階層レベルが選択解除されている間,第2の階層レベルは,スキャンパスから効果的に分離される(つまり,第2の階層レベル内でデータを全く伝搬しないように完全に非アクティブ化される)。」
段落【0011】の記載によると,本願発明の「前記第2の階層レベル内のデータの伝搬を制御する」とは,「前記第2の階層レベル内のデータの伝搬を止める」(伝搬させない)ことを意味すると解することができ,このような理解は前記1(2)で述べた実施例の回路動作とも整合する。また,「前のデータの伝搬」を「全ての前のデータの伝搬」と限定的に解釈する必要はなく,このように理解すると前記1(2)で述べた実施例の回路動作とも整合する(「前記第2の階層レベル内のデータの伝搬を止める」ための「0」データの伝搬以外の,データの伝搬との関係においては,当然,独立している。)。
しかしながら,仮に,このように本願発明を解釈しても,以下のとおり,当審判体の拒絶の理由の,理由2が解消しない。

(1) 引用例1の記載
引用例1には,以下の事項が記載されている。なお,下線は当審判体が付した。また,行数は,各頁中央に記載された数字に基づいている。

ア 2欄11行?3欄25行
「従来の技術及び問題点
面取付け装置,用途向けIC(ASIC)及び両側を持つボートの開発により,ボード・レベルの試験が急速に大きな問題になりつつある。密度が一層高くなると共に,試験のコストも急激に上昇する。
試験能力を改善すると共に試験のコストを切下げるためにICの設計で使われる1つの方式は,主論理回路の設計の区分を別々に試験し得るモジュールに区画することである。この区画は,シフトレジスタ・ラッチ(SRL)又は走査レジスタ(SR)の何れかを用いて,モジュールを境界走査リングで取囲むことによって行なわれる。明確に限定された任意の論理ブロックの境界でも,同じ方式を使うことができる。ICのI/O構造の回りに境界走査方式を利用すると,ICレベルと同じく,ボード・レベルでも同様な利点が得られる。
従来,境界走査方式を用いるシステムでは,走査の長さと,SRLとのインターフェース接続に必要されるコネクタの数との間で兼合いがあった。最小限の数のコネクタを使った場合(即ち,試験データ/結果の入出力の走査に必要なコネクタだけを使った場合),走査の長さは膨大になることがある。試験する点の数をどれだけ少なくしても,走査の長さは変わらない。この代わりに,走査の長さを一層小さいセグメントに分割することができるが,アクセス線(コネクタ)が比例的に増加する。
走査の長さが一定と云う制約がある為,システム・レベルの試験(即ち,多数のIC)に関連して,論理ブロックを試験し得るICの内部に境界走査試験を追加することを考えるのは実際的でなかった。この結果,IC及びボード又はシステムに対して別々の試験方法を使わなければならなかった。」

イ 3欄26行?4欄29行
「問題点を解決するための手段及び作用
この発明は,その通路が試験される論理区分だけを通る様に,連続的な走査通路を圧縮又は拡張することができる様にする。この高速走査(FSCAN)方式が,装置選択モジュール(DSM)と呼ぶ簡単な論理設計を用いて構成される。
FSCANを使うことにより,直列データ・リングに接続される装置を選択し又は選択解除し,直列通路が装置の内部走査通路を通るか又はそれを側路することができる様にする。更に,FSCANをICの設計で用いて,内部走査試験の為に,コア論理回路の区分を仕切ることができる。従来の走査通路に比べたFSCANの利点は,走査通路のロード及びアンロードに必要な試験時間が短縮され,個別の装置走査付能制御信号に対する追加のICピン及びボードI/Oコネクタの必要がなくなることである。
FSCAN方式の別の利点は,走査通路が故障に対して一層寛容性を持つ様にする傾向があることである。例えば,主走査通路に接続された走査サブリングが短絡又は開路状態になって,残りの走査通路が働かなくなった場合,FSCANの装置選択モジュール(DSM)を使って単純に選択解除することができる。一旦DSMが選択解除されると,主走査通路は単にそのサブリングを側路する。
この発明の目的は,試験に必要なコネクタの数を最小限にすることである。
この発明の目的は境界走査試験を,個別の装置の一部分,個別の装置全体,又は一群の装置及びシステムに対して実行することができる様にすることである。
この発明の別の目的は,走査時間を最小限にする様に,可変の走査の長さをとれる様にすることである。
この発明の別の目的は,一層高度の故障に対する寛容性を持たせることである。
上記並びにその他の目的が,何れもデータを選択的に送り且つ受取る入力線及び出力線を持つ複数個の論理装置を持っていて,該論理装置の内の第1及び第2の装置は何れも更に論理コア及び多数のビット位置を持つ走査セルを持ち,該走査セルは論理的に前記第1及び第2の論理装置の論理コアと入力線及び出力線の間に配置されていて,前記多数のビット位置の内の選ばれたビットは,制御のもとに選択的に前記データの代わりに置換され,前記第1及び第2の論理装置の各々が,該第1及び第2の論理装置の夫々の走査セルに接続された装置選択モジュールを含み,前記第1の論理装置の装置選択モジュールが第1のバスにも結合されて試験データ・ビットを受取ると共に,前記第2の論理装置の装置選択モジュールにも第2のバスを介して結合されており,前記第1の論理装置の装置選択モジュールは,選ばれた試験データ・ビットに応答して,該試験データ・ビットの内の選ばれたビットを選択的に前記第1の論理装置の装置選択モジュールに接続された走査セルにロードすると共に,他の選ばれた試験データ・ビットを前記第2の論理装置の装置選択モジュールに前記第2のバスを介して送り,前記装置選択モジュールが接続された走査セルによるデータの置換を制御する境界走査試験装置によって達成される。」

ウ 4欄30行?6欄12行
「実 施 例
装置選択モジュール(DSM)は他の形式の走査の設計に使うことができるが,現在好ましいと考えられる実施例はDSMを境界走査に使う。境界走査は,論理素子(1つ又は複数)を走査通路によって取囲み,走査通路を介して素子(1つ又は複数)を制御し且つ観測することができる様にする試験方式である。境界走査セルは典型的には直列シフトレジスタで構成される。試験の間,各々のシフトレジスタのビットは,境界走査によって取囲まれた素子に出力をデータし,又はそれからのデータをロードすることができる。通常の動作では,シフトレジスタの各ビットは,システムの入力及び出力がシフトレジスタの中を邪魔されずに伝搬することできる様にする側路能力を持っている。こういう境界走査セルは当業者に知られている。
第1図について説明すると,論理装置1が論理コア102を持ち,この論理コアが境界走査セル101及び103に取囲まれている。
【第1図】

バス105の通常の到来データを走査セル101で捕捉することもできるし,或いは論理コア102に供給するバス106へ通過させることもできる。この代わりに,走査セル101に記憶されたデータをバス106に供給して論理コア102に送ることができる。同様に,論理コア102からバス107に出るデータ出力を走査セル103で捕捉するか,或いはバス108へ通過させることができる。走査セル103からバス108にデータを出力することもできる。
論理装置2及び100は,走査入力セル121,131,入力バス108,112,内部入力バス109,113,論理コア122,132,内部出力バス110,114及び出力バス111,115を持つ点で,論理装置1と同様である。論理装置1,2及び100は,DSM104,124,134,DSM外部走査データ入力バス150,153,157,DSM外部走査データ出力バス153,156,160,DSM外部制御入力バス180,DSM内部走査データ出力バス151,154,158,DSM内部走査データ入力バス152,155,159,DSM内部制御出力バス181,182,183,及び内部走査セル接続バス161,162,163をも持っている。
この発明は装置選択モジュール(DSM)104,124,134を用いて,外部制御バス180と共に外部走査データ入力バス150,153,157及び出力バス153,156,160で構成される1次走査リングが,埋込まれたそれより低いレベルの走査リングを選択してアクセスすることができる様にするメカニズムとする。こうして,1次走査リングは,この1次走査リングに取付けられた1つ又は更に多くのサブリングを含む様に拡張することができる。1次走査リングに取付けた各々のサブリングが,他のレベルのサブリングを次々に選択してアクセスすることができ,こうして走査サブリングの階級を作ることができる。サブリングに対するアクセスが完了した後,1次走査リングは,選択されたサブリングを選択解除することにより,普通の長さに圧縮することができる。
選択解除されるサブリングは,そのDSMを走査動作の間に論理1にセットすることによって選択される。選択されたサブリングは,走査の間にそのDSMを論理0にセットすることによって選択解除される。DSMの選択又は選択解除に使われる走査をマッピング走査と呼ぶ。電源を投入した時又はリセットした時,全てのサブリングのDSMは選択解除状態に初期設定される。
階級形走査リング構造を設ける他に,DSMを使って,走査回路網にある各々のサブリングに対する制御信号をゲートすることができる。走査セル101,103,121,123,131,133は,それらが走査動作及び試験動作を行なうことができる様にする或る制御入力を持っている。或るDSMが選択された場合,それはこれらの制御信号が走査セルへ通過することができる様にする。選択解除されると,制御信号はゲート動作によってオフになる。
DSMを使うと,主に2つの利点がある。1番目は,拡張した走査通路の全長にわたって直列データのクロック動作をしなくて済むことにより,選択されたサブリングまでのアクセス時間が短かくなる。2番目は,1つ又は更に多くのサブリングの開路が走査リングの全体を不作動にしない。」

エ 6欄48行?7欄4行(途中まで)
「 走査セルにデータを挿入する為には2回の走査が必要である。第1の走査を使って,走査通路にどのDSMを入れるか(従ってどの走査セルにするか)を選択する。或るDSMが選択された場合,それはデータをそれに関連した走査セルに通し,そうでない場合はデータを通過させる。第2の走査を使って,選択された走査セルにデータを挿入し,それからデータを抽出する。」

オ 7欄35?49行
「 第2図には,好ましい一実施例のDSM104(第1図から)が示されている。
【第2図】

好ましい実施例は,アンド・ゲート201,202,ナンド・ゲート203,207,インバータ208,ラッチ206,2重ポート・フリップフロップ205,2対1マルチプレクサ204を含む。これらの個別の構造は公知の形式であってよい。
第3図は第2図に使われる2重ポート・フリップフロップ205の現在好ましいと考えられる実施例を示す。
【第3図】

この実施例はD形フリップフロップ251,及び2対1マルチプレクサ250を含む。マルチプレクサ250の作用は,フリップフロップ251のD入力を選択することである。マルチプレクサ選択入力SELが低である場合,D0がフリップフロップ251のD入力に接続される。マルチプレクサ入力SELが高である場合,D1がフリップフロップ251のD入力に接続される。」

カ 7欄50行?9欄7行
「 第1図及び第2図を参照すれば,DSM104に対する入力(CTLIN,CKIN,ENAIN_,RST_,IN1及びIN2)とDSM104からの出力(CTLOUT,CKOUT,ENAOUT_,OUT2及びOUT1)が,バス150,151,152,153,180,181に関係する。入力CTLIN,CKIN,ENAIN_及びRST_が制御入力であり,何れもバス180を介してDSM104に達する。入力IN1は,走査データ入力であり,バス150を介してDSM104に達する。入力IN2は走査セル103からバス152を介して来る。出力CTLOUT,CKOUT及びENAOUT_が,バス181を介して走査セル101,103の両方に入る。出力OUT2がバス151を介して走査セル101に入る。OUT2が内部データ走査通路の始めであり,それが走査セル101を通過し,バス161を通り,走査セル103を通り,バス152からDSM104の入力IN2に戻る。出力OUT1が,DSM104からバス154を経由して出力される。
CKINは走査に使われるクロックである。容易に分かる様に,このクロックは,アンド・ゲート202の為に(ラッチ206の作用によって)DSMが選択されていなければ,走査セル(出力信号CKOUT)に伝達されない。同様に,アンド・ゲート201及びナンド・ゲート203の為に,DSMが選択されなければ,信号CTLOUT及びENAOUT_は走査セルに送られない。
信号CTLINを使って(出力信号CTLOUTとして通すことにより),或る動作を行なうべきであることを走査セルに知らせる。現在好ましいと考えられる実施例では,この信号を使って,普通の手段により,走査セルにデータをラッチする。場合によっては,更に制御作用が必要になるにつれて,余分の線を使うことがある。
ELAIN_は反転(即ち,低で作用する)信号であり,それを使って走査セル及びDSMにデータを走査し或いはそれから外へ走査させる。前に述べた様に,DSMが選択されていなければ,対応する出力信号(ENAOUT_)は走査セルに出力されない。」

キ 11欄6?45行
「 各々のDSMに対し,1走査ビット・オーバヘッドがある。このビットは2重ポート・フリップフロップ205であり,DSMの状態(即ち,選択又は選択解除)を制御する為に使われる。ENAIN_が高になる(走査サイクルの終りを知らせ,強制的に「アイドル」にする)前に作動状態のDSM(選択又は選択解除)にクロックで送込まれた最後のビットが,DSMの次の状態(選択又は選択解除)を決定する。例えば,第2図について云うと,DSM104が現在選択状態で作動状態(Q2が高,ENAIN_が低)であれば,CKINによって2重ポート・フリップフロップ205のQ1にクロックで送込まれた最後の走査ビットが,ENAIN_が高になる(選択走査サイクルの終りを知らせ,DSMをアイドルにする)ことによってGが高に駆動された後,ラッチ206のQ2に転送される。最後のビット(Q1)が1であれば,Q2は1にとどまり,DSMは選択状態及びアイドル(Q1,Q2及びENAIN_が全部高)にとどまる。最後のビット(Q1)が0であれば,Q2が0に変化し,DSMは選択解除状態及びアイドル(Q1及びQ2が低で,ENAIN_が高)になる。アイドルにある間,選択状態でも選択解除状態でも,Q1,並びにそれに伴ってQ2は(RST_が低にならなければ)状態を変えることができず,従って,次の作動状態の走査サイクル(ENAIN_が低になる)は,最後の作動状態の走査サイクルの後にDSMがとる状態で,開始する。
DSMが選択されて作動状態である時,この後のデータは,他の任意のDSM(並びにそのループ)に出力される前に,このDSMに関連した走査ループの中をクロックによって送られる。第1図について説明すると,これは(DSM104が選択されていると仮定すると),バス150から入ってきたデータがDSM104を通り,バス151に行き,走査セル101を通り,バス161を伝わって,走査セル103を通り,バス152からDSM104を通って,バス153に出ていくことを意味する。DSMが選択解除で作動状態である時,この後のデータは,他の任意のDSM(並びにそのループ)に出力される前に,このDSMの中だけをクロックで送られる。もう一度第1図について説明すると,これは(DSM104が選択解除であると仮定すると),バス150から入ってきたデータがDSM104に入り,DSMの2重ポート・フリップフロップを通り,バス153を介してDSM104から出ていくことを意味する。」

ク 11欄46行?12欄13行
「 第2図に示した好ましい実施例のDSMは2重ポート・フリップフロップ,ラッチ及び他の論理ゲートを使っているが,これは1つの構成例にすぎないことは云うまでもない。当業者であれば,この発明の範囲内で種々の異なる変更を加えることができよう。
この発明はICあたり1個のDSMを持つ場合に制限されない。この階級形走査を使って,1個のIC内にある個別の論理ブロックを試験することができるし,或いは多数のICで構成された論理ブロックの走査を行なうような更に大形の方式に使うことができる。所定のDSMは,選択可能な走査通路内で,一連の他のDSMを持っていてよい。これらのDSMも,その各々の選択可能な走査通路内に,更に別の一連のDSMを持っていてよい。この為,真に階級形の走査通路構造を作ることができる。この階級内の任意の1つ又は更に多くのDSM(並びにそれに関連した走査通路)を選択又は選択解除することができるから,試験を行なう為の時間の長さは,必要に応じて短くも長くもすることができる。」

(2) 引用発明
引用例1には,第1図とともに,「高速走査方式を採用したIC」(摘記事項イ)として,以下の発明が記載されている(以下「引用発明」という。)。
「 論理装置1は,論理コア102を持ち,この論理コアが境界走査セル101及び103に取り囲まれ,論理装置2及び100は,走査入力セル121,131,入力バス108,112,内部入力バス109,113,論理コア122,132,内部出力バス110,114及び出力バス111,115を持つ点で,論理装置1と同様であり,
論理装置1,2及び100は,DSM104,124,134,DSM外部走査データ入力バス150,153,157,DSM外部走査データ出力バス153,156,160,DSM外部制御入力バス180,DSM内部走査データ出力バス151,154,158,DSM内部走査データ入力バス152,155,159,DSM内部制御出力バス181,182,183及び内部走査セル接続バス161,162,163を持ち,
DSM104,124,134を用いて,外部制御入力バス180とともに外部走査データ入力バス150,153,157及び出力バス153,156,160で構成される1次走査リングが,サブリングを選択してアクセスすることができ,
選択解除されるサブリングは,そのDSMを走査動作の間に論理1にセットすることによって選択され,選択されたサブリングは,走査の間にそのDSMを論理0にセットすることによって選択解除され,
DSMを使って,走査回路網にある各々のサブリングに対する制御信号をゲートすることができ,走査セル101,103,121,123,131,133は,それらが走査動作及び試験動作を行なうことができるようにする制御入力を持ち,DSMが選択されると,制御信号が走査セルへ通過することができ,DSMが選択解除されると,制御信号はゲート動作によってオフになり,
内部走査試験のために,コア論理回路の区分を仕切ることができる,
高速走査方式を採用したIC。」

なお,引用発明の認定に際して参考にした引用例1の記載箇所は,末尾(高速走査方式を採用したIC)を除き,全て摘記事項ウの下線箇所である。また,引用発明の認定に際して,「装置選択モジュール」及び「埋込まれたそれより低いレベルの走査リング」の用語を,それぞれ,「DSM」及び「サブリング」の用語で統一する等の修正を加えている。

(3) 対比
本願発明と引用発明を対比すると,以下のとおりである。
ア 第1の階層レベル
引用発明の論理装置1,2及び100は,「論理装置1は,論理コア102を持ち,この論理コアが境界走査セル101及び103に取り囲まれ,論理装置2及び100は,走査入力セル121,131,入力バス108,112,内部入力バス109,113,論理コア122,132,内部出力バス110,114及び出力バス111,115を持つ点で,論理装置1と同様であり」,という構成を有する。また,論理装置1,2及び100の接続関係は,「論理装置1,2及び100は,DSM104,124,134,DSM外部走査データ入力バス150,153,157,DSM外部走査データ出力バス153,156,160,DSM外部制御入力バス180,DSM内部走査データ出力バス151,154,158,DSM内部走査データ入力バス152,155,159,DSM内部制御出力バス181,182,183及び内部走査セル接続バス161,162,163を持ち」,というものである。そして,引用発明は,「DSM104,124,134を用いて,外部制御入力バス180とともに外部走査データ入力バス150,153,157及び出力バス153,156,160で構成される1次走査リングが,サブリングを選択してアクセスすることができ」る。
したがって,引用発明の「1次走査リング」は,本件発明の「少なくとも第1の階層レベルを備えるスキャンパス」に相当する。

イ 第2の階層レベル
前記アで述べたとおり,引用発明は,「DSM104,124,134を用いて,外部制御入力バス180とともに外部走査データ入力バス150,153,157及び出力バス153,156,160で構成される1次走査リングが,サブリングを選択してアクセスすることができ」る。
したがって,引用発明の「サブリング」は本願発明の「第2の階層レベル(を備えるスキャンパス)」に相当する。

ウ 階層使用可能コンポーネント
引用発明の「DSM」は,「コンポーネント」と称しうる,ひとまとまりの構成要素である。また,「第2の階層レベル」については,前記イの対比のとおりである。
したがって,引用発明の「DSM」と本願発明の「階層使用可能コンポーネント」は,「第2の階層レベルを選択及び選択解除する」「階層使用可能コンポーネント」の点で共通する。

エ 第1の階層レベルのコンポーネント
引用発明の「1次走査リング」は,複数の「DSM」を具備する。
また,「第1の階層レベル」,「第2の階層レベル」及び「階層使用可能コンポーネント」については,前記ア?ウの対比結果のとおりである。
したがって,引用発明の「1次走査リング」と本願発明の「第1の階層レベルを備えるスキャンパス」は,「前記第1の階層レベルが,第2の階層レベルを選択及び選択解除する」「階層使用可能コンポーネントを含む複数のコンポーネントを備え」の点で共通する。

オ 第2の階層レベルのコンポーネント
引用発明の「サブリング」がバウンダリスキャンの直列シフトレジスタからなる各コンポーネントを備えることは,当業者において自明である(摘記事項ウの第1段落からも理解できる。)。また,「第2の階層レベル」については,前記イの対比のとおりである。
したがって,引用発明の「サブリング」は,本願発明の「前記第2の階層レベルが少なくとも1つのコンポーネントを備え」の要件を満たす。

カ 第1の階層レベル内で伝搬されるスキャンパス
前記アで述べた,引用発明の論理装置1,2及び100の構成及び接続関係を考慮すると,引用発明の「DSM外部制御入力バス180」の信号(以下「制御信号180」という。)及び「外部走査データ入力バス150,153,157,DSM外部走査データ出力バス153,156,160」の信号(以下「データ150」という。)は,それぞれ,本願発明の「制御信号」及び「データ」に相当する(摘記事項オ及びカの第1段落からも理解できる。)。
また,「第1の階層レベル」,「第2の階層レベル」及び「階層使用可能コンポーネント」については,前記ア?ウの対比結果のとおりである。
したがって,引用発明の「1次走査リング」は,「データは前記第1の階層レベルの前記コンポーネントに印加される少なくとも1つの制御信号を使用して前記第1の階層レベル内で伝搬されるスキャンパス」の要件を満たす。

キ 制御論理
引用発明は,「DSMを使って,走査回路網にある各々のサブリングに対する制御信号をゲートすることができ,走査セル101,103,121,123,131,133は,それらが走査動作及び試験動作を行なうことができるようにする制御入力を持ち,DSMが選択されると,制御信号が走査セルへ通過することができ,DSMが選択解除されると,制御信号はゲート動作によってオフになり」,という構成を具備する。
また,前記アでも述べた,引用発明の論理装置1,2及び100の構成及び接続関係を考慮すると,ゲートされる制御信号は,前記カで言及した「制御信号180」である(摘記事項カからも理解できる。)。
したがって,引用発明の「DSM」のうち,制御信号をゲートする構成(以下「DSMのゲート」という。)と本願発明の「制御論理」は,「前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」の点で共通する。

ク システムオンチップ装置
引用発明の「IC」と本願発明の「システムオンチップ装置」は,「装置」の点で共通する。

(4) 一致点及び相違点
本願発明と引用発明の一致点及び(一応の)相違点は,以下のとおりである。
ア 一致点
「 装置であって,
少なくとも第1の階層レベルを備えるスキャンパスであって,前記第1の階層レベルが,第2の階層レベルを選択及び選択解除する階層使用可能コンポーネントを含む複数のコンポーネントを備え,前記第2の階層レベルが少なくとも1つのコンポーネントを備え,データは前記第1の階層レベルの前記コンポーネントに印加される少なくとも1つの制御信号を使用して前記第1の階層レベル内で伝搬されるスキャンパス,及び
前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理を備えた装置。」

イ 相違点
(相違点1)
本願発明は「システムオンチップ装置」であるのに対し,引用発明は「IC」である点。

(相違点2)
本願発明の「階層使用可能コンポーネント」は「少なくとも1つのマルチプレクサを含む」ものであるのに対し,引用発明の「DSM」はこれが明らかではない点。

(相違点3)
本願発明の制御論理は,「前記第1の階層レベル内の前のデータの伝搬から独立して」前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理であるのに対し,引用発明の「DSMのゲート」は,これが明らかではない点。

(5) 判断
ア 相違点1について
引用発明は,「内部走査試験のために,コア論理回路の区分を仕切ることができる」,「高速走査方式を採用したIC」である。
そうしてみると,引用発明のICは,事実上,システムオンチップ装置である。あるいは,当業者において,境界走査(バウンダリスキャン)がシステムオンチップ装置に特に適したものであることは,例えば,引用例2の第1図及びその説明,引用例3の図2及びその説明からも理解できることであるから,引用発明のICをシステムオンチップ装置とすることは,当業者が容易にできることである。
相違点1は,相違点ではないか,少なくとも,相違点1に係る構成は,当業者が容易に発明できた構成である。

イ 相違点2について
引用発明の「DSM」の構成例である,引用例1の図2及び3を参照すると,2入力1出力のマルチプレクサを含むDSMが開示されている。
相違点2は,相違点ではないか,少なくとも,相違点2に係る構成は,当業者が容易に発明できた構成である。

ウ 相違点3について
引用発明は「選択解除されるサブリングは,そのDSMを走査動作の間に論理1にセットすることによって選択され,選択されたサブリングは,走査の間にそのDSMを論理0にセットすることによって選択解除され」の構成を具備する。
したがって,引用発明の「DSMゲート」は,前記第1の階層レベル内の1つ前のデータの伝搬(DSMに論理1又は論理0をセットするデータの伝搬)との関係においては「前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」の要件(以下「独立の要件」という。)を満たさないとしても,前記第1の階層レベル内の2つ以上前のデータの伝搬との関係においては,独立の要件を満たす。
相違点3は,相違点ではない。

エ 相違点3に関する請求人の主張について
請求人は,「補正後の請求項1は,「前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」を記載しており,これは,本願の図4におけるフィルタリング制御論理430を指向します。これに対し,引用文献1は,データを挿入する第2の階層レベルのコンポーネントを決定するために,第1のスキャンが第1の階層レベルに対して実行されることを開示しています(引用文献1の4ページ第14欄第1行?第9行参照)。したがって,引用文献1は,第1の階層レベル内の1つ前のデータの伝搬(すなわち,第1のスキャン)に依存する第2の階層レベル内のデータの伝搬(すなわち,第2のスキャン)を開示しています。引用文献1の第2のスキャンは第1のスキャンから独立したものではないので,引用文献1は,補正後の本願の請求項1が記載する「前記第1の階層レベル内の前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬」することを教示も示唆もしておりません。」(本件意見書の「(4) 理由2に関して」)と主張する。
しかしながら,前記ウのとおり,引用発明は,「1つ前」ではない「前記第1の階層レベル内の前のデータの伝搬」との関係においては,独立の要件を満たす。

念のためにいえば,本願発明の図4の実施例においても,前記1(2)カ及びキのとおり,「選択動作のための前のデータの伝搬」及び「選択解除動作のための前のデータの伝搬」との関係においては独立の要件を満たしておらず,それ以外の「前記第1の階層レベル内の前のデータの伝搬」との関係において,独立の要件を満たしているにすぎない。
図4の実施例を考慮すると,なおさら,相違点3は,相違点ではない。

オ 相違点3に関する予備的見解
第2の階層レベルの選択動作/選択解除動作に関して,本件出願の発明の詳細な説明の段落【0092】及び【0093】には,SIBセルを使用する構成及びUpSIBレジスタの値を使用する構成は,例示である旨が記載されている。また,例えば,引用例2の図3及びその説明,特開昭60-154173号公報(以下「周知例1」という。)の第3図及びその説明,特開昭60-239836号公報(以下「周知例2」という。)の第2図及びその説明に記載されているとおり,「データの伝搬によらずに,論理ブロックの選択/選択解除を制御配線により直接行う構成」は,常套手段(以下「常套手段」という。)である。
したがって,常套手段を熟知する当業者が,前記段落【0092】及び【0093】の記載に接したならば,「前記第1の階層レベル内の全ての前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」の構成も,本件特許明細書に記載されており,また,本願発明の要旨に含まれていると理解するかもしれない。

しかしながら,引用発明の「DSM」に関して,引用例1には,「第2図に示した好ましい実施例のDSMは2重ポート・フリップフロップ,ラッチ及び他の論理ゲートを使っているが,これは1つの構成例にすぎないことは云うまでもない。」(摘記事項ク)と記載されている。
したがって,常套手段を熟知する当業者ならば,同様に,引用例1においても「前記第1の階層レベル内の全ての前のデータの伝搬から独立して前記第2の階層レベル内のデータの伝搬を制御する前記第2の階層レベルの前記少なくとも1つのコンポーネントへの前記少なくとも1つの制御信号の印加をフィルタリングする制御論理」の構成が記載されていると理解する。
結局,相違点3は,相違点ではない。
少なくとも,引用例1には,前記摘記事項クの記載があり,さらに,引用例1には,「場合によっては,更に制御作用が必要になるにつれて,余分の線を使うことがある。」(摘記事項カ)とも記載されている。
引用発明の「選択解除されるサブリングは,そのDSMを走査動作の間に論理1にセットすることによって選択され,選択されたサブリングは,走査の間にそのDSMを論理0にセットすることによって選択解除され」の構成に替えて常套手段を採用し,スキャン時間の短縮によりなお一層の高速走査方式とすることは,配線数との兼ね合いにおいて,当業者が適宜採用しうる構成にすぎない。
相違点3に係る構成は,少なくとも,引用発明に基づいて当業者が容易に発明できた構成である。

(6) その他
本件出願の特許請求の範囲の請求項1には,「階層使用可能コンポーネントを含む複数のコンポーネントを備え」と記載され,「階層使用可能コンポーネント及び非階層使用可能コンポーネントを含む複数のコンポーネントを備え」とは記載されていない。ただし,本件出願の発明の詳細な説明には,第1の階層レベルに,階層使用可能コンポーネント(コンポーネント420)及び非階層使用可能コンポーネント(コンポーネント410_(1),410_(2))が含まれる態様しか記載されていない(図4)。
審決の結論には影響しないが,この態様についても検討すると,新たに,以下の相違点4が抽出される。

(相違点4)
本願発明の第1の階層レベルは,「階層使用可能コンポーネント及び非階層使用可能コンポーネントを含む複数のコンポーネントを備え」るのに対し,引用発明の1次走査リングは,全て「DSM」である(以下「相違点4」という。)点。
しかしながら,引用例1には,「1次走査リングに取付けた各々のサブリングが,他のレベルのサブリングを次々に選択してアクセスすることができ,こうして走査サブリングの階級を作ることができ」(摘記事項ウ)と記載されている。
引用発明において走査サブリングの階級を構成した場合において,「上位のサブリング」及び「下位のサブリング」を,それぞれ,「第1の階層レベル」及び「第2の階層レベル」と考えると,結局,相違点4は,相違点ではなくなる。

(7) 小括
以上のとおりであるから,この出願の請求項1に係る発明は,その優先日前に日本国内又は外国において,頒布された引用例1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない,また,この出願の請求項1に係る発明は,その優先日前に日本国内又は外国において,頒布された下記の引用例1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

第3 まとめ
以上のとおりであるから,他の請求項に係る発明について審理するまでもなく,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2015-03-05 
結審通知日 2015-03-10 
審決日 2015-03-23 
出願番号 特願2010-544999(P2010-544999)
審決分類 P 1 8・ 121- WZ (G01R)
P 1 8・ 537- WZ (G01R)
最終処分 不成立  
前審関与審査官 越川 康弘  
特許庁審判長 酒井 伸芳
特許庁審判官 武田 知晋
樋口 信宏
発明の名称 システムオンチップのスキャンパスの部分を分離するための装置及び方法  
代理人 吉澤 弘司  
代理人 岡部 讓  

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