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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1316932
審判番号 不服2015-10393  
総通号数 200 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-08-26 
種別 拒絶査定不服の審決 
審判請求日 2015-06-03 
確定日 2016-08-02 
事件の表示 特願2011-549979「3次元実装方法および装置」拒絶査定不服審判事件〔平成23年 7月21日国際公開、WO2011/087003、請求項の数(10)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成23年1月12日(特許法第41条に基づく国内優先権主張:平成22年1月15日、特願2010-6897号)を国際出願日とする日本語特許出願であって、平成24年5月10日に国内書面が提出され、平成26年8月4日付けで拒絶理由が通知され、これに対して同年10月3日に手続補正書及び意見書が提出されたが、平成27年3月9日付けで拒絶査定がされ、これに対し、同年6月3日に拒絶査定不服の審判請求がなされると同時に手続補正書が提出され、平成28年4月14日付けで当審より拒絶理由(以下「当審拒絶理由」という。)が通知され、同年6月3日に手続補正書が提出されたものである。

第2 本願発明
本願の請求項1ないし10に係る発明は、平成28年6月3日付け手続補正書により補正された特許請求の範囲の請求項1ないし10に記載される事項により特定されるとおりであって、そのうち請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。

「【請求項1】
電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する3次元実装方法において、前記最下層被接合物のアライメント用位置を第1の認識手段で認識して記憶し、複数の上層被接合物のアライメント用位置を第2の認識手段で順次認識し、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合することを特徴とする3次元実装方法。」

第3 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成26年 8月 4日付け(起案日)拒絶理由通知書に記載した理由1によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考

●理由1(特許法第29条第2項)について

・請求項:1-10
・引用文献等:1、2

本願発明には、最下層被接合物のアライメント用位置を第1の認識手段で認識して記憶し、記憶されている最下層被接合物のアライメント用位置を基準にして全ての上層被接合物の位置合わせを行っていることが記載されているのに対して、引用文献1(特に、第9、64-66段落参照)には、基板10の裏面10bに形成されたアライメントマークAMの位置(本願の「最下層被接合物のアライメント用位置」に相当。)を検出し、この検出結果に基づいて複数段に亘って積層される半導体チップ(本願の「全ての上層被接合物」に相当。)と基板10との位置合わせを行うことが記載されているのみで、AMの位置を記憶し、記憶されているAMの位置を用いることが明記されていない。

しかしながら、出願時の技術常識に照らせば、接合物と被接合物の位置合わせを行うにあたっては、接合物及び被接合物の基準位置を認識し、これらを比較してアライメント量を演算するために、接合物及び被接合物の基準位置は認識された後に少なくとも一時的に記憶手段によって記憶され、演算の際にそれらが読み出されて用いられているものと認められる。
してみると、上記の点は、引用文献1には明記はされていないものの、引用文献1に記載されているに等しい事項と認められる。

その余の構成については、先の拒絶理由の検討のとおりである。

よって、補正後の請求項1-10に係る発明は、引用文献1及び2に記載された発明に基づいて当業者が容易に想到し得たものであるから、特許法第29条第2項により、拒絶されるべきものである。


<引用文献等一覧>

1.特開2004-273525号公報
2.特開2005-183580号公報」

また、平成26年8月4日付け拒絶理由通知の概要は、次のとおりである。
「1.この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。


<理由1について>
・請求項 1-12
・引用文献 1,2
・備考
引用文献1の特に、【0009】,【0054】,【0055】,【0064】-【0066】に開示された貫通電極を備えた被接合物である半導体チップを基板裏面に形成されたアライメントマーク(請求項1,7において「アライメント用位置」に対応)を用いて電極同士を位置合わせするために基板に対する位置合わせを行って半導体チップを積層する3次元実装方法及び3次元実装装置において、アライメントマークを認識するために、引用文献2の、特に第2図及びその説明箇所に開示された被接合物の表面にあるアライメントマークと上方被接合物のアライメントマークを認識するために上方被接合物が実装位置上にあるときに上方被接合物を認識するアライメント用カメラ(請求項2,3,5,8,9,11において「第1の認識手段」及び「第2の認識手段」に対応)を用いることは当業者が容易に想到し得た事項である(特に、請求項1-3,5,6-9,11,12)。
また、引用文献1の、特に【0069】には、積層する際にチップの厚み相当分に対応する実装高さに配慮することが示唆されている(特に、請求項4,10)。

引 用 文 献 等 一 覧
1.特開2004-273525号公報
2.特開2005-183580号公報」

2 原査定の理由についての当審の判断
(1)引用文献1の記載事項及び引用発明
ア 引用文献1
原査定の理由に引用され、本願の優先権の主張の基礎とした出願である特願2010-6897号の出願の日(以下「優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2004-273525号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている(当審注.下線は、参考のために、当審において付したものである。以下において同じ。)。

(ア)「【0004】
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。三次元実装技術を用いて製造された電子部品は、電子チップが三次元的に積層された構造を有するため、電子部品の体積を低減することができる。従来の三次元実装技術では、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層することで三次元実装構造を有する電子部品を製造していた。尚、従来の三次元実装技術の詳細については、例えば以下の特許文献1を参照されたい。」
(イ)「【0009】
・・・また、本発明の半導体装置の製造方法は、前記第2工程と前記第3工程との間に前記基板の裏面に位置合わせ用マークを形成する第10工程を含み、前記第3工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴としている。
この発明によれば、基板の裏面に位置合わせ用のマークを形成し、このマークを用いて基板に対する半導体チップの位置合わせを行ってから基板上に半導体チップを積層しているため、半導体チップをその積層すべき位置に精確に配置することができる。複数の半導体チップを積層する場合でも、各々の半導体チップはマークを基準として位置合わせが行われるため、各半導体チップを精確に位置合わせる上で極めて好適である。・・・」
(ウ)「【0054】
基板10の薄板化が終了すると、基板10の裏面10bに位置合わせ用マークとしてのアライメントマークAMを形成する工程が行われる(第10工程)。詳細は後述するが、このアライメントマークAMは基板10上に半導体チップを積層する際の基準となるマークである。図11は、アライメントマークAMを形成した基板10の裏面10bを示す底面図である。
【0055】
本実施形態においては、図11に示す通りアライメントマークAMは各区画領域SA毎に2個ずつ形成される。アライメントマークAMは、レーザ光による焼き付け、レジストを用いたパターニング、又はインクによる描画により形成する。尚、図11においては区画領域SAを破線で図示しているが、実際には基板10の裏面10bには露出した接続端子24のみが露出した状態となっているだけであり、薄板化した基板10の裏面10bからショット領域の位置を特定することはできない。このため、基板10の裏面10bに突出している接続端子24の配列を検出し、この検出結果から区画領域SAの配列を求めて各区画領域SA毎にアライメントマークAMを形成する。」
(エ)「【0064】
〔第3処理工程〕
第1処理工程を終えた基板10は、図9(d)に示す通り、基板10の能動面10a側に粘着樹脂40及びガラス基板42が取り付けられ、基板10の裏面10bにアライメントマークAMが形成された状態である。この基板10に対して第2処理工程で製造された半導体チップ60を積層するには、まず半導体チップ60の貫通電極としての接続端子54に形成された無鉛ハンダ58上に接合活性剤(フラックス)を塗布する。フラックスは、半導体チップ60を基板10上に積層したときに、半導体チップ60を保持することができる程度の粘度及び量が必要となる。
【0065】
次に、基板10の裏面10bに形成されたアライメントマークAMの位置を検出し、この検出結果に基づいて半導体チップ60を積層すべき位置に搬送し、半導体チップ60と基板10との位置合わせを行って、半導体チップ60を基板10の裏面10b側に積層する。このとき、半導体チップ60に形成された各接続電極54及び無鉛ハンダ58は、半導体チップ60が積層された位置に形成されている各接続端子24上に位置し、半導体チッ
プ60は無鉛ハンダ58上に塗布されたフラックスの粘着力で保持される。
【0066】
次に、アライメントマークAMの検出結果に基づいて、次に積層すべき半導体チップ60を積層すべき位置に搬送し、基板10の裏面10b上に積層された半導体チップ60上に半導体チップ60を積層する。半導体チップ60の積層はアライメントマークAMを基準として行われているため、複数段に亘って半導体チップ60を積層する場合であっても高い精度で位置合わせを行うことができる。
【0067】
この工程を繰り返して複数段に亘り半導体チップ60を積層する。以上の工程を、基板10の他の位置(半導体チップ60を積層すべき位置)について同様に行い、基板10の複数箇所において半導体チップ60を積層する。尚、積層する半導体チップ60の段数は任意の段数で良い。また、積層順は積層すべき位置の全てについて1段目の半導体チップ60の積層が完了してから2段目の半導体チップ60を積層するようにしても良い。このようにして基板10の裏面10bに複数の半導体チップ60を積層する。
【0068】
半導体チップ60の積層が完了すると、基板10に形成された接続電極24と半導体チップ60に形成された接続電極54との接合、及び半導体チップ60に形成された接続電極54同士の接合が行われる。この接合工程においては、半導体チップ60が積層された基板60をリフロー装置に入れて、接続電極24及び接続電極54並びに接続電極54同士を無鉛ハンダ58により接合する。これにより、接続電極24と接続電極54とが電気的に接続される(第3工程)。接続電極24と接続電極54との接合及び接続電極54同士の接合をリフローで一括して行うことで、接合に要する時間を短縮することができ製造効率の向上を図ることができる。」

イ 引用発明
上記ア(ア)ないし(エ)の引用文献1の記載と当該技術分野における技術常識より、引用文献1には次の発明(以下「引用発明」という。)が記載されていると認められる。
「接続電極24を備えた基板10上に貫通電極である接続電極54を備えた複数の半導体チップ60を電極同士の位置を合わせた状態で順次積層し、積層が完了した後に接合する3次元実装方法において、前記基板10のアライメントマークAMを検出し、当該アライメントマークAMを基準にして、全ての半導体チップ60の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた半導体チップ60を順次積層し、積層が完了した後に接合することを特徴とする3次元実装方法。」

(2)引用文献2の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2005-183580号公報(以下「引用文献2」という。)には、図2とともに、次の事項が記載されている。

「【0012】
図2は、本発明の一実施形態による半導体装置の製造方法において応力緩和層26及び接続端子24を形成する工程を示す工程図である。また、図3?図6は、本発明の一実施形態による半導体装置の製造方法により処理される基板10の表面部分の詳細を示す断面図である。図2(a)は、図1中においてA-A線を付した箇所の概略断面図である。尚、基板10の厚みは、例えば500μm程度である。
・・・
【0018】
以上の構成の基板10に対して、まず図2(b)に示す通り、基板10の能動面10aに孔部H3を形成する工程が行われる。図2(b)は、基板10に孔部H3を形成した状態を示す断面図である。この孔部H3は、基板10の能動面10a側に形成された電子回路の外部端子となる接続端子24を、その一部が基板10内に埋め込まれた形状に形成するためのものである。この孔部H3は図3(a)に示す電極パッド16の位置に電極パッド16を貫通するように形成される。ここで、孔部H3を形成する工程を図3?図5を参照して詳細に説明する。
・・・
【0033】
以上説明した工程を経て図2(b)に示す孔部H3が形成される。基板10に孔部H3を形成すると、次に基板10の能動面10a全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層26を形成する。この応力緩和層26は、基板10を
含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【0034】
以上の工程が終了すると、図2(d)に示す通り、応力緩和層26が形成された基板10に下地膜22を形成する工程が行われる。図2(d)は、基板10上に応力緩和層26を形成した状態を示す断面図である。ここで、下地膜22は基板10の上面全面に形成されるため、図5(b)に示す電極パッド16の露出部並びに孔部H3の内壁及び底部にも下地膜22が形成される。ここで、下地膜22は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばTiWから形成され、シード層はCuから形成される。これらは、例えばIMP(イオンメタルプラズマ)法、又は、真空蒸着、スパッタリング、イオンプレーティング等のPVD(Physical Vapor Deposition)法いて形成される。
・・・
【0036】
下地膜22の形成が終了すると、基板10の能動面10a上にメッキレジストを塗布し、接続端子24を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン28を形成する。図2(e)はメッキレジストパターンを形成した状態を示す断面図である。その後、Cu電解メッキを行って、図2(f)に示す通り基板10の孔部H3及びメッキレジストパターン28の開口部にCu(銅)を埋め込み、接続端子24を形成する。図2(f)は、Cu電解メッキを行って接続端子24を形成した状態を示す断面図である。
【0037】
接続端子24が形成されると、図2(g)に示す通り、基板10上に形成されているメッキレジストパターン28を剥離する。図2(g)は、接続端子24を形成した後にメッキレジストパターン28を剥離した状態を示す断面図である。また、図6(b)は、形成された接続端子24の構成の詳細を示す断面図である。図2(g)に示す通り、接続端子24は基板10の能動面10aに突出した突起状の形状であるとともに、その一部が基板10内に埋め込まれた形状である。また、図6(b)に示す通り、符号Cを付した箇所において、接続端子24は電極パッド16と電気的に接続されている。」

(3)対比
ア 本願発明と引用発明とを対比する。
(ア)引用発明では、基板10の上に複数の半導体チップ60を積層し、接合しているから、引用発明の「基板10」、「半導体チップ60」はそれぞれ、本願発明の「最下層被接合物」、「上層被接合物」に相当するといえる。また、引用発明の「接続電極24を備えた基板10」、「貫通電極である接続電極54を備えた複数の半導体チップ60」はそれぞれ、本願発明の「電極を備えた最下層被接合物」、「貫通電極を備えた複数の上層被接合物」に相当するといえる。そうすると、本願発明と引用発明とは、後述する相違点1に係る相違を除き、「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層し、これらを接合する3次元実装方法」である点において共通するといえる。
(イ)引用発明におけるアライメントマークAMの検出は、半導体チップ60を所定の位置に合わせるために行っているのであるから、アライメントマークAMの「位置」を認識していることは明らかである。そうすると、引用発明と本願発明とは、後述する相違点2及び3に係る相違を除き、「最下層被接合物のアライメント用位置を認識」する点において共通するといえる。
(ウ)引用発明では、検出したアライメントマークAMに基づいて半導体チップ60を所定の位置に合わせており、アライメントマークAMの「位置」を基準としていることは明らかである。したがって、引用発明と本願発明とは、後述する相違点1及び3に係る相違を除き、「最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層し、これらを接合」する点において共通するといえる。

イ 以上から、本願発明と引用発明との一致点及び相違点は、以下のとおりであると認められる。
(ア)一致点
「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層し、これらを接合する3次元実装方法において、前記最下層被接合物のアライメント用位置を認識し、最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層し、これらを接合することを特徴とする3次元実装方法。」

(イ)相違点
・相違点1
「最下層被接合物」及び「複数の上層被接合物」を接合する方法に関し、本願発明では「順次積層及び接合」するのに対し、引用発明では「積層が完了した後に接合」する点。
・相違点2
最下層被接合物のアライメント用位置を認識する方法に関し、本願発明では「第1の認識手段」で最下層被接合物のアライメント用位置を認識しているのに対し、引用発明では、基板10のアライメントマークAMを「第1の認識手段」で検出するとは特定されていない点。
・相違点3
上層被接合物の位置合わせ方法に関し、本願発明では、最下層被接合物のアライメント用位置を記憶する構成、及び複数の上層被接合物のアライメント用位置を第2の認識手段で順次認識する構成を備え、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を所定の位置に順次合わせるのに対し、引用発明では、基板10のアライメントマークAMの位置を記憶する構成、及び半導体チップ60のアライメント用位置を「第2の認識手段」で順次認識する構成を備えておらず、また、記憶されている基板10のアライメントマークAMの位置を基準にして、アライメント用位置が認識された全ての半導体チップ60の位置を所定の位置に順次合わせる構成を備えない点。

(4)判断
ア 本願発明の進歩性について
上記相違点3について検討する。
引用文献1の【図11】等から、基板10に形成されたアライメントマークAMは、1以上の半導体チップ60を積層した後でも検出することが可能であると認められるから、後から積層する半導体チップ60の位置合わせを行うためにアライメントマークAMの位置を記憶しておく必要性は認められない。したがって、引用文献1に接した当業者が、アライメントマークAMの位置を記憶し、当該記憶したアライメントマークAMの位置を基準にして、全ての半導体チップ60の位置を所定の位置に順次合わせることを想起することができたとは認められない。
また、引用文献2にも、上記相違点3に係る構成について記載されているとは認められず、また、当該構成を示唆する記載があるとも認められない。
そして、本願発明は、上記相違点3に係る構成を有することによって、「全ての上層被接合物が同一の最下層被接合物のアライメント用位置を基準にして位置合わせされ、かつ、それぞれの上層被接合物の位置合わせに際して各上層被接合物のアライメント用位置を読み取りやすい下面側(回路面側)で認識すればよいことになるので、位置合わせのための認識誤差の生じる余地が無くなり、実装誤差の発生が抑制されて、安定して極めて高精度の3次元実装が可能になる。」(本願明細書段落番号【0009】)という引用発明及び引用文献2に記載された発明にはない格別の効果を有するものである。
そうすると、相違点3に係る構成は、引用文献1及び2に記載された発明に基づいて当業者が容易に相当し得たものであるとはいえない。
したがって、他の相違点について検討するまでもなく、本願発明は、引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

イ 本願の請求項2ないし10に係る発明の進歩性について
本願の請求項2ないし5はいずれも請求項1を引用しており、本願の請求項2ないし5に係る発明は本願発明の発明特定事項を全て有する発明である。
また、本願の請求項6に係る発明は、本願発明を「3次元実装装置」の発明として表現した発明であり、上記相違点3に対応する発明特定事項である「該第1の認識手段で認識された最下層被接合物のアライメント用位置を記憶する記憶手段」、「前記ヘッドに保持された上層被接合物のアライメント用位置を認識する第2の認識手段」、及び「前記記憶手段に記憶されている最下層被接合物の前記アライメント用位置を基準にして前記第2の認識手段で順次認識される全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合する実装制御手段」を備えている。
また、本願の請求項7ないし10はいずれも、本願の請求項6を引用しており、本願の請求項7ないし10に係る発明は、請求項6に係る発明の発明特定事項を全て有する発明である。
してみれば、本願発明が引用文献1及び2に記載された発明に基いて当業者が容易に発明をすることができたものとはいえない以上、本願の請求項2ないし10に係る発明も、引用文献1及び2に記載された発明に基いて当業者が容易に発明をすることができたものとはいえない。

3 原査定の理由についてのまとめ
以上のとおり、本願の請求項1ないし10に係る発明は、引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。

第4 当審拒絶理由について
1 当審拒絶理由の概要
平成28年4月14日付けで当審より通知した拒絶理由の概要は、次のとおりである。

「1.この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

・請求項:1
・引用文献等:1乃至2
・備考
引用文献1の段落[0018]等には基板1が貫通電極10aを備える旨の記載があり、当該基板1が、本願発明の「電極を備えた最下層被接合物」に相当する。引用文献1の段落[0029],[図8]等には、半導体チップ30乃至32に貫通電極が形成される旨の記載があり、当該半導体チップ30乃至32が、本願発明の「貫通電極を備えた複数の上層被接合物」に相当する。引用文献1の段落[0031]-[0034]等には、基板1の上に半導体チップを順次積層し、貫通電極を通して接続固定する旨の記載があり、本願発明の「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層して接合する」という発明特定事項に相当する。引用文献1の段落[0031]乃至[0036]等には、基板1に設けられたアライメントマーク20aを認識することについて記載されており、本願発明の「前記最下層被接合物のアライメント用位置を第1の認識手段で認識し」という発明特定事項に相当する(ただし、後述の点において相違する)。引用文献1の段落[0031]乃至[0036]、[図5]乃至[図8]等には、基板1に設けられたアライメントマークを使って各半導体チップの積層位置を決定し、順次積層して接続固定することについて記載されており、本願発明の「記憶されている最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層して接合する」という発明特定事項に相当する(ただし、後述の点において相違する)。
本願発明と引用文献1に記載された発明とを比較すると、下記の点において相違する。

[相違点1]本願発明では、最下層被接合物のアライメント位置を第1の認識手段で認識して記憶するのに対し、引用文献1には、最下層被接合物のアライメントマークを認識することについては記載されているものの、アライメント位置を認識し記憶することについては記載がない点。
[相違点2]本願発明では、複数の上層被接合物のアライメント用位置を第2の認識手段で順次認識するのに対し、引用文献1に記載された発明は、複数の上層被接合物のアライメント用位置を順次認識する構成を備えない点。

上記相違点1、2について検討する。引用文献2の段落[0021]乃至[0022]、[0027]乃至[0029]、[図2]等には、実装基板に付されたアライメントマークと、半導体チップ上のアライメントマークをそれぞれ認識することにより、実装基板及び半導体チップの位置をそれぞれ判断し、実装基板と半導体チップの位置合わせを行って、半導体チップを実装基板上に実装することについて記載されている。引用文献1、2に記載された発明はいずれも、基板と半導体チップとの位置合わせを行って、基板と半導体チップとを接合する点において共通するものであるから、引用文献1に記載された発明に対して引用文献2に記載された発明を適用することにより、基板だけでなく半導体チップにもアライメントマークを付し、基板上のアライメントマークと半導体チップ上のアライメントマークのそれぞれを認識して位置をそれぞれ判断し、位置合わせを行う構成とすることは、当業者であれば容易になし得たことである。また、その際に、認識したアライメントマークの位置をメモリ等に一時的に記憶する構成とすることは、当業者であれば適宜なし得たことである。
よって、本願の上記請求項に係る発明は、引用文献1乃至2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

……(中略)……

引 用 文 献 等 一 覧

1.特開2005-175263号公報
2.特開2006-253384号公報

2.この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。



本願の請求項1及び6に「順次積層して接合する」と記載されている(各二箇所)。当該記載では、順次積層した上で一括して接合するのか、それとも順次積層及び接合するのかが不明確である。
請求項1を引用する請求項2乃至5、及び請求項6を引用する請求項7乃至10についても同様である。
よって、請求項1乃至10に係る発明は明確でない。」

2 当審拒絶理由についての判断
(1)進歩性について
ア 当審引用文献1の記載事項及び当審引用発明1
(ア)当審引用文献1
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2005-175263号公報(以下「当審引用文献1」という。)には、図面とともに、次の事項が記載されている。

a「【0018】
図1は半導体を積層するための基板を示す斜視図である。基板1には基板1の厚さ方向に貫通する貫通電極10aおよびアライメントマーク20aが複数形成されている。この貫通電極10aおよびアライメントマーク20aは銅にて形成されている。また、基板1はシリコンからなり、支持板50が接着されており、薄厚化された基板1の強度を補強している。」
b「【0029】
次に、以上前述した基板1を用いた本発明の半導体装置について説明する。
図8は基板1に半導体チップを実装した状態を示す断面図である。基板1には、半導体チップ30、31、32、33が半導体チップの能動面を下にして、順次積層されている。基板1には貫通電極10aが形成され、半導体チップ30、31、32には貫通電極15、16,17が形成されている。また、半導体チップ33には接続パッド18が形成されている。これら貫通電極15、16,17および接続パッド18の配置は基板1に設けられた貫通電極10aと同じ配置になっており、半導体チップを積層することにより、接続が可能となっている。そして、基板1および各半導体チップ30,31,32,33の貫通電極間、さらに貫通電極と接続パッド間は鉛フリーの半田により接続されている。
本発明の半導体装置は、このような半導体チップの実装状態を持ち、図9(e)に示すような樹脂封止されて外部基板と接続可能な端子90をもった半導体装置100として構成されている。」
c「【0031】
次に、この半導体装置の製造方法について説明する。まず、三次元実装を行う工程の実施形態について説明する。
図5は一層目の半導体チップ30を基板1に実装したときの断面図である。基板1には複数の実装領域を持つがそれぞれ同様の工程であり、以下、一つの実装領域を例にとって説明をする。
支持板50を貼り付けた基板1の所定位置に半導体チップ30を位置合わせをする際に、チップマウンターなどのチップ搭載装置の画像処理により2箇所のアライメントマーク20aを認識する。通常、この画像処理では、基板1上のパターンを2値化処理によりアライメントマークが認識され、その場所の認定がされる。アライメントマーク20aは基板1の設計値から位置情報がわかっており、チップ搭載装置の原点値と合わせて半導体チップ30を搭載する位置を決定することができる。このようにして、半導体チップ30の実装位置が決まると、所定位置に正確な実装が行われる。
一方、半導体チップ30には銅よりなる貫通電極15が形成されている。また、本実施例ではフェイスダウン方式の実装方法がとられているため、この貫通電極15の半導体チップ30能動面側には鉛フリーの半田が供給されており(図示せず)、加熱および加圧することにより、基板1の貫通電極10aと半導体チップ30の貫通電極15が接続固定される。
【0032】
2層目以降の半導体チップの積層についても同様に行われる。つまり、図6に示すように、2層目の半導体チップ31を1層目の半導体チップ30の上に積層する際には、基板1に形成された2箇所のアライメントマーク20aを、チップ搭載機の画像処理にて認識して2層目の半導体チップ31の積層位置が決められる。この2箇所のアライメントマーク20aは基板1の設計値から位置情報がわかっており、チップ搭載機の原点値と合わせて半導体チップ31を積層する位置を決定することができる。また、2層目の半導体チップ31にも銅よりなる貫通電極16が形成されており、半導体チップ31の能動面側の貫通電極16表面には、鉛フリーの半田が供給されている。そして、2層目の半導体チップ31をフェイスダウン状態で加熱および加圧することにより、1層目と2層目の半導体チップ30、31が貫通電極15、16を通して接続固定される。
【0033】
3層目の半導体チップ32を2層目の半導体チップ31の上に積層する際も同様に、図7に示すように、基板1に形成された2箇所のアライメントマーク20aをチップ搭載機の画像処理により認識して、3層目の半導体チップ32の積層位置が決められる。3層目の半導体チップ32にも銅よりなる貫通電極17が形成されており、半導体チップ32の能動面側の貫通電極17表面には、鉛フリーの半田が供給されている。そして、3層目の半導体チップ32をフェイスダウン状態で加熱および加圧することにより2層目と3層目の半導体チップ31、32が貫通電極16、17を通して接続固定される。
【0034】
4層目の半導体チップ33を3層目の半導体チップ32の上に積層する際には、図8に示すように、基板1に形成された2箇所のアライメントマーク20aをチップ搭載機の画像処理により認識して、4層目の半導体チップ33の積層位置が決められる。4層目の半導体チップ32の接続パッド18には鉛フリーの半田が供給されている。そして、4層目の半導体チップ33をフェイスダウン状態で加熱および加圧することにより3層目と4層目の半導体チップ32、33が貫通電極17および接続パッド18を通して接続固定される。
なお、本実施形態では最上層である半導体チップ33には、その上層に半導体チップを接続しないため、貫通電極を設けていない半導体チップとしたが、半導体チップの共通化あるいは工程の共通化のために、貫通電極を形成した半導体チップであってもよい。
【0035】
また、本実施形態の基板1、半導体チップ30、31、32、33においては、半導体チップ積層後の全体の厚さを薄く抑える目的から通常の半導体チップの厚さより薄く形成されている。
このように、1層目の半導体チップ30、2層目の半導体チップ31、3層目の半導体チップ32、4層目の半導体チップ33は基板1に形成された2箇所のアライメントマーク20aの位置情報をもとに、基板1に対してそれぞれ位置決めされることになる。
【0036】
以上のように、各半導体チップを同一の基準となるアライメントマーク20aを使って基板1に積層することができるので、位置ずれの少ない半導体チップの積層ができる。
このことから、従来の課題であった半導体チップの積層時のずれによる接続経路が長くなって伝送ロスが増えるという問題は解消され、三次元実装としての優れた特性であるところの伝送ロスの少ない特性が発揮できる。
また、半導体チップの積層位置精度が向上したことにより、半導体チップを積層した時の外形全体には、突出した半導体チップがなくなり、その後工程でのハンドリング時に半導体チップへのダメージが軽減される。このことから、ハンドリング時に生ずる半導体チップへのクラックを防止でき、半導体集積回路の信頼性低下や回路破壊をなくすことができる。
【0037】
なお、本実施形態では半導体チップを接続固定する方法として、1層ずつ半導体チップを加熱および加圧する方法にて行ったが、半導体チップの各層を仮圧着して所定の段数を積層後に、リフロー加熱により半導体チップの各層を接合することもできる。また、半導体チップ各層を仮圧着して所定の段数を積層後に、一括して加熱および加圧することにより半導体チップ各層を接合することもできる。」

(イ)当審引用発明1
上記(ア)aないしcの当審引用文献1の記載と当該技術分野における技術常識より、当審引用文献1には、次の発明(以下「当審引用発明1」という。)が記載されていると認められる。
「貫通電極10aを備えた基板1上に貫通電極を備えた複数の半導体チップ30?33を電極同士の位置を合わせた状態で順次積層及び接合する3次元実装方法において、前記基板1のアライメントマーク20aをチップ搭載機により認識してその位置を特定し、アライメントマーク20aの位置をもとに、全ての半導体チップ30?33の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた半導体チップ30?33を順次積層及び接合することを特徴とする3次元実装方法。」

イ 当審引用文献2の記載事項及び当審引用発明2
(ア)当審引用文献2
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2006-253384号公報(以下「当審引用文献2」という。)には、図面とともに、次の事項が記載されている。

a「【0021】
また、吸着ユニット3は、x方向、y方向、z方向、y軸回りの傾きθ_(1)方向およびx軸回りの傾きθ_(2)方向の5軸方向に移動できるように構成されている。そして、5軸NC(Numerical Control)制御に基づいて吸着ユニット3を5軸方向に駆動する駆動部15が設けられている。
さらに、吸着ステージ2と圧着ツール4との間には、実装基板Tと半導体チップC1?C3との間の位置合わせを行うために、実装基板Tおよび半導体チップC1?C3を撮像するアライメントカメラ5が設けられている。ここで、アライメントカメラ5には、実装基板Tおよび半導体チップC1?C3にそれぞれ焦点を合わせるためのレンズ6、7が設けられている。
【0022】
また、アライメントカメラ5は、x方向、y方向およびz方向の3軸方向に移動できるように構成されている。そして、3軸NC制御に基づいてアライメントカメラ5を3軸方向に駆動する駆動部14が設けられている。
さらに、ボンディング装置には、吸着ユニット3およびアライメントカメラ5の駆動制御を行う駆動制御部11が設けられ、駆動制御部11には画像認識部12および傾き検出部13が設けられている。ここで、画像認識部12は、アライメントカメラ5にて撮像された実装基板Tおよび半導体チップC1?C3上のアライメントマークを認識することにより、実装基板Tおよび半導体チップC1?C3の位置をそれぞれ判断することができる。そして、駆動制御部11は、画像認識部12にて認識された実装基板Tおよび半導体チップC1?C3の位置に基づいて、吸着ユニット3をx、y方向に移動させることにより、実装基板Tと半導体チップC1?C3との間の位置合わせを行うことができる。」
b「【0027】
そして、ボンディング装置は、ステージ面2aとツール面4aとの間の平行出しが完了すると、図2に示すように、接着層F1?F5が塗布された実装基板Tを吸着ステージ2a上に搬送する。そして、半導体チップC1、C2が接着層F1、F2をそれぞれ介して実装基板T上に実装された状態で、半導体チップC3を実装基板T上に実装するものとすると、接着層F3がステージ面2上に配置されるように実装基板Tを搬送する。そして、接着層F3がステージ面2a上に配置されると、駆動制御部11はアライメントカメラ5を吸着ステージ2と圧着ツール4との間に移動させる。
【0028】
そして、アライメントカメラ5が吸着ステージ2と圧着ツール4との間に配置されると、アライメントカメラ5は、実装基板Tおよび半導体チップC3上のアライメントマークをそれぞれ撮像する。そして、実装基板Tおよび半導体チップC3上のアライメントマークがアライメントカメラ5にてそれぞれ撮像されると、画像認識部12は、アライメントカメラ5にて撮像された実装基板Tおよび半導体チップC3上のアライメントマークをそれぞれ認識することにより、実装基板Tおよび半導体チップC3の位置をそれぞれ判断する。そして、駆動制御部11は、画像認識部12にて認識された実装基板Tおよび半導体チップC3の位置に基づいて、吸着ユニット3をx、y方向に移動させることにより、実装基板Tと半導体チップC3との間の位置合わせを行うことができる。
【0029】
そして、実装基板Tと半導体チップC3との間の位置合わせが完了すると、図3に示すように、駆動制御部11は、アライメントカメラ5をx、y方向に駆動させることにより、アライメントカメラ5を吸着ステージ2と圧着ツール4との間から外に移動させる。そして、駆動制御部11は、アライメントカメラ5が吸着ステージ2と圧着ツール4との間から外に移動されると、半導体チップC3を圧着ツール4にて保持させたまま、吸着ユニット3をz方向に下降させることにより、接着層F3を介して半導体チップC3を実装基板Tに圧着させ、半導体チップC3を実装基板T上に実装する。」

(イ)当審引用発明2
上記(ア)aないしbの当審引用文献2の記載と当該技術分野における技術常識より、当審引用文献2には、次の発明(以下「当審引用発明2」という。)が記載されていると認められる。
「アライメントカメラ5が、実装基板T上のアライメントマークと半導体チップC3上のアライメントマークをそれぞれ撮像し、画像認識部12が、上記アライメントカメラ5が撮像した実装基板T上のアライメントマークと半導体チップC3上のアライメントマークをそれぞれ認識することにより実装基板T及び半導体チップC3の位置をそれぞれ判断し、駆動制御部11が、上記画像認識部12にて認識された実装基板T及び半導体チップC3の位置に基づいて実装基板Tと半導体チップC3との間の位置合わせを行い、半導体チップC3を実装基板T上に圧着することにより、半導体チップC3を実装基板T上に実装する方法。」

ウ 対比
(ア)本願発明と当審引用発明1とを対比する。
a 当審引用発明1では、基板1の上に複数の半導体チップ30?33を積層し、接合しているから、当審引用発明1の「基板1」、「半導体チップ30?33」はそれぞれ、本願発明の「最下層被接合物」、「上層被接合物」に相当するといえる。また、当審引用発明1の「貫通電極10aを備えた基板1」、「貫通電極を備えた複数の半導体チップ30?33」はそれぞれ、本願発明の「電極を備えた最下層被接合物」、「貫通電極を備えた複数の上層被接合物」に相当するといえる。そうすると、本願発明と当審引用発明1とは、「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する3次元実装方法」である点において共通するといえる。
b 当審引用発明1の「アライメントマーク20aの位置」、「チップ搭載機」はそれぞれ、本願発明の「アライメント用位置」、「第1の認識手段」に相当するといえる。したがって、本願発明と当審引用発明1とは、後述する相違点を除き、「最下層被接合物のアライメント用位置を第1の認識手段で認識」する点において共通するといえる。
c 上記の通り、当審引用発明1の「アライメントマーク20aの位置」、「半導体チップ30?33」はそれぞれ、本願発明の「アライメント用位置」、「上層被接合物」に相当するといえるから、本願発明と当審引用発明1とは、後述する相違点を除き、「最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合」する点において共通するといえる。

(イ)以上から、本願発明と当審引用発明1との一致点及び相違点は、以下のとおりであると認められる。
a 一致点
「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する3次元実装方法において、前記最下層被接合物のアライメント用位置を第1の認識手段で認識し、最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合することを特徴とする3次元実装方法。」
b 相違点
上層被接合物の位置合わせ方法に関し、本願発明では、最下層被接合物のアライメント用位置を記憶する構成、及び複数の上層被接合物のアライメント用位置を第2の認識手段で順次認識する構成を備え、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を所定の位置に順次合わせるのに対し、当審引用発明1では、基板1のアライメントマーク20aの位置を記憶する構成、及び半導体チップ30?33のアライメント用位置を「第2の認識手段」で順次認識する構成を備えておらず、また、記憶されている基板1のアライメントマーク20aの位置を基準にして、アライメント用位置が認識された全ての半導体チップ30?33の位置を所定の位置に順次合わせる構成を備えない点。

エ 判断
(ア)本願発明の進歩性について
上記相違点について検討する。
当審引用文献1の【図1】、【図2】、【図5】-【図8】等から、基板1に形成されたアライメントマーク20aは1以上の半導体チップを積層した後でも検出することが可能であると認められるから、後から積層する半導体チップの位置合わせを行うためにアライメントマーク20aの位置を記憶しておく必要性は認められない。したがって、当審引用文献1に接した当業者が、アライメントマーク20aの位置を記憶し、当該記憶したアライメントマーク20aの位置を基準にして全ての半導体チップの位置を所定の位置に順次合わせることを想起することができたとは認められない。
また、当審引用発明2は、複数の半導体チップを積層するものではないから、後から積層する半導体チップの位置合わせを行うためにアライメントマークの位置を記憶しておく必要性は認められない。したがって、当審引用文献2に接した当業者が、実装基板T上のアライメントマークの位置を記憶し、当該記憶したアライメントマークの位置を基準にして、全ての半導体チップの位置を所定の位置に順次合わせつつ積層することを想起することができたとは認められない。
そして、本願発明は、上記相違点に係る構成を有することによって、「全ての上層被接合物が同一の最下層被接合物のアライメント用位置を基準にして位置合わせされ、かつ、それぞれの上層被接合物の位置合わせに際して各上層被接合物のアライメント用位置を読み取りやすい下面側(回路面側)で認識すればよいことになるので、位置合わせのための認識誤差の生じる余地が無くなり、実装誤差の発生が抑制されて、安定して極めて高精度の3次元実装が可能になる。」(本願明細書段落番号【0009】)という当審引用発明1及び2にはない格別の効果を有するものである。
したがって、本願発明は、当審引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

(イ)本願の請求項2ないし10に係る発明の進歩性について
本願の請求項2ないし5はいずれも請求項1を引用しており、本願の請求項2ないし5に係る発明は本願発明の発明特定事項を全て有する発明である。
また、本願の請求項6に係る発明は、本願発明を「3次元実装装置」の発明として表現した発明であり、上記相違点に対応する発明特定事項である「該第1の認識手段で認識された最下層被接合物のアライメント用位置を記憶する記憶手段」、「前記ヘッドに保持された上層被接合物のアライメント用位置を認識する第2の認識手段」、及び「前記記憶手段に記憶されている最下層被接合物の前記アライメント用位置を基準にして前記第2の認識手段で順次認識される全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合する実装制御手段」を備えている。
また、本願の請求項7ないし10はいずれも、本願の請求項6を引用しており、本願の請求項7ないし10に係る発明は、請求項6に係る発明の発明特定事項を全て有する発明である。
してみれば、本願発明が当審引用文献1及び2に記載された発明に基いて当業者が容易に発明することができたものとはいえない以上、本願の請求項2ないし10に係る発明も、当審引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

進歩性についてのまとめ
以上のとおり、本願の請求項1ないし10に係る発明は、当審引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、当審拒絶理由の1.に示した理由によっては、本願を拒絶することはできない。

(2)記載要件について
本願の請求項1及び6には「順次積層及び接合する」と記載されており、当該記載は明確である。
したがって、当審拒絶理由の2.に示した理由によっては、本願を拒絶することはできない。

(3)当審拒絶理由についてのまとめ
以上のとおり、当審拒絶理由の1.及び2.に示した理由によっては、本願を拒絶することはできない。
そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。

第5 結言
以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。
 
審決日 2016-07-21 
出願番号 特願2011-549979(P2011-549979)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 ▲高▼須 甲斐大嶋 洋一  
特許庁審判長 鈴木 匡明
特許庁審判官 須藤 竜也
飯田 清司
発明の名称 3次元実装方法および装置  
代理人 伴 俊光  
代理人 細田 浩一  

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