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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 H01L
管理番号 1319642
審判番号 不服2015-7623  
総通号数 203 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-11-25 
種別 拒絶査定不服の審決 
審判請求日 2015-04-23 
確定日 2016-10-04 
事件の表示 特願2010-144080「化合物半導体装置」拒絶査定不服審判事件〔平成24年 1月12日出願公開、特開2012- 9615、請求項の数(3)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成22年6月24日の出願であって,その手続の経緯は以下のとおりである。
平成25年 2月 6日 審査請求
平成26年 2月26日 拒絶理由通知
平成26年 4月30日 意見書・手続補正
平成26年 8月29日 拒絶理由通知(最後)
平成26年11月 4日 意見書・手続補正
平成27年 1月21日 補正却下・拒絶査定
平成27年 4月23日 審判請求

第2 本願発明
本願の請求項1ないし3に係る発明は,平成26年4月30日付けの手続補正で補正された特許請求の範囲の請求項1ないし3に記載された事項により特定されるものと認められるところ,本願の請求項1に係る発明(以下,「本願発明」という。)は以下のとおりである。
「【請求項1】
基板と,
前記基板上方に形成された電子走行層と,
前記電子走行層上方に形成された電子供給層と,
互いに平行な方向に延びる第1のゲート配線及び第2のゲート配線と,
前記第1のゲート配線と前記第2のゲート配線との間に設けられ,平面視で前記第1のゲート配線及び前記第2のゲート配線が延びる方向から傾斜した方向に延びるドレイン配線と,
前記電子供給層上方に形成され,前記第1のゲート配線に接続された複数の第1のゲート電極と,
前記電子供給層上方に形成され,前記ドレイン配線を間に挟んで前記第1のゲート電極と対向し,前記第2のゲート配線に接続された複数の第2のゲート電極と,
前記複数の第1のゲート電極の間及び前記複数の第2のゲート電極の間に設けられ,前記ドレイン配線に接続された複数のドレイン電極と,
前記第1のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第1のゲートパッドと,
前記第2のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第2のゲートパッドと,
を有し,
前記第1のゲート電極のゲート幅は,前記第1のゲートパッドから離間するほど小さくなっており,
前記第2のゲート電極のゲート幅は,前記第2のゲートパッドから離間するほど小さくなっていることを特徴とする化合物半導体装置。」

第3 原査定の理由の概要
1 本願発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
引 用 文 献 等 一 覧
引用文献1 特開平5-251479号公報
引用文献2 特開2010-98243号公報
引用文献1(特に,図1)には,ドレインバスラインから両側に伸びるドレインフィンガに沿って,ソースフィンガおよびゲートフィンガが形成されたFETが記載され,各電極の長手方向の長さを漸次変化させるためにドレイン配線をドレイン電極に対して傾かせる引用文献2(図11)の構成を,引用例1のドレイン配線部に適用することにも格別の困難はない。また,高周波用FETとしての化合物半導体を用いたHFETは極めて一般的なものである。
2 この出願は,発明の詳細な説明の記載が下記の点で,特許法第36条第4項第1号に規定する要件を満たしていない。
記
本願発明は,例えば図5を参照すると,複数のゲート電極5gにそれぞれ分配された入力信号は,各々の単位FETで増幅後,ドレイン配線9d上で同位相で合成されてドレインパッド8dから出力されるものと思料するが,本願補正後の発明(実施例;図6)においては,その技術思想がどのように実現されているのかが不明確である。(なお,特に右半分の単位FET群は,図5の原理からすると下側にドレインパッドを形成して出力しないと同位相で合成出力できないのではないかと思われる。)
よって,この出願の発明の詳細な説明は,請求項1-3に係る発明について,経済産業省令で定めるところにより記載されたものではない。

第4 当審の判断
1 原査定の理由1について
(1) 引用文献1の記載と引用発明1
ア 引用文献1
引用文献1には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
(ア)「【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電界効果トランジスタ(以下,FETと称する)に関し,特にマイクロ波で使用される高周波用のFETの構造に関する。」
(イ)「【0003】
【発明が解決しようとする課題】この従来の高周波用FETでは,ゲートバスライン5がFETチップのX方向に長く延設されているため,図3に示すゲートバスライン5の長さLがλg/4(λg:FETチップ内での波長)に近づくにつれてFETチップ内での位相差により出力の低下が生じるという問題がある。
【0004】又,図4に示すように,同一セル内においても,中心部を通過するマイクロ波の経路A2と,周辺部を通過するマイクロ波の経路B2との間に距離の差が生じ,その結果位相差による合成損失を生じ,出力の低下及び効率の低下を引き起こすという問題がある。本発明の目的は,位相差による出力の低下,及び出力の合成損失を低減させる高周波用FETを提供することにある。」
(ウ)「【0007】
【実施例】次に,本発明について図面を参照して説明する。図1は本発明の一実施例の要部平面図である。半導体基板11上のY方向にはゲート電極1とソース電極2を対向配置し,かつソース電極2間にドレイン電極3を配設している。そして,ゲート電極1及びドレイン電極3からは夫々Y方向にゲートバスライン5,ドレインバスライン6を突出させている。この場合,ゲートバスライン5は隣接配置されるセルに夫々対応する2本のゲートバスライン5を所要の間隔で配設し,かつこれらバスライン5の間にソース電極2から突出されたソースバスライン7をY方向に延設させている。
【0008】前記ゲートバスライン5とドレインバスライン6の間の半導体基板には活性層4を形成する。したがって,この活性層4はFETチップのX方向に小寸法で区画された状態で形成される。そして,この活性層4上には前記ゲートバスライン5からX方向に突出されたゲートフィンガ8を延設し,このゲートフィンガ8の両側には前記ドレインバスライン6からX方向に突出されたドレインフィンガ9と,ソースバスライン7からX方向に突出されたソースフィンガ10とを交互に延設している。
【0009】尚,ソースフィンガ10は一部においてゲートバスライン5と交差しているが,ソースフィンガ10はゲートバスライン5とは多重配線構造として形成されており,両者が短絡されることはない。又,活性層4のX方向の寸法は,FETに必要とされる電力に応じてゲートバスライン5とドレインバスライン6の間隔を設定することで,任意に設定することができる。
【0010】この構成によれば,FETチップはゲートバスライン5がY方向に延設されているため,FETチップのX方向の長さがλg/4に近づいてもFETチップ全体としての位相差による出力の低下を抑えることができる。又,各セル内においても,図1のように一辺側を通過するマイクロ波の経路A1と,他辺側を通過するマイクロ波の経路B1とを等しくすることができ,各セルの位相差による出力の合成損失を低減させることができる。」
(エ)図1には,平面視でX方向とそれに直角なY方向が規定されており,ドレインバスライン6は2本のゲートバスライン5の間に設けられること,一方のゲートバスライン5から複数のゲートフィンガ8が突出すること,ドレインバスライン6を間に挟んで一方のゲートバスライン5から突出されたゲートフィンガ8と対向し,他方のゲートバスライン5から突出する複数のゲートフィンガ8が延設すること,一方のゲートバスライン5から突出した複数のゲートフィンガ8の間及び他方のゲートバスライン5から突出した複数のゲートフィンガ8の間に複数のドレインフィンガ9が延設し,複数のドレインフィンガ9はドレインバスライン6から突出すること,一方のゲート電極1から一方のゲートバスライン5が突出し,他方のゲート電極1から他方のゲートバスライン5が突出すること,が記載されていると認められる。
イ 前記アより,引用文献1には次の発明(「引用発明1」という。)が記載されているものと認められる。
「半導体基板には活性層を形成し,Y方向にゲートバスラインを突出させ,2本のゲートバスラインを所要の間隔で配設し,2本のゲートバスラインの間にY方向にドレインバスラインを突出させ,活性層上に一方のゲートバスラインからX方向に突出された複数のゲートフィンガを延設し,活性層上に,ドレインバスラインを間に挟んで一方のゲートバスラインから突出されたゲートフィンガと対向し,他方のゲートバスラインから突出する複数のゲートフィンガが延設し,一方のゲートバスラインから突出した複数のゲートフィンガの間及び他方のゲートバスラインから突出した複数のゲートフィンガの間に複数のドレインフィンガが延設し,複数のドレインフィンガはドレインバスラインから突出し,一方のゲート電極から一方のゲートバスラインが突出し,他方のゲート電極から他方のゲートバスラインが突出するFET。」
(2)引用文献2の記載と引用発明2
ア 引用文献2
引用文献2には,図面とともに,次の記載がある。
(ア)「【0062】
＜アンテナスイッチを構成するトランジスタのデバイス構造＞
アンテナスイッチを構成するトランジスタQ1やトランジスタQ2は,例えば,電界効果トランジスタの一種であるHEMT(High Electron Mobility Transistor)から構成される。このHEMTのデバイス構造について説明する。
【0063】
図4は,本実施の形態1におけるHEMTの構成を示す断面図である。図4において,半絶縁性基板20上にエピタキシャル層21が形成されている。半絶縁性基板20とは,化合物半導体であるGaAｓ基板から構成される以下に示すような基板である。つまり,禁制帯幅の大きい化合物半導体では,ある種の不純物を添加すると,禁制帯の内部に深い準位が形成される。そして,この深い準位の電子および正孔が固定され,伝導帯の電子密度あるいは価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。GaAｓ基板では,Cｒ,In,酸素などを添加したり,過剰に砒素を導入することにより深い準位が形成され,半絶縁性基板となる。
【0064】
半絶縁性基板20上に形成されているエピタキシャル層21は,例えば,GaAｓ層から形成されている。そして,このエピタキシャル層21上にバッファ層22が形成され,このバッファ層22上にAlGaAｓ層23が形成される。このAlGaAｓ層23はメサ形状に加工され素子分離がなされている。そして,AlGaAｓ層23上にゲート電極G1が形成されている。ゲート電極G1は,例えば,Pｔ(白金)を最下層とする金属層から形成され,下層よりPｔ,Ti(チタン),Pｔ,Aｕ(金)を順次積層した積層膜が用いられる。これにより,AlGaAｓ層23とゲート電極G1(最下層のPｔ)とは,ショットキー接合を形成することになる。さらに,ゲート電極G1を離間して挟むように,n型GaAｓ層24が形成されており,このn型GaAｓ層24上にオーミック電極OE1,OE2が形成されている。このオーミック電極OE1とOE2は,n型GaAｓ層24とオーミック接触するように構成されている。ここで,後述するように,オーミック電極OE1は,櫛歯状電極CL(1)と一体的に形成され,オーミック電極OE2は,櫛歯状電極CL(2)と一体的に形成されている。
【0065】
上述した高電子移動度トランジスタ(HEMT)は,半絶縁性基板(化合物半導体基板)20上に,高抵抗なエピタキシャル層21(GaAｓ層)とAlGaAｓ層23を積層して形成し,GaAｓ層とAlGaAｓ層とのヘテロ結合界面にできる三角形の井戸型ポテンシャルを利用するものである。この高電子移動度トランジスタ(HEMT)は,AlGaAｓ層23の表面に金属膜を形成してショットキー障壁型のゲート電極G1を有し,このゲート電極G1を挟んで,ヘテロ接合面に電流を流すためのオーム性のソース電極(オーミック電極OE1)とドレイン電極(オーミック電極OE2)を設けた構造をしてい
る。」
(イ)「【0081】
このようにして,メアンダ構造をした1つのトランジスタQ1の回路構成は,図7に示すような等価回路図となる。次に,図7に示す等価回路図を使用して送信端子TX1に高周波(RF)電圧(図中では正弦波にて表現)Vinが入力される場合を考える。まず,送信端子TX1に送信信号が入力されると,部分トランジスタCF1,CF2・・・CFjがオンしていることから,オン抵抗Rｏn1,Rｏn2・・・Rｏnjを介して送信信号がアンテナ端子ANT1から出力される。したがって,オン抵抗Rｏn1,Rｏn2・・・Rｏnjを小さくすれば,オン抵抗Rｏn1,Rｏn2・・・Rｏnjの非線形性に起因した高次高調波の発生を抑制できる。
【0082】
さらに,送信端子TX1に高周波(RF)電圧(図中では正弦波にて表現)Vinが入力されると,ゲート電極G1がゲート抵抗Rgg1を介して基準電位(GND電位)に接続されていることから,送信端子TX1とゲート端子TX1cの間にRF電圧が印加される。具体的には,部分トランジスタCF1において,ゲート抵抗Rgg1とショットキーバリアダイオードD1aのインピーダンスにより,RF電圧が分圧され,ショットキーバリアダイオードD1aにRF電圧Vｒf1が印加される。同様に,部分トランジスタCF2においても,ゲート抵抗Rgg1と抵抗RとショットキーバリアダイオードD2aのインピーダンスにより,RF電圧が分圧され,ショットキーバリアダイオードD2aにRF電圧Vｒf2が印加される。このようにして部分トランジスタCF1,CF2・・・CFjを構成するショットキーバリアダイオードD1a,D2a・・・Djaには,RF電圧Vｒf1,Vｒf2・・・Vｒfjが印加されることになる。
【0083】
例えば,部分トランジスタCF1に着目すると,ショットキーバリアダイオードD1aにRF電圧Vｒf1が印加されることになる。ショットキーバリアダイオードD1aにRF電圧Vｒf1が印加されると,ショットキーバリアダイオードD1aの非線形性により高次高調波が発生する。このショットキーバリアダイオードD1aから発生する高次高調波は,ショットキーバリアダイオードD1aに印加されるRF電圧Vｒf1が大きくなるほど大きくなる。したがって,ショットキーバリアダイオードD1aに発生するRF電圧Vｒf1を小さくすることができれば,高次高調波の発生を抑制することができることがわかる。
【0084】
ここで,部分トランジスタCF1,CF2・・・CFjを構成するショットキーバリアダイオードD1a,D2a・・・Djaに印加されるRF電圧Vｒf1,Vｒf2・・・Vｒfjの大小関係について考えてみる。図7に示すように,部分トランジスタCF1のショットキーバリアダイオードD1aに印加されるRF電圧Vｒf1は,ゲート抵抗Rg
g1とショットキーバリアダイオードD1aのインピーダンスの割合で決定される。これに対し,部分トランジスタCF2のショットキーバリアダイオードD2aに印加されるRF電圧Vｒf2は,ゲート抵抗Rgg1と,抵抗Rと,ショットキーバリアダイオードD2aのインピーダンスの割合で決定される。したがって,部分トランジスタCF1を構成するショットキーバリアダイオードD1aに印加されるRF電圧Vｒf1は,部分トランジスタCF2を構成するショットキーバリアダイオードD2aに印加されるRF電圧Vｒf2よりも大きくなる。つまり,部分トランジスタCF2では,ゲート配線による抵抗Rが存在するため,この抵抗Rに印加されるRF電圧Vｒfg1だけ,部分トランジスタCF2を構成するショットキーバリアダイオードD2aに印加されるRF電圧Vｒf2は,部分トランジスタCF1を構成するショットキーバリアダイオードD1aに印加されるRF電圧Vｒf1よりも必然的に小さくなる。同様にして,部分トランジスタCF1?CFjに進むにつれて,ショットキーバリアダイオードD1a,D2a・・・Djaに印加されるRF電圧Vｒf1,Vｒf2・・・Vｒfjは徐々に小さくなる。すなわち,RF電圧Vｒf1が最も大きくなることがわかる。このとき,RF電圧が大きくなると,高次高調波の発生も大きくなることから,部分トランジスタCF1において,最も高次高調波が発生しやすくなることがわかる。そして,それぞれの部分トランジスタCF1,CF2・・・CFjは並列に接続されていることから,それぞれの部分トランジスタCF1,CF2・・・CFjで発生した高次高調波は減衰することなくアンテナ端子ANT1からアンテナに出力される。
【0085】
以上のことから,ゲート端子TX1c(言い換えれば,ゲート入力側)に最も近い部分トランジスタCF1から発生する高次高調波を抑制することができれば,トランジスタQ1からの高次高調波の発生を充分に抑制できることがわかる。部分トランジスタCF1において,ショットキーバリアダイオードD1aに印加されるRF電圧を小さくするには,ショットキーバリアダイオードD1aのインピーダンスを小さくすればよい。ここで,ショットキーバリアダイオードD1aのインピーダンスを小さくすることは,部分トランジスタCF1のゲート幅を大きくすればよいことを意味する。そこで,本実施の形態1では,ゲート入力側に最も近い部分トランジスタCF1のゲート幅を大きくしている。具体的には,図6に示すように,櫛歯状電極CL(1)をその他の櫛歯状電極CL(2)?CL(n)よりも長くするように構成している。言い換えれば,部分トランジスタCF1のフィンガー長Lｗ1をその他の部分トランジスタのフィンガー長Lｗjよりも長くしている。これにより,ゲート入力側に最も近い部分トランジスタCF1のゲート幅を大きくすることができる。この結果,部分トランジスタCFを構成するショットキーバリアダイオードD1aのインピーダンスが小さくなり,ショットキーバリアダイオードD1aに印加されるRF電圧Vｒf1を小さくすることができる。このことから,ショットキーバリアダイオードD1aの非線形性に起因した高次高調波の発生を抑制することができるのである。以上のように,本実施の形態1によれば,規定されたゲート幅の範囲内で,最大限に高次高調波の発生を抑制できることがわかる。このことは,トランジスタQ1における高次高調波の発生を抑制し,かつ,トランジスタQ1のオフ容量を低減し,さらに,トランジスタQ1を形成する面積の低減とコスト低減を実現することができることを意味するものである。」
(ウ)「【0097】
(実施の形態3)
本実施の形態3では,メアンダ構造を有するトランジスタにおいて,櫛歯状電極の長さ(フィンガー長)がゲート電極に制御信号を入力する入力側から遠くなるにつれて短くなる例について説明する。
【0098】
図11は本実施の形態3におけるトランジスタQ1のレイアウト構成を示している。図11に示すように,本実施の形態3におけるトランジスタQ1も前記実施の形態2と同様にデュアルゲート構造をし,かつ,メアンダ構造をしている。図11において,本実施の形態3におけるトランジスタQ1の特徴は,櫛歯状電極CL(1)?CL(n)の長さが徐々に短くなっている点にある。すなわち,櫛歯状電極CL(1)?CL(n)において,櫛歯状電極CL(1)の長さ＞櫛歯状電極CL(2)の長さ＞・・・＞櫛歯状電極CL(n)の長さという関係が成立している。言い換えれば,フィンガー長Lｗ1?Lｗnにおいて,フィンガー長Lｗ1＞フィンガー長Lｗ2＞・・・＞フィンガー長Lｗnの関係が成立するように櫛歯状電極CL(1)?CL(n)が形成されている。
【0099】
これにより,本実施の形態3においても,ゲート電極に制御信号を入力する入力側に最も近い部分トランジスタの櫛歯状電極CL(1)(フィンガー長Lｗ1)を最も長くすることができるので,前記実施の形態1と同様に,規定された範囲内のゲート幅において,最大限に高次高調波の発生を抑制することができる。つまり,本実施の形態3では,最もRF電圧が高くなる部分トランジスタ(ゲート入力側に最も近い部分トランジスタ)のゲート幅(フィンガー長Lｗ1)を長くすることにより,この部分トランジスタに印加されるRF電圧を小さくして高次高調波の発生を抑制している。そして,ゲート入力側から離れた部分トランジスタについては,ゲート入力側に最も近い部分トランジスタに比べて印加されるRF電圧が徐々に小さくなっていくことから,フィンガー長Lｗjを徐々に短くしている。これにより,部分トランジスタ全体(トランジスタQ1)のゲート幅を大幅に大きくすることなく,高次高調波の発生を効果的に抑制することができるのである。すなわち,本実施の形態3によれば,トランジスタQ1のオフ時におけるオフ容量を低減しつつ,オン時における高次高調波の発生を抑制することができる。」
(ウ)図11には,ソース電極OE1から突出する櫛歯状電極CL(1・・・)及びドレイン電極OE2から突出する櫛歯状電極CL(2・・・)の長さがゲート電極の入力側TX1cから遠くなるにつれて短くなり,その櫛歯状電極の間をゲート電極が蛇行して配置すること,ゲート幅はゲート電極の入力側から遠くなるについて短くなること,ドレイン電極OE2は,ゲート電極の入力側から遠くなるにつれて幅広となることが記載されていると認められる。
イ 引用発明2
前記アより,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「アンテナスイッチを構成するHEMTにおいて,化合物半導体基板上に,GaAｓ層とAlGaAｓ層を積層して形成し,GaAｓ層とAlGaAｓ層とのヘテロ結合界面にできる三角形の井戸型ポテンシャルを利用するもので,ソース電極から突出する櫛歯状電極及びドレイン電極から突出する櫛歯状電極の長さがゲート電極の入力側から遠くなるにつれて短くなり,その櫛歯状電極の間をゲート電極が蛇行して配置し,ゲート幅はゲート電極の入力側から遠くなるについて短くなり,ドレイン電極はゲート電極の入力側から遠くなるにつれて幅広となること。」
(3)本願発明と引用発明1との対比
引用発明1の「半導体基板」は,本願発明の「基板」に相当すると認められる。
引用発明1の「2本のゲートバスライン」はY方向に突出するから「互いに平行な方向に延びる」ものであり,してみると,本願発明の「互いに平行な方向に延びる第1のゲート配線及び第2のゲート配線」に相当すると認められる。
引用発明1の「2本のゲートバスラインの間に」突出した「ドレインバスライン」は,下記相違点2を除いて,本願発明の「前記第1のゲート配線と前記第2のゲート配線との間に設けられたドレイン配線」に相当すると認められる。
本願発明の「電子供給層」は,チャネル形成に寄与するものであるから下記相違点1を留保した上で「活性層」ということができるから,本願発明の「前記電子供給層上方に形成され,前記第1のゲート配線に接続された複数の第1のゲート電極」は,引用発明1の「活性層上に一方のゲートバスラインからX方向に突出された複数のゲートフィンガ」と,「活性層上方に形成され,前記第1のゲート配線に接続された複数の第1のゲート電極」という点で共通すると認められる。
同じく,本願発明の「前記電子供給層上方に形成され,前記ドレイン配線を間に挟んで前記第1のゲート電極と対向し,前記第2のゲート配線に接続された複数の第2のゲート電極」は,引用発明1の「活性層上に,ドレインバスラインを間に挟んで一方のゲートバスラインから突出されたゲートフィンガと対向し,他方のゲートバスラインから突出する複数のゲートフィンガ」と,「前記活性層上方に形成され,前記ドレイン配線を間に挟んで前記第1のゲート電極と対向し,前記第2のゲート配線に接続された複数の第2のゲート電極」という点で共通すると認められる。
引用発明1の「一方のゲートバスラインから突出した複数のゲートフィンガの間及び他方のゲートバスラインから突出した複数のゲートフィンガの間に複数のドレインフィンガが延設し,複数のドレインフィンガはドレインバスラインから突出し」の「ドレインフィンガ」は,本願発明の「前記複数の第1のゲート電極の間及び前記複数の第2のゲート電極の間に設けられ,前記ドレイン配線に接続された複数のドレイン電極」に相当すると認められる。
引用発明1の「一方のゲート電極から一方のゲートバスラインが突出し,他方のゲート電極から他方のゲートバスラインが突出する」の「一方のゲート電極」及び「他方のゲート電極」は,下記相違点2を除いて,それぞれ本願発明の「前記第1のゲート配線の端部に接続された第1のゲートパッド」及び「前記第2のゲート配線の端部に接続された第2のゲートパッド」に相当すると認められる。
本願発明の「化合物半導体装置」と引用発明1の「FET」は,下記相違点1を除いて,「半導体装置」という点で共通すると認められる。
よって,本願発明と引用発明1とを対比すると,下記アの点で一致し,下記イの点で相違すると認められる。
ア 一致点
「基板と,
互いに平行な方向に延びる第1のゲート配線及び第2のゲート配線と,
前記第1のゲート配線と前記第2のゲート配線との間に設けられたドレイン配線と,
前記電子供給層上方に形成され,前記第1のゲート配線に接続された複数の第1のゲート電極と,
前記電子供給層上方に形成され,前記ドレイン配線を間に挟んで前記第1のゲート電極と対向し,前記第2のゲート配線に接続された複数の第2のゲート電極と,
前記複数の第1のゲート電極の間及び前記複数の第2のゲート電極の間に設けられ,前記ドレイン配線に接続された複数のドレイン電極と,
前記第1のゲート配線の端部に接続された第1のゲートパッドと,
前記第2のゲート配線の端部に接続された第2のゲートパッドと,
を有し,
を特徴とする半導体装置。」
イ 相違点
(ア)相違点1
本願発明の半導体装置は,「化合物半導体装置」であり,活性層として,「前記基板上方に形成された電子走行層と,前記電子走行層上方に形成された電子供給層」を有するのに対し,引用発明1の半導体装置はFETであり,活性層が半導体基板に形成されるものである点。
(イ)相違点2
本願発明の「ドレイン配線」は「平面視で前記第1のゲート配線及び前記第2のゲート配線が延びる方向から傾斜した方向に延びる」ものであり,「第1のゲートパッド」が「前記第1のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側」に接続され,「第2のゲートパッド」が「前記第2のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側」に接続されるのに対し,引用発明1の「ドレインバスライン」はゲートバスラインと同じ「Y方向」に突出し,「ゲートバスライン」と平行で「間隔が大きくなる側」がない点。
(ウ)相違点3
本願発明の「前記第1のゲート電極のゲート幅は,前記第1のゲートパッドから離間するほど小さくなっており,前記第2のゲート電極のゲート幅は,前記第2のゲートパッドから離間するほど小さくなっている」のに対し,引用発明1の「2本のゲートバスライン及びドレインバスライン」はいずれも「Y方向」で平行であるから,それぞれのゲートバスラインから突出されたゲートフィンガのゲート幅は等しい点。
(4)相違点についての検討
ア 相違点2について
相違点2に係る,「ドレイン配線」が「ゲート配線が延びる方向から傾斜した方向に延びる」構成は,引用文献2に記載されていない。引用発明2のゲート電極は蛇行したものであり,「ゲート配線が延びる方向」を観念することはできない。これをおくとしても,引用発明2のドレイン電極は,ゲート電極の入力側から遠くなるにつれて幅広になるもので,「傾斜した方向に延びる」ものではない。
そもそも,引用発明2のHEMTはアンテナスイッチに用いられるものであり,引用発明1の高周波増幅用のFETとは,用途も機能も異なり,引用発明1に引用発明2を採用する動機づけはない。そして,引用発明2において高周波電圧が入力されるのは送信端子TX1すなわちソース電極であり,ゲート電極ではない。仮にゲート電極に高周波電圧を入力して高周波増幅に用いたとすると,ゲート電極が蛇行しているために,ゲート電極の入力側に近い部分トランジスタを通った経路と遠い部分トランジスタを通った経路では経路長が異なることになり,経路を等しくすることで位相差による出力の合成損失を低減させるという引用発明1の目的(前記(1)ア(ウ)【0010】)に反することとなるから,引用発明1に引用発明2を採用することには,阻害要因があると言うべきである。
したがって,引用発明1に引用発明2を採用することは,当業者が容易に想到することではない。
イ 相違点3について
引用文献2には「ゲート幅がゲート電極の入力側から遠くなるについて短くなる」ことが記載されているが,前記アで述べたとおり,引用発明1に引用発明2を採用することは,当業者が容易に想到することではない。
(5)本願発明についてのまとめ
したがって,その余の相違点について検討するまでもなく,本願発明は,引用発明1及び2に基づいて,当業者が容易に発明をすることができたとはいえない。
(6)請求項2,3について
本願の特許請求の範囲の請求項2及び3に係る発明(以下,それぞれ「本願発明2及び3」という。)は,本願発明の発明特定事項をすべて含みさらに別の発明特定事項を付加したものに相当するから,本願発明が前記(5)のとおり,引用発明1及び2に基づいて,当業者が容易に発明をすることができたとはいえない以上,本願発明2及び3も同様の理由で,引用発明1及び2に基づいて,当業者が容易に発明をすることができたとはいえない。
2 原査定の理由2について
(1)本願発明の課題と解決手段について
本願発明(本願発明2及び3も同様である。)の課題は,本願明細書【0005】に記載されているように,ゲート電極の電位の位相差を抑制することにあると認められる。そして,その解決手段は,本願明細書【0011】及び【0014】に記載されているように,ゲート電極のゲート幅は,ゲートパッドから離間するほど短くなっており,ゲートパッドからゲート電極の先端までの信号経路の長さが略均一になっていることであると認められる。
してみると,発明の詳細な説明において,発明の技術上の意義を理解するために必要な事項を理解できるように記載されていると認められるから,経済産業省令(特許法施行規則第24条の2)で定めるところにより記載されたものではないとすることはできない。
(2)ドレイン配線における位相差について
ゲートを有する電界効果トランジスタにおいて,ゲート電極の寄生容量がドレイン電極やソース電極の寄生容量より大きいことは技術常識であって,本願発明はこのゲート電極の寄生容量に起因する電位の位相差を抑制するものであることは当業者にとって明確である。ドレイン配線における位相差については,本願発明の課題とは関係がなく,本願発明の技術的思想とも関係がないから,仮に,発明の詳細な説明において,ドレイン配線の位相差の補償をどのように実現するのか不明確であるとしても,これをもってして,本願発明についての記載不備の理由とすることはできない。

第5 むすび
以上のとおり,本願については,原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2016-09-21 
出願番号 特願2010-144080(P2010-144080)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 536- WY (H01L)
最終処分 成立  
前審関与審査官 儀同 孝信  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 化合物半導体装置  
代理人 國分 孝悦  

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