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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1321080
審判番号 不服2015-6175  
総通号数 204 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-12-22 
種別 拒絶査定不服の審決 
審判請求日 2015-04-02 
確定日 2016-11-01 
事件の表示 特願2010-227463「グラフェン素子及びその製造方法」拒絶査定不服審判事件〔平成23年 4月28日出願公開、特開2011- 86937〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成22年10月7日(パリ条約による優先権主張2009年10月16日、大韓民国)の出願であって、平成26年8月7日付けで拒絶理由が通知され、同年11月12日に意見書及び手続補正書が提出されたが、同年11月26日付けで拒絶査定がなされ、これに対して、平成27年4月2日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。


第2 補正却下の決定
[補正却下の決定の結論]
平成27年4月2日に提出された手続補正書によりなされた手続補正を却下する。

[理由]
1 本件補正の内容
平成27年4月2日に提出された手続補正書による補正(以下「本件補正」という。)は、本願の特許請求の範囲を補正するものであって、補正の内容は、本件補正前の請求項1及び11を補正するとともに、本件補正前の請求項6、7、16及び17を独立形式の請求項とするものである。
そして、本件補正前後の請求項1の記載は以下のとおりである。
＜本件補正前＞
「【請求項1】
基板と、
前記基板上に形成され、層間絶縁層に埋め込まれた少なくとも1つの埋込みゲート(embedded gaｔe)と、
前記層間絶縁層及び前記少なくとも1つの埋込みゲート上に形成された上部酸化膜と、
前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」

＜本件補正後＞
「【請求項1】
基板と、
前記基板上に形成され、層間絶縁層に埋め込まれた3つの埋込みゲート(embedded gaｔe)と、
前記層間絶縁層及び前記3つの埋込みゲート上に形成された上部酸化膜と、
前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」

2 補正事項
請求項1についてする本件補正の内容は、「埋込みゲート」の数を、本件補正前は「少なくとも1つ」であったものを、本件補正後は「3つ」に補正するものである。

3 新規事項の追加の有無及び補正目的の適否等について
新規事項の追加の有無及び補正目的の適否等について検討する。
(1)新規事項の追加の有無
ア 補正事項は、本願の願書に最初に添付された明細書、特許請求の範囲及び図面(以下「当初明細書等」という。)における明細書の段落【0028】の「下部酸化膜22上に、互いに離隔された第1ないし第3金属パターン24A、24B、24Cが存在する。金属パターンの数は、3つ以上であるか、3つより少ない。第1ないし第3金属パターン24A、24B、24Cは、ゲート電極でありうる。」という記載及び図1に基づくものと認められる。

イ したがって、補正事項は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項は特許法第17条の2第3項の規定に適合する。

(2)発明の特別な技術的特徴の変更の有無について
ア 補正事項が、請求項1に係る発明の特別な技術的特徴を変更しないことは明らかである。

イ よって、補正事項は特許法第17条の2第4項の規定に適合する。

(3)補正目的について
ア 補正事項は、請求項1における「埋込みゲート」の数が、本件補正前は「少なくとも1つ」であったものを、本件補正後は「3つ」であると限定するものである。

イ したがって、補正事項は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(4)検討のまとめ
以上検討したとおりであるから、請求項1についてする本件補正は、特許法第17条の2第3項ないし第5項に規定する要件を満たす。

4 独立特許要件
以上のとおり、請求項1についてする本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的としている。
そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かを、請求項1に係る発明について検討する。

(1)補正発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される、再掲すると次のとおりのものである。

「基板と、
前記基板上に形成され、層間絶縁層に埋め込まれた3つの埋込みゲート(embedded gaｔe)と、
前記層間絶縁層及び前記3つの埋込みゲート上に形成された上部酸化膜と、
前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」

(2)引用例及び引用発明
ア 引用例の記載事項
原査定の根拠となった拒絶理由通知において引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2009-155168号公報(以下「引用例」という。)には、「層状炭素構造体の製造方法および半導体装置の製造方法」(発明の名称)について、図1?図7とともに、次の事項が記載されている(下線は当審で付加。以下同じ。)。

a 「【0001】
本発明は層状炭素構造体の製造方法および半導体装置の製造方法に関し、特に、オフ基板上に形成される層状炭素構造体および、層状炭素構造体を用いた半導体装置の製造方法に関する。」

b 「【0004】
例えば、グラファイト結晶から剥離したグラフェンを基板に貼り付けてチャネルとしたトランジスタの動作が実際に確認されている。また、基板上に直接グラフェンを作製する他の方法として、ニッケル(Ni)などの金属薄膜を成膜した基板を加熱しながら炭化水素系のガスを導入してグラフェンを作製する方法や、炭化シリコン(SiC)を加熱し、Siを昇華させてグラフェンを作製する方法などが提案されている。
【非特許文献1】K. S.Novoselov,et al.,“Electric Field Effect in Atomically Thin Carbon Films”,Science,306,2004,P.666
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、上述のようにグラファイトからグラフェンを剥離して、それを基板に貼り合わせる方法を実際のトランジスタの製造プロセスに組み込むことは困難であるという問題点があった。
【0006】
また、金属薄膜を成膜した基板を加熱しながらグラフェンを作製する方法は、グラフェン生成後に、金属薄膜の除去方法が確立していないという問題点があった。
また、SiCの加熱によりグラフェンを作製する方法は、作製されるグラフェンの結晶サイズが小さく、分布も疎らであるという問題点があった。」

c 「【発明を実施するための最良の形態】
【0012】
以下、実施の形態の概要を説明し、その後に、その概要を踏まえた実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
まず、実施の形態の概要について説明する。
……(中略)……
【0019】
この層状炭素構造体13およびオフ基板11から、必要に応じて切り出した層状炭素構造体13に対して、例えば、ソース・ドレイン電極部(図示を省略)およびゲート電極部(図示を省略)を形成することによって、チャネルに層状炭素構造体13が用いられた半導体装置(図示を省略)を作製することができる。そして、層状炭素構造体13がチャネルに用いられることによって、半導体装置の動作を高速化することが可能となる。」

d 「【0026】
以上のようにして作製したグラフェン25のサイズは、約100nm?約200nm×約100nm?約2000nmの大きさであるために、半導体装置のチャネルとして利用するには十分な大きさである。したがって、このグラフェン25を利用した半導体装置について以下に説明する。
＜実施例1＞
実施例1では、トップゲート型の半導体装置を例に挙げて説明する。
【0027】
図5は、実施の形態におけるトップゲート型の半導体装置であって、(A)は斜視模式図、(B)は断面模式図である。
図5に示すように、トップゲート型の半導体装置30は、グラフェン25が作製されたオフ基板20およびグラフェン25aと、グラフェン25aの両側に形成されたチタン(Ti)膜31aおよび金(Aｕ)膜31bから構成されるソース・ドレイン電極31と、グラフェン25aとソース・ドレイン電極31とに形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成されたTi膜33aおよびAｕ膜33bから構成されるゲート電極33とから構成されている。なお、これら電極材料は電導性が上記材料に限定されるわけではなく、その他の金属や、さらにはグラフェン、グラファイト、またはそれらの複合材料から形成することが可能である。
……(中略)……
【0031】
次に、図6(C)を参照しながら説明する。ソース・ドレイン電極31の形成後、ソース・ドレイン電極31およびグラフェン25a上に、ALD(Atomic Layer Deposition:原子層堆積)法により、図6(C)に示すように、膜厚が約5nmの絶縁膜32aを成膜する。なお、絶縁膜32aの構成材料としては、例えば、SiN膜、酸化シリコン(SiO_(2))、酸化ハフニウム(HfO_(2))または酸化アルミニウム(AlO_(2))、などが挙げられる。」

e 「＜実施例2＞
実施例2では、バッグゲート型の半導体装置を例に挙げて説明する。
【0034】
図7は、実施の形態におけるバッグゲート型の半導体装置であって、(A)は斜視模式図、(B)は断面模式図である。なお、図7に示すバックゲート型の半導体装置30aの構成で図5の半導体装置30と同じ構成は同じ符号を付している。
【0035】
バックゲート型の半導体装置30aも、実施例1と同様にグラフェン25が作製されたオフ基板20が用いられている。すなわち、半導体装置30aは、Si基板40a上に、ゲート絶縁膜32を介して形成したグラフェン25aと、グラフェン25aの両側に形成されたTi膜31aおよびAｕ膜31bからなるソース・ドレイン電極31と、グラフェン25a上に絶縁膜32aと、Si基板40aの裏面(グラフェン25aの形成面の反対面)に形成されたTi膜33aおよびAｕ膜33bからなるゲート電極33とから構成されている。
【0036】
このように、実施例1と同様に、チャネルにグラフェン25aを用いて、バッグゲート型の半導体装置30aが実現される。
また、図示はしていないが、上述の半導体装置30,30aと同様に、埋め込みゲート構造の半導体装置などにも、グラフェン25aをチャネルに用いることができる。
【0037】
このように、階段状に加工されたオフ基板を加熱することによって、オフ基板上にグラフェンを作製することができる。このような作製方法によって、結晶性や形状、作製場所が制御されたグラフェンを作製することが可能となる。そして、このようにして作製したグラフェンとオフ基板とを、実施の形態のようにチャネルとして利用することができる。なお、実施の形態は、オフ基板上に作製したグラフェンを利用した実施例にすぎず、その他、電気または熱の伝導体として利用することも可能である。」

f 「【0038】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。」

g 図7(A)及び(B)には、膜31a及び膜31bからなる積層膜31は、グラフェン25aの両側の膜32上に形成されるとともに、前記グラフェン25aの両側端部上にも形成されていることが記載されている。

イ 引用発明
以上のa?gの記載を総合すると、引用例には「バックゲート型の半導体装置」に係る発明として、次の発明(以下「引用発明」という。)が記載されているものと認められる。
「Si基板40aと、
前記Si基板40a上のゲート絶縁膜32と、
前記Si基板40a上に、前記ゲート絶縁膜32を介して形成され、チャネルに用いるグラフェン25aと、
前記グラフェン25aの両側の前記ゲート絶縁膜32上に形成されるとともに、前記グラフェン25aの両側端部上にも形成された、Ti膜31aおよびAｕ膜31bからなるソース・ドレイン電極31と、
前記Si基板40aの裏面に形成されたTi膜33aおよびAｕ膜33bからなるゲート電極33と、
を含むことを特徴とするバックゲート型の半導体装置30a。」

(3)対比
ア 補正発明と引用発明との対比
補正発明と引用発明とを対比する。
(ア)引用発明の「Si基板40a」は、補正発明の「基板」に相当する。

(イ)引用発明の「前記Si基板40aの裏面に形成されたTi膜33aおよびAｕ膜33bからなるゲート電極33」と、補正発明の「前記基板上に形成され、層間絶縁層に埋め込まれた3つの埋込みゲート(embedded gaｔe)」とは、「前記基板」に「形成」された「ゲート」である点で共通する。

(ウ)補正発明において、「上部酸化膜」は、「埋込みゲート」と「グラフェンチャネル」の間に存在するから、ゲート絶縁膜として機能していることは、明らかである。
したがって、引用発明の「前記Si基板40a上のゲート絶縁膜32」と、補正発明の「前記層間絶縁層及び前記3つの埋込みゲート上に形成された上部酸化膜」とは、「ゲート」の「上」方に形成されたゲート絶縁「膜」である点で共通する。

(エ)引用発明の「前記Si基板40a上に、前記ゲート絶縁膜32を介して形成され、チャネルに用いるグラフェン25a」は、前記「ゲート絶縁膜32」が酸化膜であることが特定されていない点を除き、補正発明の「前記上部酸化膜上に備えられたグラフェンチャネル」に相当する。

(オ)引用発明の「前記グラフェン25aの両側の前記ゲート絶縁膜32上に形成されるとともに、前記グラフェン25aの両側端部上にも形成された、Ti膜31aおよびAｕ膜31bからなるソース・ドレイン電極31」は、前記「ゲート絶縁膜32」が酸化膜であることが特定されていない点を除き、補正発明の「前記上部酸化膜上に備え」られた「複数の電極」に相当する。

(カ)そして、引用発明の「バックゲート型の半導体装置30a」は「グラフェン25a」を「チャネルに用いる」半導体素子といい得ると認められる。
したがって、引用発明の「バックゲート型の半導体装置30a」は、補正発明の「グラフェン素子」に相当する。

イ 一致点と相違点
以上を総合すると、補正発明と引用発明とは、
(一致点)
「基板と、
前記基板に形成されたゲートと、
前記ゲートの上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」
である点で一致し、次の各点で相違する。

(相違点1)
補正発明は「前記基板上に形成され、層間絶縁層に埋め込まれ」た「埋込みゲート」を有するのに対して、引用発明は「前記Si基板40aの裏面」に形成された「ゲート電極33」を有する点。

(相違点2)
補正発明の「上部酸化膜」は「層間絶縁層」及び「埋込みゲート」の「上に」形成されているのに対して、引用発明の「ゲート絶縁膜32」は「前記Si基板40a上」に形成されている点。

(相違点3)
補正発明は埋込み「ゲート」を「3つ」有するのに対して、引用発明は「ゲート電極」を3つ有するものではない点。

(相違点4)
補正発明は上部「酸化膜」を有するのに対して、引用発明はゲート「絶縁膜」を有する点。

(4)各相違点についての当審の判断
ア 相違点1、2及び4について
(ア)第2の4(2)アdで摘記したように、引用例には、段落【0027】に「ゲート絶縁膜32上に形成されたTi膜33aおよびAｕ膜33bから構成されるゲート電極33」と、段落【0031】に「絶縁膜32aの構成材料としては、例えば、SiN膜、酸化シリコン(SiO_(2))、酸化ハフニウム(HfO_(2))または酸化アルミニウム(AlO_(2))、などが挙げられる。」と、「ゲート絶縁膜32」を窒化膜や酸化膜で形成することが記載されている。

(イ)さて、第2の4(2)アeで摘記したように、引用例には、「バックゲート型の半導体装置」に関し、段落【0036】に「実施例1と同様に、チャネルにグラフェン25aを用いて、バッグゲート型の半導体装置30aが実現される。」という記載に加えて「また、図示はしていないが、上述の半導体装置30,30aと同様に、埋め込みゲート構造の半導体装置などにも、グラフェン25aをチャネルに用いることができる。」と記載されている。
ここで、引用例には、同eで摘記したように、段落【0035】に「バックゲート型の半導体装置30a」は「Si基板40a上に、ゲート絶縁膜32を介して形成したグラフェン25aと、グラフェン25aの両側に形成されたTi膜31aおよびAｕ膜31bからなるソース・ドレイン電極31と、グラフェン25a上に絶縁膜32aと、Si基板40aの裏面(グラフェン25aの形成面の反対面)に形成されたTi膜33aおよびAｕ膜33bからなるゲート電極33とから構成されている。」という記載がある。
そして、引用例において、前記「バックゲート型の半導体装置30a」は、同dで摘記した、段落【0035】に「トップゲート型の半導体装置30は、グラフェン25が作製されたオフ基板20およびグラフェン25aと……ゲート絶縁膜32と、ゲート絶縁膜32上に形成されたTi膜33aおよびAｕ膜33bから構成されるゲート電極33とから構成されている。」と記載される「トップゲート型の半導体装置30」と対比して記載された「半導体装置」の名称である。
したがって、引用発明の「バックゲート型の半導体装置30a」とは、特に「ゲート電極33」が「Si基板40aの裏面(グラフェン25aの形成面の反対面)」に設けられた「半導体装置」を意味すると解される。
そうすると、引用例における段落【0036】の上記の記載より、引用例には、「前記Si基板40aの裏面」に形成された「ゲート電極33」を有する「バックゲート型の半導体装置」に代えて、「埋め込みゲート構造」のゲート電極を有する「半導体装置」の「チャネル」に対しても、「グラフェン25a」を用いることができると記載されていると認められる。

(ウ)本願の優先権主張の日時点における、当業者の通常の技術知識について検討すると、埋め込みゲート構造を有する半導体装置において、ゲート電極を、基板上に形成され、層間絶縁層に埋め込まれた埋め込みゲート電極とし、ゲート絶縁膜を、前記層間絶縁層及び前記埋め込みゲート電極の上に形成した酸化膜で形成することは、次に挙げる周知例1ないし2に記載されるように周知技術(以下「周知技術1」という。)である。
なお、ゲート電極を、単に、基板上に形成され、層間絶縁層に埋め込まれた埋め込みゲート電極とすることは、次に挙げる周知例3にも記載され、埋め込みゲート構造を有する半導体装置において、常套手段にすぎない。

a 周知例1
原査定において例示され、本願の優先権主張の日前に日本国内で頒布された刊行物である特開2006-49459号公報には、図7ないし図11とともに、以下の事項が記載されている。
(a)「【実施例2】
【0034】
ここで、図7乃至図11を参照して、本発明の実施例2のカーボンナノチューブトランジスタの製造工程を説明する。
図7参照
まず、シリコン基板21上に厚さが、例えば、300nmのSiO_(2)膜22を成膜し、次いで、リフトオフ法を用いて厚さが、例えば、50nmのMｏからなるゲート電極23を形成する。
【0035】
次いで、全面にSiO_(2)膜を堆積させたのち平坦化処理して埋込層24を形成したのち、ゲート絶縁膜となる厚さが、例えば、3nmのZｒO_(X)膜25及びエッチングストッパーとなる厚さが、例えば、5nmのSi_(3)N_(4)膜26を順次堆積する。
【0036】
図8参照
次いで、再び、リフトオフ法を用いて厚さが、例えば、50nmのMｏからなり、長さWが200μm以下で両者の間隔Lが0.5μm以下、より好適には、2μm以下の一対のソース電極27及びドレイン電極28を形成し、次いで、全面に厚さが200nm?1μm、例えば、500nmのSiO_(2)膜29を堆積する。
……(中略)……
【0038】
図10参照
次いで、炭素供給供給源として例えば、メタンを用いたCVD法によって全面にカーボンナノチューブ32,33を成長させ、次いで、再び、全面にSiO_(2)膜34を堆積して開口部30を埋め込む。」

b 周知例2
原査定において例示され、本願の優先権主張の日前に日本国内で頒布された刊行物である特開2009-60087号公報には、図1ないし図18とともに、以下の事項が記載されている。
(a)「【0022】
図1ないし図3に示すように、複数の底ゲート電極110が基板105上に提供される。例えば、基板105は、全体が絶縁物質で形成されるか、または半導体ウェーハ上に絶縁物質が蒸着またはコーティングされた構造を含む。下部絶縁層115は、底ゲート電極110の間を埋め込む。」
(b)「【0030】
半導体チャンネル層135、電荷保存層125及び底ゲート電極110は、互いに層間絶縁層120により絶縁される。例えば、複数のブロッキング絶縁層122が底ゲート電極110と電荷保存層125との間に介在され、複数のトンネリング絶縁層130が電荷保存層125と半導体チャンネル層135との間に介在される。ブロッキング絶縁層122及び電荷保存層125は、互いに区分されずに一層の層間絶縁層120をなすか、または異なる物質で形成されて分離されることもある。
【0031】
トンネリング絶縁層130は、電荷保存層125と半導体チャンネル層135との間に電荷のトンネリングを許容するように、適切な物質及び適切な厚さに選択される。ブロッキング絶縁層122は、電荷保存層125に保存された電荷が底ゲート電極110に逆トンネリングされないように、適切な物質及び適切な厚さに選択される。例えば、トンネリング絶縁層130及びブロッキング絶縁層122は、酸化物、窒化物または高誘電率の絶縁物から一層または複層で選択される。」
(c)「【0052】
図10に示すように、基板105上に少なくとも一つの底ゲート電極110を形成できる。基板105は、全体が絶縁物質で形成されるか、または半導体ウェーハ上に絶縁物質
が蒸着またはコーティングされた構造を含む。底ゲート電極110は、導電層を蒸着した後にパターニングして形成できる。例えば、導電層は、ポリシリコン、Mｏ、Pｔ、Ni、IZO、Al、Wなどを含む。
図11に示すように、底ゲート電極110の間を埋め込む下部絶縁層115を形成できる。例えば、下部絶縁層115は、底ゲート電極110上に絶縁層を形成した後、それを平坦化して形成できる。例えば、平坦化は、化学的機械的研磨(Chemical Mechanical Pｏliｓhing:CMP)またはエッチバックを利用できる。
【0054】
図12に示すように、底ゲート電極110上に少なくとも一層の電荷保存層125及び層間絶縁層120を形成できる。例えば、底ゲート電極110上にブロッキング絶縁層122/電荷保存層125/トンネリング絶縁層130の積層構造を形成できる。電荷保存層125は、ブロッキング絶縁層122上に一層で形成された後、複数個でパターニングされる。
【0055】
トンネリング絶縁層130及びブロッキング絶縁層122は、互いに区分されずに層間絶縁層120と呼ばれるか、または互いに区分されて呼ばれることもある。さらに、トンネリング絶縁層130及びブロッキング絶縁層122が電荷保存層125のようにパターニングされて複数層に分離されることもある。
【0056】
図13に示すように、層間絶縁層120上に少なくとも一層の半導体チャンネル層135を形成できる。例えば、半導体チャンネル層135は、半導体物質層に蒸着した後にパターニングして形成できる。半導体チャンネル層135は、底ゲート電極110を横切って配置される。
【0057】
図14に示すように、半導体チャンネル層135の両側に少なくとも一つのソース電極140及び少なくとも一つのドレイン電極145を形成できる。ソース電極140及びドレイン電極145は、半導体チャンネル層135の両側面にそれぞれ電気的に連結されるか、または半導体チャンネル層135の両側エッジにそれぞれ電気的に連結される。」

c 周知例3
本願の優先権主張の日前に日本国内で頒布された刊行物である特開2005-116618号公報には、図12とともに、以下の事項が記載されている。
(a)「【0002】
カーボンナノチューブは、グラファイトの1枚面(グラフェンシートと呼ばれる。)を巻いて筒状にした形状をもっており、その直径はおおよそ数nmから十nmの範囲であり、長さは数μmに及ぶ。したがって、カーボンナノチューブは、アスペクト比(長さ/直径)が1000程度となり、かかる形状異方性により一次元的電子的性質を有し、100万A/cm^(2)の最大電流密度、カーボンナノチューブ1本当たりの抵抗が約6.45kΩ、直径が0.4nm?100nm程度で制御可能であり、長さ方向の直径の揺らぎが極めて少ないという特徴を有する。」
(b)「【0041】
図12を参照するに、本変形例の半導体装置40は、ゲート電極41が絶縁膜22に埋め込まれている以外は第1の実施の形態の半導体装置と同様である。
【0042】
ゲート電極41は、Ni、Ti、Pｔ、Aｕ、Pｔ-Aｕ合金、Al、W、ポリシリコン等の導電材料よりなり、分離電流供給用電極29a、29bの導電材料と同一であってもよく、異なってもよい。ゲート電極を形成する溝の深さは約100nm程度に設定し、溝22-3は分離電流供給用電極29a、29bに溝22-1、22-2と同時に形成することが好ましい。
……(中略)……
【0044】
本変形例によれば、カーボンナノチューブ25を配置前にゲート電極41を形成するので、ゲート電極41を形成する際のレジスト工程等でのカーボンナノチューブ25に与える損傷等の影響を回避することができる。」

(エ)そして、周知例3に「カーボンナノチューブは、グラファイトの1枚面(グラフェンシートと呼ばれる。)を巻いて筒状にした形状をもっており」と記載されるように、カーボンナノチューブは、一様な平面のグラファイト(グラフェンシート)を丸めて円筒状にした構造を持つことは、当業者の技術常識である。
したがって、「カーボンナノチューブ」をチャネルに用いることが記載された周知例1には、周知例3と同様に、グラフェンチャネルを用いることが少なくとも示唆されている。

(オ)以上から、引用発明において、「ゲート電極33」を、「Si基板40a」の表面上に形成され、層間絶縁層に埋め込まれた「埋め込みゲート」とするとともに、「ゲート絶縁膜32」を、前記層間絶縁層と前記「埋め込みゲート」上に形成された酸化膜で形成することは、前記周知技術1及び常套手段を参酌すれば、引用発明から当業者が容易に想到し得たものと認められる。

イ 相違点3について
(ア)第2の4(2)アfで摘記したように、引用例には、段落【0038】に「本発明」の「多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではな」いと記載され、引用発明に「多数の変形、変更」を加えて種々の「応用例」に適用することが記載されている。

(イ)ここで、ソース電極及びドレイン電極という2つの電極の間に、3つのゲート電極を設けることで、トリプルゲート構造を有するスイッチング素子や、多入力論理ゲート素子に応用できる半導体素子を形成することは、次に挙げる周知例4?6に記載されるように周知技術(以下「周知技術2」という。)である。
なお、周知例4?5は、各ゲート電極がチャネルから見て基板側に形成され、ソース電極及びドレイン電極がゲート絶縁膜の上方に形成される、ボトムゲート構造のトランジスタに関する。

a 周知例4
本願の優先権主張の日前に日本国内で頒布された刊行物である特開2000-156504号公報には、図7とともに、以下の事項が記載されている。
(a)「【0106】〔実施例7〕 本実施例では実施例1と異なる構造の画素マトリクス回路部を作製した場合の例について図7(A)?(C)を用いて説明する。実施例1では、画素マトリクス回路部の画素TFTのゲート配線をダブルゲート構造としたが、本実施例では、オフ電流のバラツキを低減するために、トリプルゲート構造とした例を示す。
【0107】図7(C)は、トリプルゲート構造の一例を示した上面図である。また、図7(C)中の点線A-A’で切断した断面の一例を図7(A)に示した。
【0108】図7(A)において、701はn^(-)型領域(LDD領域)、702はゲート配線、703はn^(+)型領域、704、705は配線、706はブラックマスク、707は画素電極、708、709は層間絶縁膜である。この構成における特徴は、LDD領域(チャネル長方向の幅が、0.5?3μm、代表的には1?2μm)が必要である箇所のみに設けられている点である。従来、特にセルフアライン法では、隣合うチャネル形成領域間に不必要なLDD領域が形成されていた。
……(中略)……
【0111】本実施例を実施して作製されたTFTは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例1乃至6のいずれか一と組み合わせることは可能である。」
(b)図7には、基板上にゲート702が3つ並んで形成され、前記3つのゲート702が形成された基板を覆うように、ゲート絶縁膜と半導体膜とが形成されて、前記3つのゲート702を有する画素マトリクス回路部の画素TFTを構成すること、及び、前記半導体膜の左右両端に、配線704ないし705に接続される高濃度不純物領域を有すること、が記載されている。
したがって、図7には、前記画素TFTは、前記ゲート702がチャネル層となる前記半導体膜の下側に配置されている、ボトムゲート型を有することが、記載されている。

b 周知例5
本願の優先権主張の日前に日本国内で頒布された刊行物である特開2004-146369号公報には、図20とともに、以下の事項が記載されている。
(a)「【実施例8】
【0269】
図20(A)に、画素の回路図の一形態を示し、図20(B)に、画素部に用いられるTFTの断面図を示す。901は画素へのビデオ信号の入力を制御するためのスイッチング用TFTに相当し、902は発光素子903への電流の供給を制御するための駆動用TFTに相当する。具体的には、スイッチング用TFT901を介して画素に入力されたビデオ信号の電位に従って、駆動用TFT902のドレイン電流が制御され、該ドレイン電流が発光素子903に供給される。なお904は、スイッチング用TFT901がオフのときに駆動用TFTのゲート・ソース間電圧(以下、ゲート電圧とする)を保持するための容量素子に相当し、必ずしも設ける必要はない。
【0270】
図20(A)において、具体的には、スイッチング用TFT901のゲート電極が走査線Gに接続されており、ソース領域とドレイン領域の一方は信号線Sに接続され、他方は駆動用TFT902のゲートに接続されている。また駆動用TFT902のソース領域とドレイン領域は、一方が電源線Vに接続され、他方が発光素子903の画素電極905に接続されている。容量素子904が有する2つの電極は、一方が駆動用TFT902のゲート電極に接続され、他方が電源線Vに接続されている。
【0271】
なお図20(A)、図20(B)では、スイッチング用TFT901が、直列に接続され、なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッチング用TFT901のオフ電流を低減させることができる。具体的に図20(A)、図20(B)ではスイッチング用TFT901が2つのTFTが直列に接続されたような構成を有しているが、3つ以上のTFTが直列に接続され、なおかつゲート電極が接続されたようなマルチゲート構造であっても良い。また、スイッチング用TFTは必ずしもマルチゲート構造である必要はなく、ゲート電極とチャネル形成領域が単数である通常のシングルゲート構造のTFTであっても良い。
【0272】
TFT901、902は逆スタガ型(ボトムゲート型)であり、チャネルエッチ型である。TFTの活性層はアモルファス半導体、またはセミアモルファス半導体を用いる。なお、TFTの活性層をセミアモルファス半導体とすれば、画素部だけでなく駆動回路も同一基板上に作ることができ、ｐ型よりもn型の方が、移動度が高いので駆動回路に適しているが、各TFTはn型であってもｐ型であってもどちらでも良い。いずれの極性のTFTを用いる場合でも、同一の基板上に形成するTFTを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。」

c 周知例6
本願の優先権主張の日前に日本国内で頒布された刊行物である特開平6-350088号公報には、図1?2とともに、以下の事項が記載されている。
(a)「【0016】
【作用】本発明の電界効果トランジスタにおいては、共通のチャネル領域上で水平方向に隣接配置される複数のゲート電極のうち隣接する者同士が、互いにコンフォーマルな薄い絶縁膜を隔てた主パターンとサイドウォールの関係にある。つまり、隣接するゲート電極間に従来のような不純物拡散領域が存在しない分、回路の占有面積を縮小することができ、かつゲート電極間の寄生抵抗を排除して動作を高速化することができる。
【0017】かかる構成において、ひとつのゲート電極からのゲート電圧印加により反転層が形成される領域は、単一のチャネル領域の一部のみである。ドレイン電流I_(D)を得るためには、ソース・ドレイン間に存在するこのチャネル領域の全域において反転層が形成されなければならない。つまり、すべてのゲート電極から制御信号電圧が印加された場合(Hレベル)に初めてドレイン電圧が降下し(Lレベル)、このトランジスタはONとなる。これは、すなわちNAND動作である。」
(b)「【0024】実施例1
本実施例では、本発明を適用して構成した3入力型MOS-FETについて説明する。このMOS-FETは、図1の模式的断面図に示されるように、Si基板1上の素子分離領域2に囲まれる素子形成領域内において、3個のトランジスタTｒ1 ,Tｒ2 ,Tｒ3 のゲート電極6c,4,6cが、相互間およびSi基板1との間に絶縁膜を介した状態で配列されたものである。
……(中略)……
【0026】上記Si基板1中には、これら3個のゲート電極6c,4,6cの両外側において自己整合的に不純物拡散領域が形成されている。これらは、それぞれソース(S)領域8、ドレイン(D)領域9として機能する。上記ソース領域8とドレイン領域9の間に挟まれる領域がチャネル領域である。このチャネル領域は、各ゲート電極6c,4,6cの直下に相当する部位、すなわちチャネルCh1,Ch2,Ch3のすべてに反転層が形成された場合に、ひとつの連続したチャネル領域として機能するようになされている。」

(ウ)ここで、引用発明の「バックゲート型の半導体装置30a」の「ゲート電極33」は「チャネルに用いるグラフェン25a」の下側に配置されているから、周知例4及び周知例5と同様に、ボトムゲート型の半導体装置であると認められる。

(エ)以上から、引用発明において、「ソース・ドレイン電極31」という2つの電極の間に、3つの「ゲート電極33」を設けることで、引用発明の「バックゲート型の半導体装置30a」を、トリプルゲート構造を有するスイッチング素子や、多入力論理ゲート素子に応用することは、周知技術2を勘案すれば、当業者が容易に想到し得たものと認められる。

(5)独立特許要件についてのまとめ
以上から、補正発明は、引用例に記載された発明、周知技術1、周知技術2及び常套手段に基づいて、当業者が容易に発明をすることができたものである。
そして、補正発明の効果も、前記周知技術1、周知技術2及び常套手段を参酌すれば、引用例に記載された発明から当業者が予期し得たものと認められる。
よって、補正発明は、特許法第29条2項の規定により、特許出願の際独立して特許を受けることができない。

5 小括
以上検討したとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明について
1 本願発明
平成27年4月2日付けの手続補正は上記のとおり却下されたので、本願の請求項1?19に係る発明は、平成26年11月12日に提出された手続補正書により補正された特許請求の範囲の請求項1?19に記載された事項により特定されるものであり、その内の請求項1に係る発明(以下「本願発明」という。)は、再掲すると次のとおりのものである。

「基板と、
前記基板上に形成され、層間絶縁層に埋め込まれた少なくとも1つの埋込みゲート(embedded gaｔe)と、
前記層間絶縁層及び前記少なくとも1つの埋込みゲート上に形成された上部酸化膜と、
前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」

2 引用例及び引用発明
引用例の記載事項は、第2の4(2)アで摘記したとおりである。
また、引用発明は、第2の4(2)イで認定したとおりのものである。

3 対比・判断
(1)第2の3(3)で検討したように、本件補正後の請求項1に係る発明(すなわち、補正発明)は、本件補正前の請求項1に係る発明(すなわち、本願発明)に対して、「少なくとも1つ」の「埋込みゲート」の数を「3つ」に限定したものである。
したがって、本願発明は、補正発明から上記限定をなくしたものである。

(2)第2の4(4)において検討したとおり、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、周知技術1、周知技術2及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるところ、周知技術2は、本件補正により生じた相違点3についての当審の判断において指摘したものである。
そうすると、本願発明は、周知技術1及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
そして、本願発明の効果も、周知技術1及び常套手段を参酌すれば、引用例の記載から当業者が予期し得たものと認められる。


第4 結言
以上のとおりであるから、本願発明は、周知技術1及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2016-05-30 
結審通知日 2016-06-06 
審決日 2016-06-17 
出願番号 特願2010-227463(P2010-227463)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 小川 将之、山口 大志  
特許庁審判長 河口 雅英
特許庁審判官 加藤 浩一
鈴木 匡明
発明の名称 グラフェン素子及びその製造方法  
代理人 崔 允辰  
代理人 木内 敬二  
代理人 実広 信哉  
代理人 阿部 達彦  

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