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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1324044
審判番号 不服2015-21110  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2015-11-27 
確定日 2017-02-07 
事件の表示 特願2014- 93489「トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成26年 8月28日出願公開、特開2014-158050、請求項の数(11)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成22年12月7日(パリ条約による優先権主張 外国庁受理2009年12月30日,米国)を国際出願日とする特願2012-547095号(以下「原出願」という。)の一部を平成26年4月30日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成26年 4月30日 審査請求・上申書
平成26年12月24日 拒絶理由通知
平成27年 4月 3日 意見書・手続補正書
平成27年 7月23日 拒絶査定
平成27年11月27日 審判請求・手続補正書
平成28年 9月 8日 拒絶理由通知(当審)
平成28年12月 5日 意見書・手続補正書

第2 本願発明
本願の請求項1ないし11に係る発明は、平成28年12月5日付け手続補正書により補正された特許請求の範囲の請求項1ないし11に記載される事項により特定されるとおりであって、そのうち請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。
「【請求項1】
基板と、
前記基板上の一対のスペーサと、
前記基板上且つ前記一対のスペーサ間のゲート誘電体層と、
前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極層であり、前記ゲート誘電体層が、前記基板の表面上、及び該ゲート電極層と前記一対のスペーサとの間にあり、該ゲート電極層は、仕事関数層と充填層とを有し、前記仕事関数層の最上面が、前記一対のスペーサの最上面と同一平面にある、ゲート電極層と、
前記ゲート電極層の上と、前記一対のスペーサの上と、前記ゲート電極層と前記一対のスペーサとの間の前記ゲート誘電体層の直上と、にある絶縁キャップ層と、
前記一対のスペーサに隣接する一対の拡散領域と、
前記一対のスペーサに隣接し且つ前記一対の拡散領域の上にある第1の絶縁層であり、前記絶縁キャップ層と同一平面にある頂面を有する第1の絶縁層と、
前記第1の絶縁層の前記頂面の上及び前記絶縁キャップ層の第1部分の上にある第2の絶縁層と、
前記一対の拡散領域のうちの一方に接触した導電コンタクトであり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接し且つ前記第2の絶縁層に隣接し、該導電コンタクトの一部が前記絶縁キャップ層の第2部分の上にある、導電コンタクトと、
を有するトランジスタ。」

第3 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成26年12月24日付け拒絶理由通知書に記載した理由2によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考

●理由2(特許法第29条第2項)について
・請求項1-4,7,8,10,11,14,16
・引用文献等1,5
・備考
先に通知した引用文献1(特に、段落[0052]-[0075],[0104],図1-3,9等を参照)には、シリコン基板上にゲート絶縁膜を形成し、多結晶シリコン膜を形成し、パターニングしてゲート状構造を形成し、ゲート状構造の側壁にサイドウォールスペーサを形成し、サイドウォールスペーサ及びゲート状構造をマスクとしてイオン注入によりソース・ドレイン領域を形成し、シリコン酸化膜からなる層間絶縁膜を形成し、ゲート状構造をエッチングして溝を形成し、溝内にゲート絶縁膜を形成し、金属膜を堆積してエッチバックし、エッチバックした金属膜上にエッチングストッパとして機能するシリコン窒化膜(本願の『キャップ層』に相当)を形成し、第2の層間絶縁膜を層間絶縁膜上に形成し、サイドウォールスペーサと第2の層間絶縁膜に隣接し、かつ、シリコン窒化膜の一部の領域上にコンタクトホールを形成し、コンタクトホール内に配線を形成する、半導体装置の製造方法、及び、当該製造方法により製造された半導体装置が記載されている。
半導体技術において、ソース、ドレイン領域との電気的接続をコンタクトホールを介して接続する際、コンタクトホールの形成位置がゲートに近接する方向にずれても、ゲートとコンタクトの短絡を防止するために、サイドウォール窒化膜の一部を除去し、ゲートの上部及びサイドウォールの上部を覆うストッパー窒化膜を形成することは、引用文献5(段落、[0081-[0104]、図1-18]を参照されたい。)に記載されているように周知技術である。
よって、引用文献1に記載の発明において、引用文献5に記載の周知技術を採用し、金属膜を堆積してエッチバックする際、サイドウォールスペーサを層間絶縁膜の上面より下方までエッチングし、エッチバックした金属膜の上と、エッチングしたサイドウォールスペーサの上と、エッチバックした金属層とエッチングしたサイドウォオースとの間のゲート絶縁膜の直上に、シリコン窒化膜を形成することは、当業者が容易に想到し得ることである。

出願人は意見書において、『引用文献1は、本願発明が含む『前記一対のスペーサを前記第1の絶縁層の頂面より下方までリセス化して、リセス化された一対のスペーサを形成する工程』に相当する工程を開示しておりません。さらに、その結果として、引用文献1に記載された発明においては、層間絶縁膜17上に位置するシリコン窒化膜16’の部分を除去して、シリコン窒化膜16’のうち溝12内に位置する部分だけ残存させて形成されるシリコン窒化膜16は、サイドウォールスペーサ8の上には形成されません(段落[0073]、図3(d))。
このように、引用文献1は、本願発明が含む『前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程であり、該絶縁キャップ層は、前記第1の絶縁層の頂面と同一平面にある頂面を有する、工程』に相当する工程を開示しておりません。また、本願発明が含むこれらの工程は、引用文献2-4によって開示されるものでもありません。』と主張している。

出願人の主張について検討する。上述のとおり、引用文献5に記載されているように、ゲートとコンタクトの短絡を防止するためのストッパー窒化膜を、ゲートの上部及びサイドウォールの上部に形成することは周知技術であり、引用文献1に記載の発明において、当該周知技術を用いることにより、請求項1-4,7,8,10,11,14,16に係る発明を構成することは、当業者が容易に想到し得ることである。
したがって、出願人の主張は採用できない。

よって、請求項1-4,7,8,10,11,14,16に係る発明は、引用文献1に記載された発明、及び引用文献5に記載された周知技術に基づいて、当業者が容易に想到し得ることであるから、依然として特許法第29条第2項の規定により特許を受けることができない。

・請求項5,6,9,12,13
・引用文献1-3,5
・備考
引用文献2(特に、第3欄,図3等を参照),及び、引用文献3(特に、第4-8欄,図1-4等を参照)に記載されているように、エッチングストッパとして、窒化ホウ素膜や、炭素を含有するlow-k膜を用いることは周知技術であるから、引用文献1に記載の発明に、引用文献2及び3に記載の周知技術を採用し、請求項5,6,9,12,13に係る発明を構成することは、当業者が容易に想到し得ることである。また、引用文献1に記載の発明において、ゲート絶縁膜として、high-k膜を用いることは、当業者が容易に想到し得ることである。
よって、請求項5,6,9,12,13に係る発明は、引用文献1に記載された発明、及び引用文献2,3,5に記載された周知技術に基づいて、当業者が容易に想到し得ることであるから、依然として特許法第29条第2項の規定により特許を受けることができない。

……(中略)……

<引用文献等一覧>
1.特開2000-031291号公報
2.米国特許第05792703号明細書(周知技術を示す文献)
3.米国特許第06265319号明細書(周知技術を示す文献)
5.特開2001-284467号公報(周知技術を示す文献;新たに引用された文献)」

2 原査定の理由についての当審の判断
(1)引用文献1ないし3及び5の記載事項及び引用発明
ア 引用文献1の記載事項及び引用発明
(ア)引用文献1の記載事項
原査定の理由に引用され、原出願についての優先権の主張の基礎とした出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2000-31291号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は、参考のために、当審において付したものである。以下において同じ。)

a「【請求項19】 半導体領域と、
前記半導体領域の表面に形成されたソース領域およびドレイン領域と、
前記半導体領域の表面に形成され、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域と、
前記半導体領域を覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記チャネル領域を含む領域上に形成された溝と、
前記層間絶縁膜の前記溝の底面に位置するゲート絶縁膜と、
前記溝内に形成れさたゲート電極と、
前記ゲート電極の側面に形成された絶縁性サイドウォールスペーサと、を備えており、
前記ゲート電極は、前記ゲート絶縁膜上および前記溝の側面上に設けられたバリアメタル層と、前記バリアメタル層に囲まれた導電層とを有しており、
前記層間絶縁膜をエッチングするために使用するエッチャントに対してエッチングマスクとして機能する層を前記ゲート配線上に備えている半導体装置。
【請求項20】前記層間絶縁膜には、コンタクトホールが形成されており、
前記コンタクトホール内の一部は、前記絶縁性サイドウォールスペーサまたは前記エッチングマスクとして機能する前記層に占められている請求項19に記載の半導体装置。」
b「【0013】
【発明が解決しようとする課題】図21(a)から(e)および図22(a)から(e)を参照しながら説明した半導体装置の製造方法によれば、ゲート電極170の低抵抗化は実現できるが、ソース/ドレイン領域109に達するコンタクトホールを第1のPSG膜110中に形成するとき、それらのコンタクトホールがゲート電極170に達しないようにマスクアライメントを実行する必要がある。ソース/ドレイン領域109のためのコンタクトホールがゲート電極170に達すると、ゲート電極170とソース/ドレイン領域109とがショートしてしまうからである。このようなショートを防止するには、ゲート電極170から離れた位置にコンタクトホールを形成する必要があるため、ひとつのトランジスタが占める面積が増加する。
【0014】本発明の目的は、ソース/ドレイン領域形成のための高温熱処理プロセス後に低抵抗材料からなるゲート電極を形成し、しかも、高集積化に適したコンタクト配置を可能にする半導体装置の製造方法を提供することにある。
【0015】本発明の他の目的は、低抵抗材料からなるゲート電極を有し、しかも高集積化に適した構造の半導体装置を提供することにある。」
c「【0052】
【発明の実施の形態】以下、図面を参照ながら、本発明による半導体装置およびその製造方法の実施形態を説明する。
(実施形態1)図1(a)および(b)、図2(a)から(e)ならびに図3(a)から(d)を参照しながら、本発明の第1の実施形態を説明する。
【0053】まず、図1(a)および(b)を参照する。
【0054】本実施形態の半導体装置は、半導体領域であるシリコン基板1と、基板1の表面に形成されたソース/ドレイン領域9と、ソース領域とドレイン領域とのに位置するチャネル領域と、シリコン基板1を覆う層間絶縁膜17とを備えている。層間絶縁膜17中にはチャネル領域に達する複数の溝が形成され、その溝内にはゲート電極70が埋められている。より詳細には、層間絶縁膜17の溝底面のうちチャネル領域上に位置する部分にはゲート絶縁膜3が形成されており、そのゲート絶縁膜3を覆うようにゲート電極70が存在する。
【0055】ゲート電極70の側面は絶縁性サイドウォールスペーサ8によって挟まれ、ゲート電極70の上面は、層間絶縁膜17をエッチングするために使用するエッチャントに対してエッチングマスクとして機能するマスク層16に覆われている。ゲート電極70は、ゲート絶縁膜3およびサイドウォールスペーサ8に接する位置に設けられたバリアメタル層4、およびバリアメタル層4に囲まれた導電層5から構成されている。
【0056】図1(a)では、わかりやすさのため、製造工程中に層間絶縁膜17上に形成されるレジストパターン20が示されている。レジストパターン20は、層間絶縁膜17に形成するコンタクトホール21の形状および位置を規定する開口部を有している。レジストパターン20をマスクとして、層間絶縁膜17の一部をエッチングすることによって、層間絶縁膜17中にソース/ドレイン領域9に達するコンタクトホール21が形成される。コンタクトホール21の形成後、レジストパターン20は除去される。層間絶縁膜17上には不図示の配線が形成され、配線の一部がコンタクトホール21を介してソース/ドレイン領域9に電気的に接続される。
【0057】図1(a)および(b)は、レジストパターン20を形成するリソグラフィ工程において、マスクアライメントにずれが生じた結果、絶縁性サイドウォールスペーサ8およびマスク層16の一部が図中左側のコンタクトホール21内に露出してしまっている様子を示している。このようなマスクアライメントのずれが生じても、ゲート電極70は絶縁性サイドウォールスペーサ8およびマスク層16によって被覆されているので、ソース/ドレイン領域9に接続される配線とゲート電極70との間に電気的ショートは生じない。
【0058】なお、図1(b)では、コンタクトホール21の形状を矩形に記載されているが、現実には円形であってもよい。また、本実施形態のゲート電極70はゲート配線をも兼ねている。ひとつのゲート電極70がひとつの活性領域横切るように形成されている、複数のゲート電極がひとつの活性領域を横切っていても良い。
【0059】次に、図2(a)から(e)および図3(a)から(d)を参照しながら、本実施形態の半導体装置の製造方法を説明する。
【0060】まず、図2(a)を参照する。p型シリコン基板1の表面に公知の方法を用いて素子分離2を形成した後、シリコン基板1上に薄い絶縁膜(厚さ:約4nm)30を形成する。この絶縁膜30の表面上に多結晶シリコン膜(厚さ:約100nm)を堆積した後、リソグラフィ技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングし、それによって多結晶シリコンからなるゲート状構造7を形成する。このパターニングに際して、ゲート状構造7が形成されてない領域における絶縁膜30は除去されても良い。この後、図2(a)に示すように、ゲート状構造7を注入マスクとして、ドーズ1×10^(14)から2×10^(14)cm^(-2)のn型不純物イオン(例えばAsイオン)を約20keVの加速エネルギーでシリコン基板1中に注入する。なお、図面では、簡単のため、単一の素子が示されているが、現実には、基板1に同時に多数のトランジスタ素子が形成される。各トランジスタ素子は、素子分離2によって電気的に分離される。
【0061】このようにして形成したゲート状構造7は、のちに、ゲート電極に置き換えられる。ゲート電極70の形状パターンは、ゲート状構造7の形状パターンによって規定される。本実施形態では、ゲート状構造7の高さを約200?250nmとし、その幅(ゲート長に相当)を約0.05?0.13μmとしている。本実施形態のゲート状構造7は最終的には完全に除去されるため、導電性を有する必要はない。後の工程で形成される層間絶縁膜17に対してエッチング選択性のある材料から形成されていればよい。
【0062】次に、ゲート状構造7を覆うようにシリコン窒化膜を基板1上に堆積した後、RIE法によって、図2(b)に示すように、ゲート状構造7の側壁にシリコン窒化膜からなるサイドウォールスペーサ8を形成する。シリコン窒化膜の厚さは、例えば約30?70nmとする。次に、ゲート状構造7およびサイドウォールスペーサ8を注入マスクとして用い、ドーズ量2×10^(15)から3×10^(15)cm^(-2)のn型不純物イオン(例えばAsイオン)を約30keVの加速エネルギーで基板1中に注入する。この後、アニール処理によって不純物イオンを活性化し、ソース/ドレイン領域9として機能するn型不純物拡散層を形成する。活性化のためのアニール温度は、典型的には、約950から1000℃、アニール時間は、10から30秒である。こうして、通常のMOSトランジスタに類似した疑似MOS構造が形成される。
【0063】この後、図2(c)に示すように、CVD法によって、シリコン酸化膜(厚さ:約300nm)からなる層間絶縁膜17’を形成し、上記疑似MOS構造を覆う。シリコン酸化膜の厚さは、ゲート状構造7の高さより大きくすることが好ましい。シリコン酸化膜の代わりに、他の材料(例えば低誘電率有機材料)から層間絶縁膜17を形成しても良い。ゲート状構造7、サイドウォールスペーサ8および層間絶縁膜17’の材料は、以下に示すようなエッチングレート関係を有するものから適宜選択され得る。
【0064】第1の関係: あるエッチャントに対して、ゲート状構造7のエッチングレートがサイドウォールスペーサ8および層間絶縁膜17’のエッチングレートよりも充分に大きくなる関係。
【0065】第2の関係: あるエッチャントに対して、層間絶縁膜17’のエッチングレートがサイドウォールスペーサ8のエッチングレートよりも充分に大きくなる関係。
【0066】このような関係を満足する材料として、本実施形態では、多結晶シリコン、窒化シリコンおよび酸化シリコンを選択し、それぞれを、ゲート状構造7、サイドウォールスペーサ8および層間絶縁膜17’の材料として使用している。この代わりに、高濃度に不純物がドープされた酸化シリコン、窒化シリコンおよびノンドープ酸化シリコンを選択して、それぞれを、ゲート状構造7、サイドウォールスペーサ8および層間絶縁膜17’の材料として使用してもよい。
【0067】次に、化学的機械研磨(CMP)法によって層間絶縁膜17’の上部を除去し、その表面を平坦化する。このとき、図2(d)に示すように、ゲート状構造7の上面を露出させる。このようにゲート状構造7の上面を露出させるのは、ゲート状構造7と、そのエッチングのためのエッチャントとを接触可能な状態にするためである。表面が平坦化された層間絶縁膜17’は「層間絶縁膜17」と表記する。
【0068】次に、図2(e)に示すように、例えばKOH等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造7をエッチングし、それによって層間絶縁膜17中に溝12を形成する。このエッチングは、ゲート状構造7を選択的に除去するために行う。そのためには、層間絶縁膜17およびサイドウォールスペーサ8に対するエッチングレートよりも、ゲート状構造7に対するエッチングレートの充分に大きなエッチャントを用いてエッチングを行う必要がある。本実施形態では、ゲート状構造7を多結晶シリコンから形成しているため、KOH等のアルカリ溶液を用いたエッチングによって、層間絶縁膜17およびサイドウォールスペーサ8をほとんどエッチングすることなく、ゲート状構造7の除去を達成することが可能になる。ゲート状構造7を除去した後、フッ酸系エッチャントを用いて、溝12の底部に位置する絶縁膜30を除去する。フッ酸系エッチャントを用いると、層間絶縁膜17の表面も薄くエッチングされるが、絶縁膜30が薄いため、問題にならない。ゲート状構造7を作製する際、絶縁膜30の形成工程を省略すると、ゲート状構造7の選択エッチング工程で、シリコン基板1の表面がオーバーエッチングされる可能性がある。そのため、ゲート状構造7のエッチングに対してエッチストッパーとして機能し得る比較的に薄い絶縁膜30で基板1の表面を保護しておくことが好ましい。ただし、ゲート状構造7の材料として、シリコンに対するエッチング選択性の高い材料(例えば高濃度不純物を含むシリコン酸化膜など)を用いる場合、絶縁膜30でシリコン基板1の表面を覆っておく必要はない。なお、絶縁膜30の厚さは、最終的にゲート絶縁膜として機能する膜の厚さに関係なく決定され得る。
【0069】次に、図3(a)に示すように、CVD法によってゲート絶縁膜(厚さ:約4nm)3’を形成した後、スパッタ法によってTiN 等の高融点金属化合物からなるバリアメタル(厚さ:約10nm)4’を基板1の全面を覆うように堆積する。ゲート絶縁膜3’は熱酸化法によってシリコン基板1の表面上にのみ形成しても良い。これに続いて、CVD法により、タングステン等の金属膜(厚さ:約120nm)5’をバリアメタル4’上に成長させる。バリアメタル4’および金属膜5’から最終的にゲート電極70が形成される。そのため、低抵抗材料(少なくとも多結晶シリコンよりも低い抵抗を示す材料)を用いて金属膜5を形成することが好ましい。本実施形態では、金属膜5の材料としてタングステンを選択しているが、タングステン以外にアルミニウム、銅、モリブデン、コバルトシリサイドまたはチタンシリサイド等を選択してもよい。なお、本願明細書では、高融点金属シリサイドも「金属」の中に含めるものとする。
【0070】本実施形態によれば、ソース/ドレイン領域9の形成のための活性化アニールを終了した後にゲート電極70を形成するため、ゲート電極70の形成後に約400℃以上の高温熱処理が施されることはない。そのため、抵抗および融点が比較的に低いアルミニウムを用いることが可能になる。なお、バリアメタル4’の材料としては、現時点ではTiNが最も優れていると考えられるが、タンタル(Ta)、タンタル合金および窒化タングステン等も将来的には有望である。バリアメタル4’の厚さは、その上に堆積する金属膜5’の種類に応じて選択される。ゲート絶縁膜3’またはシリコンとの反応性が低い材料から金属膜5’を形成する場合、バリアメタル4’は不要である。たとえば、チタンシリサイドから金属膜5を形成する場合、バリアメタル10を省略しても良い。金属膜5’をアルミニウムから形成する場合は、バリアメタル4’を厚くすること(例えば、約15nm以上にの厚さにすること)が好ましい。
【0071】次に、CMP法によって、基板1の全面を研磨し、基板1上に形成された構造の上面を平坦化する。この平坦化工程は、図3(b)に示すように、層間絶縁膜17の表面が露出するまで実行する。この際、バリアメタル4’及び金属膜5’のうち溝12内に位置する部分は溝12内に残存する。バリアメタル4’及び金属膜5’のうち層間絶縁膜17の上面のレベルよりも上に位置する部分は除去される。バリアメタル4’及び金属膜5’のうち溝12内に残存する部分(「バリアメタル4」および「金属膜5」)によってゲート電極70を形成することになる。平坦化工程で層間絶縁膜17と金属膜5との間に選択性が生じる薬液(例えば、スラリー中のH_(2)O_(2)またはKIO_(3))を用いたCMPによって、ゲート電極70の高さを溝12の深さよりも低くすることができる。本実施形態では、ゲート電極70の上面レベルが層間絶縁膜17の上面レベルよりも約50nm?70nm下がるようにCMP工程の条件を調整する。なお、CMP法の代わりに、RIEによる全面エッチバック法を用いてもよい。この場合、層間絶縁膜17と金属膜5との間に選択性のあるエッチング用ガス系を用い、金属膜5のエッチング量が多くなるようにすれば、溝12内に残存するゲート電極70の高さを溝12の深さより小さくすることができる。また、CMP法と通常のエッチングとを組み合わせても良い。
【0072】次に、図3(c)に示すように、CVD法により層間絶縁膜17の全面を覆うようにシリコン窒化膜16’を堆積する。シリコン窒化膜16’の厚さは、ゲート電極70の上面レベルと層間絶縁膜17の上面レベルとの間に位置する空間を実質的に埋める厚さ以上に調整される。
【0073】次に、図3(d)に示すように、CMP法によってシリコン窒化膜16のうち層間絶縁膜17上に位置する部分を除去し、シリコン窒化膜16’のうち溝12内に位置する部分(「シリコン窒化膜16」)だけを残存させる。このゲート電極70上に残されたシリコン窒化膜16は、次に述べるコンタクトホール21の形成工程において、エッチングマスクとして機能する。ゲート電極70上のマスク層16の厚さは、このコンタクトホール形成のためのエッチング工程に際して耐エッチングマスクとして充分に機能する大きさであればよい。
【0074】次に、前述の図1(a)に示したように、リソグラフィ技術およびエッチング技術を用いて、ソース/ドレイン領域9に達するコンタクトホール21を形成する。このコンタクトホール21の形成に際して、ゲート電極70の側面および上面を覆っているはシリコン窒化膜(8および16)は、コンタクトホール形成用のエッチャントに対してエッチストッパーとして機能する。そのため、ゲート電極70の表面はコンタクトホール内に露出することはない。このあと、コンタクトホールを導電性材料(不図示)で埋める工程が実行され、更にその後の多層配線形成工程が実行される。
【0075】本実施形態の製造方法によれば、ゲート電極70とコンタクトホール21とが平面レイアウト上で重なり合っても、コンタクトホール21内の導電性材料とゲート電極70との間にショートは生じない。コンタクトホール21内の導電性材料とゲート電極70との間には、コンタクトホール21の形成のためのエッチングに対してマスクとして機能する絶縁性部材が存在するからである。このように形成したコンタクトを本願明細書では「セルフアラインコンタクト」と称することにする。
【0076】本実施形態の製造方法によると、ソース/ドレイン領域9のための活性化アニール工程後にゲート電極70を形成するので、ゲート電極70が高温の熱処理にさらされることから生じる「はがれ」や「絶縁膜中への拡散」といった種々の問題を回避することができる。また、ゲート電極70の側面部分及び底面部分にバリアメタル4が存在するため、金属膜5の材料として、耐熱性は優れていないが抵抗の比較的に低い材料(例えば銅やアルミニウム)を用いることが可能となる。このことは、ゲートの低抵抗化を実現し、MOSFETの動作を高速化する。また、本実施形態のゲート電極70は、その上面及び側面がシリコン窒化膜で覆われているため、製造方法に前述のセルフアラインコンタクトプロセスを適用することが可能となり、素子集積度を向上させることが可能になる。」

(イ)引用発明
上記(ア)の引用文献1の記載と当該技術分野における技術常識より、引用文献1には次の発明(以下「引用発明」という。)が記載されていると認められる。
「半導体領域であるシリコン基板と、
前記シリコン基板の表面に形成されたソース領域及びドレイン領域と、
前記シリコン基板の表面に形成され、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記チャネル領域を含む領域上に形成された溝と、
前記層間絶縁膜の前記溝の底面に位置するゲート絶縁膜と、
前記溝内に形成されたゲート電極と、
前記ゲート電極の側面に形成された絶縁性サイドウォールスペーサと、
を備えており、
前記ゲート電極は、前記ゲート絶縁膜上および前記溝の側面上に設けられたバリアメタル層と、前記バリアメタル層に囲まれた導電層とを有しており、
前記ゲート電極の上面は、前記層間絶縁膜をエッチングするために使用するエッチャントに対してエッチングマスクとして機能する、シリコン窒化膜からなるマスク層に覆われており、
前記層間絶縁膜には、コンタクトホールが形成されており、
前記コンタクトホール内の一部は、前記絶縁性サイドウォールスペーサまたは前記エッチングマスクとして機能する前記マスク層に占められており、
前記コンタクトホールは導電性材料で埋められており、前記層間絶縁膜上の配線の一部が前記コンタクトホールを介して前記ソース領域及びドレイン領域に電気的に接続される、
半導体装置。」

イ 引用文献2の記載事項
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許第5792703号明細書(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。(当審注.訳は当審で作成したもの。以下において同じ。)
「FIG. 3 is a cross sectional view of a silicon substrate 50 having a group of field effect transistors (FETs). FIG. 3 shows a group of closely spaced FETs as in an array region, with gate stacks 60 and diffusions 70, isolated by shallow trench 55. A group of periphery FET devices are also shown with gate stack 65 and diffusion 75. It can be readily seen that array devices have been designed with minimum gate stack width and minimum diffusion widths, whereas the periphery devices have larger diffusion widths. The gate stacks 60 and 65 shown are identical in their structure, having a polysilicon or silicide electrode totally encapsulated by an insulator material, capped with an insulator as well as having insulating sidewall spacers. The insulator commonly used to cap gate electrode is one or combination of TEOS silicon dioxide, thermal silicon dioxide or silicon nitride. Other insulators such boron nitride, aluminum oxide, silicon oxynitride can also be used. The process details for forming such a gate electrode is known and will not be described herein. An insulating layer 85 is deposited over the device surface and is shown in FIG. 3 as a planarized layer. In a commonly used process, contact openings (or vias) are etched using a first mask in layer 85 (usually PECVD oxide), terminating on the diffusion regions. The reactive ion etch process is selective to the gate stack insulator, which is typically chosen as silicon nitride. In principle, the contacts 80 to the diffusion regions 70, are made larger than minimum lithography feature as they are self-aligned to gate stack 60 or STI 55.」(第3欄7行ないし34行)
(訳:図3は一群の電界効果トランジスタ(FET)を備えたシリコン基板50の断面図である。図3は、ゲートスタック60及び拡散領域70を備え、シャロートレンチ55により分離されたアレイ領域内に近接して配置された一群のFETを示す。ゲートスタック65と拡散領域75を備えた一群の周辺FETデバイスも示されている。アレイデバイスは最小のゲートスタック幅と最小の拡散領域幅で設計されている一方、周辺デバイスはより大きな拡散領域幅を有することが容易に見て取れる。ゲートスタック60と65は同一の構造であり、絶縁素材でキャップされるとともに絶縁性のサイドウォールスペーサを有することにより絶縁素材で完全に覆われた、ポリシリコンまたはシリサイドの電極を有している。ゲートをキャップするために一般的に用いられる絶縁素材は、TEOSによる二酸化ケイ素、熱酸化による二酸化ケイ素又は窒化ケイ素のうち、1つ又はこれらの組合せである。窒化ホウ素、酸化アルミニウム、酸窒化ケイ素等の他の絶縁素材を用いることもできる。こうしたゲート電極を形成する方法の詳細は公知であるからここでは説明しない。デバイスの表面に絶縁層85が堆積され、図3では平坦な層として示されている。一般に用いられる方法では、第1マスクを用いて、層85(通常はPECVD酸化物)内に拡散領域にまで至るコンタクト開口(又はビア)がエッチングされる。ここでの反応性イオンエッチング法は、ゲートスタックの絶縁素材(典型的には窒化シリコンが選択される)に対して選択的である。原理上、拡散領域70へのコンタクト80は、最小のリソグラフィー寸法よりも大きく作られ、ゲートスタック60又はSTI55に対して自己整合する。)

ウ 引用文献3の記載事項
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許第6265319号明細書(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
a「The present invention describes a method for forming upon a substrate within a microelectronics fabrication a dual damascene interconnection conductor layer with improved properties. The method achieves the result by employing an intermediate etch stop layer formed employing a carbon containing low dielectric constant dielectric material.」(第4欄37行ないし42行)
(訳:本発明は、マイクロエレクトロニクス製造において、改良された特性を有するデュアルダマシン配線導体層を基板上に形成する方法を示す。本方法では、炭素を含む低誘電率誘電体材料を用いて形成した中間エッチストップ層を採用することにより、成果が得られる。)
b「Referring now more particularly to FIG. 1 to FIG. 4, there is shown a series of schematic cross-sectional diagrams illustrating the results of forming upon a substrate employed within a microelectronics fabrication in accord with a general method of the present invention which is a first preferred embodiment of the present invention a dual damascene interconnection conducting level with improved properties. FIG. 1 is a schematic cross-sectional diagram of a microelectronics fabrication at an early stage in its fabrication in accord with the first preferred embodiment of the present invention.
Shown in FIG. 1 is a substrate 10 within which is formed a series of microelectronics contact regions 12a, 12b and 12c comprising a patterned microelectronics conductor layer. Formed over the substrate 10 is an optional barrier layer 13, a first dielectric layer 14, an intermediate carbon containing dielectric layer 16 and a second dielectric layer 18. Formed over the second dielectric layer 18 is a first patterned etch mask 20.」(第4欄45行ないし64行)
(訳:より具体的に、図1ないし図4を参照すると、本発明の第1の好適な実施例である本発明の一般的な方法にしたがって、マイクロエレクトロニクス製造において、改良された特性を有するデュアルダマシン配線導体層を基板上に形成した結果を描いた一連の模式的な断面図が示されている。図1は、本発明の第1の好適な実施例にしたがった製造の初期段階におけるマイクロエレクトロニクス製造を示す模式的な断面図である。
図1は、パターン化されたマイクロエレクトロニクス導体層からなる一連のマイクロエレクトロニクスコンタクト領域12a、12b及び12cが形成された基板10を示す。基板10の上には任意のバリア層13と、第1誘電体層14、中間炭素含有誘電体層16及び第2誘電体層18が形成されている。第2誘電体層18の上には第1のパターン化されたエッチングマスク20が形成されている。)
c「Referring now more particularly to FIG. 3, there is shown a schematic cross-sectional diagram illustrating the results of further processing of the microelectronics fabrication whose schematic cross-sectional diagram is shown in FIG. 2 in accord with the first preferred embodiment of the present invention. Shown in FIG. 3 is a microelectronics fabrication otherwise equivalent to the microelectronics fabrication shown in FIG. 2, but where there has been stripped the first patterned etch mask 20. There is then formed a second patterned etch mask 25 followed by a second reactive etch process 26 to transfer the wiring trench pattern of the second patterned etch mask 25 into the second dielectric layer 18". The intermediate carbon containing dielectric layer 16' serves as an etch stop layer to form the wiring trench pattern 27.」(第7欄3行ないし17行)
(訳:図3は、本発明の第1の好適な実施例による、図2に模式的な断面図が示されているマイクロエレクトロニクス製造のさらなる工程の結果を示す模式的な断面図である。図3に示されるマイクロエレクトロニクス製造は、第1のパターン化されたエッチングマスク20が取り除かれた点を除くと、図2に示されるマイクロエレクトロニクス製造と同様である。ここでは、第2のエッチングマスク25が形成されており、第2の反応性エッチングプロセス26により、第2のエッチングマスク25の配線トレンチパターンを第2誘電体層18’’に転写する。中間炭素含有誘電体層16’は、配線トレンチパターン27を形成するためのエッチスットップ層として機能する。)

エ 引用文献5の記載事項
原査定に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2001-284467号公報(以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。
「【0081】
【発明の実施の形態】<A.実施の形態1>
<A-1.製造方法>製造工程を順に示す図1?図18を用いて本発明に係る実施の形態1のCMOSロジックデバイス100の製造方法を説明する。なお、CMOSロジックデバイス100の構成は最終工程を説明する図18に示す。また、以下の説明においてはシリコン半導体基板の導電型をP型とする。
【0082】図1に示す工程において、P型シリコン半導体基板1の主面内に選択的に素子分離2を形成し、複数の活性領域を規定する。そして、図示しないレジストをマスクとしてP型不純物イオンおよびN型不純物イオンをそれぞれ選択的に注入することによって、P型シリコン半導体基板1内にP型ウェル領域3およびN型ウェル領域4を形成する。なお、P型ウェル領域3がNチャネルMOSトランジスタ領域(NMOS領域)となり、N型ウェル領域4がPチャネルMOSトランジスタ領域(PMOS領域)となる。
【0083】次に、図2に示す工程において、P型ウェル領域3およびN型ウェル領域4上に、後にゲート絶縁膜となる絶縁膜5を形成し、続いて、後にゲート電極の一部をなすポリシリコン膜6を全面に渡って形成する。
【0084】次に、図3に示す工程において、N型ウェル領域4上にレジストR1を形成し、それをマスクにしてP型ウェル領域3上のポリシリコン膜6にN型不純物(AsあるいはP)イオンを比較的高濃度(N^(+))に注入し、N^(+)ドープトポリシリコン膜6bを形成する。
【0085】レジストR1を除去後、図4に示す工程において、P型ウェル領域3上にレジストR2を形成し、それをマスクにしてN型ウェル領域4上のポリシリコン膜6にP型不純物(BあるいはBF_(2))イオンを比較的高濃度(P^(+))に注入し、P^(+)ドープトポリシリコン膜6cを形成する。なお、以後の説明では、N^(+)ドープトポリシリコン膜6bおよびP^(+)ドープトポリシリコン膜6cを単に、ドープトポリシリコン膜6bおよび6cと呼称する場合もある。
【0086】次に、レジストR2を除去後、図5に示す工程において、全面に渡って窒化膜9を形成する。
【0087】次に、図6に示す工程において、窒化膜9上に図示しないレジストを選択的に形成し、それをマスクとして窒化膜9、ドープトポリシリコン膜6bおよび6cを選択的にエッチングすることにより、P型ウェル領域3およびN型ウェル領域4に、N^(+)ポリシリコンゲート7bおよびP^(+)ポリシリコンゲート7cを同時に形成する。なお、N^(+)ポリシリコンゲート7bは、ドープトポリシリコン膜6bに上部窒化膜9bを積層した構造であり、P^(+)ポリシリコンゲート7cは、ドープトポリシリコン膜6cに上部窒化膜9bを積層した構造である。また、以後の説明ではN^(+)ポリシリコンゲート7bおよびP^(+)ポリシリコンゲート7cを単に、ポリシリコンゲート7bおよび7cと呼称する場合もある。
【0088】次に、図7に示す工程において、N型ウェル領域4上にレジストR3を形成し、ポリシリコンゲート7bおよびレジストR3をマスクにして、Pウェル領域3内に低ドーズ量(1×10^(13)?1×10^(14)cm^(-2))のN型不純物(AsあるいはP)のイオンを注入することによって、N^(-)ソース・ドレイン領域12を形成する。
【0089】次に、レジストR3を除去後、図8に示す工程において、P型ウェル領域3上にレジストR4を形成し、ポリシリコンゲート7cおよびレジストR4をマスクにして、N型ウェル領域4内に低ドーズ量(1×10^(13)?1×10^(14)cm^(-2))のP型不純物(BあるいはBF_(2))のイオンを注入することによって、P^(-)ソース・ドレイン領域14を形成する。なお、以後の説明ではN^(-)ソース・ドレイン領域12およびP^(-)ソース・ドレイン領域14を単に、ソース・ドレイン領域12および14と呼称する場合もある。
【0090】次に、レジストR4を除去後、全面に渡って窒化膜を形成した後、当該窒化膜を異方性エッチングによりエッチバックすることにより、図9に示すようにポリシリコンゲート7bおよび7cの側面にサイドウォール窒化膜171を形成する。なお、この際に絶縁膜5を選択的に除去して、ポリシリコンゲート7bおよび7cの下部にゲート絶縁膜5bおよび5cを形成する。
【0091】次に、図10に示す工程において、N型ウェル領域4上にレジストR5を形成し、P型ウェル領域3上のポリシリコンゲート7b、サイドウォール窒化膜171およびレジストR5をマスクとして、P型ウェル領域3内に高ドーズ量(1×10^(15)?4×10^(15)cm^(-2))のN型不純物(AsあるいはP)イオンを注入することによって、N^(+)ソース・ドレイン領域18を形成する。
【0092】次に、レジストR5を除去後、図11に示す工程においてP型ウェル領域3上にレジストR6を形成し、N型ウェル領域4上のポリシリコンゲート7c、サイドウォール窒化膜171およびレジストR6をマスクとして、N型ウェル領域4内に高ドーズ量(1×10^(15)?4×10^(15)cm^(-2))のP型不純物(BあるいはBF_(2))イオンを注入することによって、P^(+)ソース・ドレイン領域20を形成する。なお、以後の説明ではN^(+)ソース・ドレイン領域18およびP+ソース・ドレイン領域20を、単にソース・ドレイン領域18および20と呼称する場合もある。
【0093】次に、レジストR6を除去後、全面に渡ってTi(チタン)あるいはCo(コバルト)などの高融点金属膜を形成し、窒素(N_(2))雰囲気中で熱処理することにより、図12に示すようにソース・ドレイン領域18および20上にシリサイド反応により高融点金属シリサイド(TiSi_(2)あるいはCoSi_(2)など)膜59bおよび59cを形成する。なお、図12においては未反応の高融点金属膜を除去した状態を示している。
【0094】次に、図13に示す工程において、全面に渡って例えば酸化膜で構成される層間絶縁膜21を形成し、ポリシリコンゲート7bおよび7cの上面、すなわち上部窒化膜9bおよび9cの主面が露出するようにCMP処理により平坦化し、ポリシリコンゲート7bと7cとの間に層間絶縁膜21が埋め込まれた形状にする。
【0095】なお、層間絶縁膜21を構成する酸化膜は、熱酸化膜、CVD(Chemical Vapor Deposition)法によって形成した酸化膜、SOG(Spin On Glass)法によって形成した酸化膜など、その形成方法に限定はなく、また、リン、ボロン、ヒ素、フッ素、窒素などを導入したものであっても良い。
【0096】次に、図14に示す工程において、ドライエッチングにより上部窒化膜9b、9cの全部およびサイドウォール窒化膜171の一部を選択的に除去することにより、リセス部22bおよび22cを形成する。
【0097】次に、全面に渡ってTiあるいはCoなどの高融点金属膜を形成し、窒素雰囲気中で熱処理することにより、図15に示すようにドープトポリシリコン膜6bおよび6cの上面にのみ、シリサイド反応により高融点金属シリサイド(TiSi_(2)あるいはCoSi_(2)など)膜23bおよび23cを形成してポリサイドゲート8bおよび8cを形成する。なお、図15においては未反応の高融点金属膜を除去した状態を示している。
【0098】次に、図16に示す工程において、全面に渡って窒化膜24を形成するととともに、リセス部22bおよび22cを窒化膜24で埋め込む。
【0099】次に、図17に示す工程において、リセス部22bおよび22c内のみに窒化膜24が残るようにCMP処理により平坦化を行うことにより、上部配線とソース・ドレイン領域18および20との電気的接続をSAC(Self-Aligned Contact)開口プロセスを使用してコンタクトホールにより行う場合のストッパー窒化膜(上部窒化膜)25bおよび25cを形成する。
【0100】なお、ストッパー窒化膜25bおよび25cは、高融点金属シリサイド膜23bおよび23cの上主面と、それぞれのサイドウォール窒化膜171の上部端面とで構成される平面領域上に配設されるので、上部構造体と呼称する場合もある。
【0101】最後に、図18に示す工程において、全面に渡って層間絶縁膜55を形成し、ソース・ドレイン領域18および20に達するようにコンタクトホール56を形成する。その後、コンタクトホール56内に、例えばタングステン(W)で形成された金属プラグ57を埋め込み、当該金属プラグ57を覆うように層間絶縁膜55上にアルミ配線58をパターニングすることで、CMOSロジックデバイス100を得る。
【0102】<A-2.作用効果>以上説明したCMOSロジックデバイス100においては、図17を用いて説明したように、ポリサイドゲート8bおよび8cの側面にはサイドウォール窒化膜171が配設され、ポリサイドゲート8bおよび8cの上部およびサイドウォール窒化膜171の上部を覆うようにストッパー窒化膜25bおよび25cが配設されているので、ポリサイドゲート8bおよび8cが窒化膜で覆われることになる。従って、上部配線とソース・ドレイン領域18および20との電気的接続をコンタクトホールを介して接続する際に、コンタクトホールの形成位置がポリサイドゲート8bおよび8cに近接する方向にずれても、ポリサイドゲート8bおよび8cが直接にコンタクトホールに係合することが防止される。
【0103】その結果、上部配線とソース・ドレイン領域18および20との電気的接続を行うコンタクトホールを設ける際に、ゲート電極との重ね合せマージンを重ね合せ精度以上に小さくすることができ、ロジックデバイスにおけるゲートアレイ部の面積を小さくできる。
【0104】また、ストッパー窒化膜25bおよび25cがサイドウォール窒化膜171の上部端面を覆うので、サイドウォール窒化膜171の上部を保護し、コンタクトホール等の形成に際してエッチングでサイドウォール窒化膜171の上部が除去されることを防止できる。
【0105】また、ポリサイドゲート8bおよび8cとして、WSi_(2)よりも低抵抗のTiSi_(2)あるいはCoSi_(2)を使用するので、ゲート長のスケーリングに伴うゲート電極のシート抵抗増大を抑制することができる。
【0106】なお、TiSi_(2)はWSi_(2)のドライエッチングに使用されるようなエッチング手段ではエッチングによる成形ができず、またCoSi_(2)はエッチングによる成形は可能であるが、エッチングにより発生するポリマーの除去や、エッチングダストの除去を行うためのウエット処理に対する耐性が弱く、CoSi_(2)が溶解するなどの問題がある。従って、図108を用いて説明したように、サリサイドプロセスにより、ポリシリコンゲート10bおよび10c上と同時にソース・ドレイン領域18および20上にもTiSi_(2)あるいはCoSi_(2)の高融点金属シリサイド膜を形成していた。
【0107】しかし、この方法では、高融点金属シリサイド膜23bおよび23c上にはストッパー窒化膜を形成することができなかったが、本実施の形態では、図13?図17を用いて説明したように、ポリシリコンゲート7bおよび7cが層間絶縁膜21に埋め込まれるように構成し、ポリシリコンゲート7bおよび7cを構成する上部窒化膜9bおよび9cを除去してリセス部22bおよび22cを形成する。そして、リセス部22bおよび22cの底面に露出するドープトポリシリコン膜6bおよび6cの上面にのみTiSi_(2)あるいはCoSi_(2)などの高融点金属シリサイド膜23bおよび23cを形成するので、高融点金属シリサイド膜23bおよび23cの形成後に、リセス部22bおよび22cを窒化膜24で埋め込むことで、ポリサイドゲート8bおよび8cを窒化膜で覆うことができる。」

(2)本願発明と引用発明との対比
a 引用発明における「シリコン基板」は、本願発明における「基板」に相当するといえる。
b 引用発明における「絶縁性サイドウォールスペーサ」は、「スペーサ」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0054]、[0055]及び[0062])並びに引用文献1の図1及び図2の記載より、引用発明における「絶縁性サイドウォールスペーサ」は、「シリコン基板」(本願発明における「基板」に相当)の上にあり、かつ、一対のものであるといえる。
そうすると、引用発明における「絶縁性サイドウォールスペーサ」は、本願発明における「スペーサ」に相当するといえ、引用発明と本願発明とは、「前記基板上の一対のスペーサ」を有する点において共通するといえる。
c 引用発明における「ゲート絶縁膜」は、誘電体からなる層状のものであるから、「ゲート誘電体層」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0054]及び[0069])並びに引用文献1の図1及び図3の記載より、引用発明における「ゲート絶縁膜」は、「シリコン基板」(本願発明における「基板」に相当)の上にあり、かつ、一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)の間にあるといえる。
そうすると、引用発明における「ゲート絶縁膜」は、本願発明における「ゲート誘電体層」に相当するといえ、引用発明と本願発明とは、「前記基板上且つ前記一対のスペーサ間のゲート誘電体層」を有する点において共通するといえる。
d 引用発明における「ゲート電極」は、層状のものであるから、「ゲート電極層」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0054]、[0055]、[0069]ないし[0073])並びに引用文献1の図1及び図3の記載より、引用発明における「ゲート電極」は、「ゲート絶縁膜」(本願発明における「ゲート誘電体層」に相当)の上にあり、かつ、一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)の間にあるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0054]、[0055]、[0069]ないし[0073])並びに引用文献1の図1及び図3の記載より、引用発明における「ゲート絶縁膜」(本願発明における「ゲート誘電体層」に相当)は、「シリコン基板」(本願発明における「基板」に相当)の表面上及び「ゲート電極」と一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)との間にあるといえる。
そうすると、引用発明における「ゲート電極」は、後述する相違点1を除き、本願発明の「ゲート電極層」に相当するといえる。また、引用発明と本願発明とは、「前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極層であり、前記ゲート誘電体層が、前記基板の表面上、及び該ゲート電極層と前記一対のスペーサとの間にある、ゲート電極層」を備える点において共通し、後述する相違点1において相違するといえる。
e 引用発明における「マスク層」は、絶縁物であるシリコン窒化膜からなり、ゲート電極の上面を覆うものであるから、「絶縁キャップ層」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0055]、[0072]ないし[0074])並びに引用文献1の図1及び図3の記載より、引用発明における「マスク層」は、「ゲート電極」(後述する相違点1を除き、本願発明の「ゲート電極層」に相当)の上と、「ゲート電極」(後述する相違点1を除き、本願発明の「ゲート電極層」に相当)と一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)との間の「ゲート絶縁膜」(本願発明における「ゲート誘電体層」に相当)の直上とにあるといえる。
そうすると、引用発明における「マスク層」は、後述する相違点2を除き、本願発明における「絶縁キャップ層」に相当するといえる。また、引用発明と本願発明とは、「前記ゲート電極層の上と、前記ゲート電極層と前記一対のスペーサとの間の前記ゲート誘電体層の直上と、にある絶縁キャップ層」を有する点において共通し、後述する相違点2において相違するといえる。
f 上記(1)ア(ア)cの引用文献1の記載(段落[0062])より、引用発明における「ソース領域」及び「ドレイン領域」は、不純物を拡散することにより形成される領域であるといえるから、「拡散領域」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0054]及び[0062])並びに引用文献1の図1ないし図3の記載より、引用発明における「ソース領域」及び「ドレイン領域」は、一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)に隣接し、かつ、一対のものであるといえる。
そうすると、引用発明における「ソース領域」及び「ドレイン領域」は、本願発明における「一対の拡散領域」に相当するといえ、引用発明と本願発明とは、「前記一対のスペーサに隣接する一対の拡散領域」を有する点において共通するといえる。
g 引用発明における「層間絶縁膜」は、層状のものであるから、「絶縁層」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0054]及び[0071]ないし[0073])並びに引用文献1の図1及び図3の記載より、引用発明における「層間絶縁膜」は、一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)に隣接し、かつ「ソース領域」及び「ドレイン領域」(本願発明における「一対の拡散領域」に相当)の上にあるといえ、また、引用発明における「層間絶縁膜」の頂面は、「マスク層」(後述する相違点2を除き、本願発明における「絶縁キャップ層」に相当)の頂面と同一平面上にあるといえる。
そうすると、引用発明における「層間絶縁膜」は、本願発明の「第1の絶縁層」に相当するといえ、引用発明と本願発明とは、「前記一対のスペーサに隣接し且つ前記一対の拡散領域の上にある第1の絶縁層であり、前記絶縁キャップ層と同一平面にある頂面を有する第1の絶縁層」を有する点において共通するといえる。
h 上記(1)ア(ア)cの引用文献1の記載(段落[0056]及び[0074])、引用文献1の図1の記載及び当該技術分野における技術常識より、引用発明におけるコンタクトホール内の「導電性材料」は、「ソース領域」及び「ドレイン領域」(本願発明における「一対の拡散領域」に相当)のうちの一方に接触する「導電コンタクト」であるといえる。
また、上記(1)ア(ア)cの引用文献1の記載(段落[0056]及び[0074])、引用文献1の図1の記載及び当該技術分野における技術常識より、引用発明におけるコンタクトホール内の「導電性材料」は、一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)のうちの一方に隣接するといえる。
そうすると、引用発明におけるコンタクトホール内の「導電性材料」は、後述する相違点4を除き、本願発明の「導電コンタクト」に相当するといえる。また、引用発明と本願発明とは、「前記一対の拡散領域のうちの一方に接触した導電コンタクトであり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接する、導電コンタクト」を有する点において共通し、後述する相違点4において相違するといえる。
i 上記(1)ア(ア)cの引用文献1の記載(段落[0060]及び[0076])及び当該技術分野における技術常識より、引用発明における「半導体装置」は「トランジスタ」であるといえる。
そうすると、引用発明と本願発明とは、「トランジスタ」である点において共通するといえる。
j 以上から、本願発明と引用発明との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「基板と、
前記基板上の一対のスペーサと、
前記基板上且つ前記一対のスペーサ間のゲート誘電体層と、
前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極層であり、前記ゲート誘電体層が、前記基板の表面上、及び該ゲート電極層と前記一対のスペーサとの間にある、ゲート電極層と、
前記ゲート電極層の上と、前記ゲート電極層と前記一対のスペーサとの間の前記ゲート誘電体層の直上と、にある絶縁キャップ層と、
前記一対のスペーサに隣接する一対の拡散領域と、
前記一対のスペーサに隣接し且つ前記一対の拡散領域の上にある第1の絶縁層であり、前記絶縁キャップ層と同一平面にある頂面を有する第1の絶縁層と、
前記一対の拡散領域のうちの一方に接触した導電コンタクトであり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接する、導電コンタクトと、
を有するトランジスタ。」

(b)相違点
・相違点1
本願発明では、「ゲート電極層」が「仕事関数層と充填層とを有し、前記仕事関数層の最上面が、前記一対のスペーサの最上面と同一平面にある」のに対し、引用発明では、「ゲート電極」が「仕事関数層と充填層とを有」するとは特定されておらず、また、「仕事関数層の最上面が一対の『絶縁性サイドウォールスペーサ』(本願発明における「スペーサ」に相当)の最上面と同一平面にある」とは特定されていない点。
・相違点2
本願発明では、「絶縁キャップ層」が「一対のスペーサの上」にもあるのに対し、引用発明では、「マスク層」が一対の「絶縁性サイドウォールスペーサ」(本願発明における「スペーサ」に相当)の上にあるとは特定されていない点。
・相違点3
本願発明では、「前記第1の絶縁層の前記頂面の上及び前記絶縁キャップ層の第1部分の上にある第2の絶縁層」を有するのに対し、引用発明では、当該構成について特定されていない点。
・相違点4
本願発明では、「導電コンタクト」が「第2の絶縁層に隣接」し、「導電コンタクトの一部」が「絶縁キャップ層の第2部分の上にある」のに対し、引用発明では、当該構成について特定されていない点。

(3)判断
a 本願発明について
(a)相違点1及び2についてまとめて検討する。本願発明は、相違点1及び2に係る構成を双方とも備えることにより、「置換金属ゲートプロセスのフローにおいて、特に22nm以下のゲート幅を有するトランジスタでは、幅狭なゲートトレンチを金属ゲート材料で充填することは非常に難易度が高い。図5A-5Dにて説明されるプロセスフローは、底部での狭いトレンチ幅に影響を与えずに頂部のトレンチ開口を幅広にすることにより、本質的な充填特性を向上させる。故に、頂部で比較的広い開口を有するトレンチ503aの断面形状は、ボイド又はその他の欠陥がより少なくされた、改善された金属ゲート電極の堆積をもたらす。」(本願明細書の段落[0047])という、引用発明にはない格別の効果を奏するものである。(以下、当該効果を「本願発明の効果」という。)
(b)そして、引用文献1ないし3及び5の記載事項は上記(1)ア(ア)及びイないしエに摘記したとおりであって、相違点1及び2に係る構成を双方とも備えることは引用文献1ないし3及び5には記載も示唆もされておらず、また、本願発明の効果は引用文献1ないし3及び5のいずれにも記載されていない。
したがって、本願発明の効果は、当業者といえども、引用文献1ないし3及び5に記載された発明からは予測しえなかったものである。
(c)なお、上記(1)エの引用文献5の記載(段落[0094]ないし[0100])及び引用文献5の[図13]ないし[図17]の記載より、引用文献5には、サイドウォール窒化膜の一部を選択的に除去してリセス部を形成し、高融点金属シリサイド膜の上主面とサイドウォール窒化膜の上部端面とで構成される平面領域上にストッパー窒化膜を配設することが記載されているといえる。
そして、引用文献5に記載された「サイドウォール窒化膜」は「一対のスペーサ」であるといえ、引用文献5に記載された「ストッパー窒化膜」は「絶縁キャップ層」であるといえるから、引用文献5には、「一対のスペーサ」の上に「絶縁キャップ層」を設けた構成、すなわち相違点2に係る構成が記載されているといえる。
しかしながら、上記(1)エの引用文献5の記載(段落[0083]、[0087]及び[0097])並びに引用文献5の[図2]、[図6]及び[図15]ないし[図17]の記載より、引用文献5に記載された発明における「ゲート電極」は、全面にわたって形成した「ポリシリコン膜」をエッチングして「ポリシリコンゲート」を形成した後に、当該「ポリシリコンゲート」をシリサイド化することによって形成されるものであって、「充填層」を備えるものではないから、引用文献5に記載された発明は、相違点1に係る構成を備えているとはいえず、「本質的な充填特性を向上させ、改善された金属ゲート電極の堆積をもたらす」という本願発明の効果を奏するものであるともいえない。
(d)以上のとおり、本願発明は、相違点1及び2に係る構成を双方とも備えることによって、引用文献1ないし3及び5に記載された発明からは予測することのできない格別の効果を奏するものであるといえる。
したがって、相違点3及び4について検討するまでもなく、本願発明は、引用文献1ないし3及び5に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
b 本願の請求項2ないし11に係る発明について
本願の請求項2ないし5は、請求項1を引用しており、本願の請求項2ないし5に係る発明は本願発明の発明特定事項を全て有する発明である。
また、本願の請求項6に係る発明は、本願発明を製造方法の発明として表現した発明であり、相違点1に係る構成に対応する発明特定事項である「前記金属ゲート電極及び前記high-kゲート誘電体層をリセス化して、リセス化された金属ゲート電極及びリセス化されたhigh-kゲート誘電体層を形成する工程であり、前記リセス化された金属ゲート電極は、仕事関数層と充填層とを有し、前記仕事関数層の最上面が、前記リセス化された一対のスペーサの最上面と同一平面にある、工程」という構成と、相違点2に係る構成に対応する発明特定事項である「前記リセス化された金属ゲート電極の上、前記リセス化されたhigh-kゲート誘電体層の上、及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程であり、該絶縁キャップ層は、前記第1の絶縁層の頂面と同一平面にある頂面を有する、工程」という構成を双方とも備えている。
また、本願の請求項7ないし11は、請求項6を引用しており、本願の請求項7ないし11に係る発明は請求項6に係る発明の発明特定事項を全て有する発明である。
してみれば、相違点1及び2に係る構成を双方ともに備える本願発明が引用文献1ないし3及び5に記載された発明に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願の請求項2ないし11に係る発明は、引用文献1ないし3及び5に記載された発明に基いて当業者が容易に発明をすることができたものであるとはいえない。

3 原査定の理由についてのまとめ
以上のとおり、本願の請求項1ないし11に係る発明は、引用文献1ないし3及び5に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。

第4 当審拒絶理由について
1 当審拒絶理由の概要
平成28年9月8日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(サポート要件)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。
2.(明確性)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。



1.理由1(サポート要件)について
(1)請求項6-14
ア 本願の請求項6には、以下のとおり記載されている。(当審注.下線は、参考のために、当審において付したものである。以下において同じ。)
『【請求項6】
基板上にゲート誘電体層を形成する工程と、
前記ゲート誘電体層上にゲート電極層を形成する工程と、
前記ゲート誘電体層及び前記ゲート電極層の両側面に一対のスペーサを形成する工程と、
前記一対のスペーサに隣接する一対の拡散領域を形成する工程と、
前記一対のスペーサに隣接して前記一対の拡散領域の上に第1の絶縁層を形成する工程と、
前記一対のスペーサ及び前記第1の絶縁層を形成した後に、前記ゲート電極層をリセス化して、リセス化されたゲート電極層を形成し、且つ前記一対のスペーサを前記第1の絶縁層の頂面より下方までリセス化して、リセス化された一対のスペーサを形成する工程であり、該リセス化されたゲート電極層は、仕事関数層と充填層とを有し、前記仕事関数層の最上面が、該リセス化された一対のスペーサの最上面と同一平面にある、工程と、
前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程であり、該絶縁キャップ層は、前記第1の絶縁層の頂面と同一平面にある頂面を有する、工程と、
前記第1の絶縁層の前記頂面の上及び前記絶縁キャップ層の上に第2の絶縁層を形成する工程と、
前記第1及び第2の絶縁層内にコンタクト開口を形成する工程であり、該コンタクト開口は、前記一対の拡散領域のうちの一方と前記絶縁キャップ層の一部とを露出させる、工程と、
前記コンタクト開口内に前記一対の拡散領域のうちの前記一方に接触させて導電コンタクトを形成する工程であり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接し且つ前記第2の絶縁層に隣接し、該導電コンタクトの一部が前記絶縁キャップ層の前記一部の上に形成される、工程と、
を有するトランジスタを製造する方法。』
上記の各下線部においては、直前の工程において形成された構成要素を引用することによって、新たに形成する構成要素の位置を特定している。したがって、請求項6に記載された発明の各工程は、記載された順序で実行されるものと認められる。そうすると、請求項6に係る発明においては、初めに『ゲート誘電体層』及び『ゲート電極層』が形成され、その後に『スペーサ』、『拡散領域』等が形成されるものと認められる。
イ また、請求項6の『リセス化されたゲート電極層は、仕事関数層と充填層とを有し』との記載、及び『リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する』との記載から、請求項6に係る発明の『ゲート電極層』は、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものと認められる。
ウ また、請求項6には、スペーサがリセス化されること、及びゲート電極層が仕事関数層と充填層とを有することについて、記載されている。
エ 上記アないしウより、請求項6には、初めに『ゲート誘電体層』及び『ゲート電極層』(『金属ゲート電極102』)を形成し、その後に『スペーサ』、『拡散領域』等を形成する、いわゆる『ゲートファーストプロセス』(本願明細書の段落[0031]-[0032]参照)を用いて、スペーサがリセス化され、かつ『ゲート電極層』(『金属ゲート電極102』)が仕事関数層と充填層とを有するトランジスタを製造することについて記載されているものと認められる。
オ しかしながら、発明の詳細な説明には、『ゲートファーストプロセス』を用いて、スペーサがリセス化され、かつ『ゲート電極層』(『金属ゲート電極102』)が仕事関数層と充填層とを有するトランジスタを製造することについては、記載されていない。したがって、請求項6に係る発明は、発明の詳細な説明に記載したものでない。(なお、本願明細書の段落[0031]-[0032]には、『ゲートファーストプロセス』を用いてトランジスタを製造することについて記載されているが、当該段落に、スペーサがリセス化され、かつ『ゲート電極層』(『金属ゲート電極102』)が仕事関数層と充填層とを有するトランジスタを製造することについて記載されているものとは認められない。また、本願明細書の段落[0043]-[0045]、[0061]-[0063]、[図5A]-[図5C]、[図7A]-[図7C]には、いわゆる『置換金属ゲートプロセス』(本願明細書の段落[0033]-[0034]参照)を用いたトランジスタの製造方法について記載されている。)
カ なお、以上においては、上記イのとおり、請求項6に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものであるとして判断を示したが、以下では、請求項6に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『ダミーゲート電極500』に対応するものであるとした場合についても、判断を示すこととする。
キ 本願の請求項6には、『該リセス化されたゲート電極層は、仕事関数層と充填層とを有し』との記載、及び『前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程』との記載がある。しかしながら、発明の詳細な説明には、『ゲート電極層』(『ダミーゲート電極500』)が仕事関数層と充填層とを有すること、及び、リセス化された『ゲート電極層』(『ダミーゲート電極500』)の上に絶縁キャップ層を形成することについては、記載されていない。したがって、請求項6に係る発明は、発明の詳細な説明に記載したものでない。
ク 以上のとおり、請求項6に係る発明の『ゲート電極層』が『金属ゲート電極102』に対応するものである場合、又は『ダミーゲート電極500』に対応するものである場合のいずれにおいても、請求項6に係る発明は、発明の詳細な説明に記載したものではない。
ケ 請求項6を引用する請求項7ないし14についても、上記と同様の点が指摘される。
コ よって、請求項6ないし14に係る発明は、発明の詳細な説明に記載したものでない。

(2)請求項8
ア 請求項8に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものであるのか、それとも『ダミーゲート電極500』に対応するものであるのかが、不明である。
イ 初めに、請求項8に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものであるとする。この場合、請求項8には、『ゲート電極層』(『金属ゲート電極102』)及び『ゲート誘電体層』を除去することにより、一対のスペーサ間にトレンチを形成することについて記載されているものと認められる。しかしながら、発明の詳細な説明には、『ゲート電極層』(『金属ゲート電極102』)及び『ゲート誘電体層』を除去することにより一対のスペーサ間にトレンチを形成することについては、記載されていない。したがって、請求項8に係る発明は、発明の詳細な説明に記載したものでない。
ウ 次に、請求項8に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『ダミーゲート電極500』に対応するものであるとする。請求項8が引用する請求項6には、『該リセス化されたゲート電極層は、仕事関数層と充填層とを有し』との記載、及び『前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程』との記載がある。しかしながら、発明の詳細な説明には、『ゲート電極層』(『ダミーゲート電極500』)が仕事関数層と充填層とを有すること、及び、リセス化された『ゲート電極層』(『ダミーゲート電極500』)の上に絶縁キャップ層を形成することについては、記載されていない。したがって、請求項8に係る発明は、発明の詳細な説明に記載したものでない。
エ 以上のとおり、請求項8に係る発明の『ゲート電極層』が『金属ゲート電極102』に対応するものである場合、又は『ダミーゲート電極500』に対応するものである場合のいずれにおいても、請求項8に係る発明は、発明の詳細な説明に記載したものではない。
オ よって、請求項8に係る発明は、発明の詳細な説明に記載したものでない。

(3)請求項13
ア 請求項13には『前記ゲート誘電体層が、前記ゲート電極層と前記一対のスペーサとの間にもある』と記載されている。
イ また、請求項13が引用する請求項6には、上記(1)アのとおり、初めに『ゲート誘電体層』及び『ゲート電極層』を形成し、その後に『スペーサ』、『拡散領域』等を形成することについて記載されているものと認められる。
ウ また、上記(1)イのとおり、請求項6に係る発明の『ゲート電極層』は、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものと認められる。
エ 上記アないしウより、請求項13には、初めに『ゲート誘電体層』及び『ゲート電極層』(『金属ゲート電極102』)を形成し、その後に『スペーサ』、『拡散領域』等を形成する、いわゆる『ゲートファーストプロセス』(本願明細書の段落[0031]-[0032]参照)を用いて、ゲート誘電体層がゲート電極層と一対のスペーサとの間にもあるトランジスタを製造することについて記載されているものと認められる。
オ しかしながら、発明の詳細な説明には、『ゲートファーストプロセス』を用いて、ゲート誘電体層がゲート電極層と一対のスペーサとの間にもあるトランジスタを製造することについては、記載されていない。(なお、本願明細書の段落[0031]-[0032]には、『ゲートファーストプロセス』を用いてトランジスタを製造することについて記載されているが、当該段落に、ゲート誘電体層がゲート電極層と一対のスペーサとの間にもあるトランジスタを製造することについて記載されているものとは認められない。また、本願明細書の段落[0043]-[0045]、[0061]-[0063]、[図5A]-[図5C]、[図7A]-[図7C]には、いわゆる『置換金属ゲートプロセス』(本願明細書の段落[0033]-[0034]参照)を用いたトランジスタの製造方法について記載されている。)
カ したがって、請求項13に係る発明は、発明の詳細な説明に記載したものでない。

(4)請求項14
ア 請求項14には『前記ゲート誘電体層をリセス化して、前記一対のスペーサと前記リセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程を有し、前記絶縁キャップ層は更に、前記リセス化されたゲート誘電体層の上に形成される』と記載されている。
イ また、請求項14が引用する請求項6には、上記(1)アのとおり、初めに『ゲート誘電体層』及び『ゲート電極層』を形成し、その後に『スペーサ』、『拡散領域』等を形成することについて記載されているものと認められる。
ウ また、上記(1)イのとおり、請求項6に係る発明の『ゲート電極層』は、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものと認められる。
エ 上記アないしウより、請求項14には、初めに『ゲート誘電体層』及び『ゲート電極層』(『金属ゲート電極102』)を形成し、その後に『スペーサ』、『拡散領域』等を形成する、いわゆる『ゲートファーストプロセス』(本願明細書の段落[0031]-[0032]参照)を用い、さらに『ゲート誘電体層をリセス化して、一対のスペーサとリセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程』を行い、リセス化されたゲート誘電体層の上に絶縁キャップ層が形成されたトランジスタを製造することについて記載されているものと認められる。
オ しかしながら、発明の詳細な説明には、『ゲートファーストプロセス』を用いて、さらに『ゲート誘電体層をリセス化して、前記一対のスペーサと前記リセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程』を行い、リセス化されたゲート誘電体層の上に絶縁キャップ層が形成されたトランジスタを製造することについては、記載されていない。(なお、本願明細書の段落[0031]-[0032]には、『ゲートファーストプロセス』を用いてトランジスタを製造することについて記載されているが、当該段落に、ゲート誘電体層をリセス化して、一対のスペーサとリセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成すること、及び、リセス化されたゲート誘電体層の上に絶縁キャップ層が形成されたトランジスタを製造することについて記載されているものとは認められない。また、本願明細書の段落[0043]-[0045]、[0061]-[0063]、[図5A]-[図5C]、[図7A]-[図7C]には、いわゆる『置換金属ゲートプロセス』(本願明細書の段落[0033]-[0034]参照)を用いたトランジスタの製造方法について記載されている。)
カ したがって、請求項14に係る発明は、発明の詳細な説明に記載したものでない。

2.理由2(明確性)について
(1)請求項6-14
ア 請求項6及び8に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものであるのか、それとも『ダミーゲート電極500』に対応するものであるのかが、不明である。このため、請求項6及び8に係る発明を明確に把握することができない。
イ また、請求項6及び8に係る発明の『ゲート誘電体層』が、発明の詳細な説明に記載された『ゲート誘電体層104』に対応するものであるのか、それとも『ダミーゲート誘電体層502』に対応するものであるのかが、不明である。このため、請求項6及び8に係る発明を明確に把握することができない。
ウ 請求項6を引用する請求項7及び9ないし14についても上記と同様の点が指摘される。
エ したがって、請求項6ないし14に係る発明は明確でない。

(2)請求項8
ア 請求項8に記載された『前記拡散領域が形成された後に、前記ゲート電極層及び前記ゲート誘電体層を除去し、それにより前記一対のスペーサ間にトレンチを形成する工程』、『前記スペーサ間の前記トレンチの側壁及び底面に沿ってコンフォーマルhigh-kゲート誘電体層を堆積する工程』、及び『前記コンフォーマルhigh-kゲート誘電体層上に金属ゲート電極層を堆積し、その後、該金属ゲート電極層をリセス化する工程』と、請求項8が引用する請求項6に記載された、『前記一対のスペーサに隣接して前記一対の拡散領域の上に第1の絶縁層を形成する工程』以降の各工程との先後関係が不明であり、請求項8に係る発明を明確に把握することができない。
イ なお、仮に、請求項8に記載された『前記拡散領域が形成された後に、前記ゲート電極層及び前記ゲート誘電体層を除去し、それにより前記一対のスペーサ間にトレンチを形成する工程』が、請求項8が引用する請求項6に記載された『前記一対のスペーサ及び前記第1の絶縁層を形成した後に、前記ゲート電極層をリセス化して、リセス化されたゲート電極層を形成し、且つ前記一対のスペーサを前記第1の絶縁層の頂面より下方までリセス化して、リセス化された一対のスペーサを形成する工程であり、該リセス化されたゲート電極層は、仕事関数層と充填層とを有し、前記仕事関数層の最上面が、該リセス化された一対のスペーサの最上面と同一平面にある、工程』よりも前に実行されるとすると、すでに除去されたゲート電極層をリセス化するということになり、当該工程の意味を理解することができない。
ウ したがって、請求項8に係る発明は明確でない。

(3)請求項13
ア 請求項13に『前記ゲート誘電体層が、前記ゲート電極層と前記一対のスペーサとの間にもある』との記載がある。しかしながら、請求項13に係る発明は、ゲート誘電体層を形成する工程として、『基板上にゲート誘電体層を形成する工程』(請求項13が引用する請求項6)しか有しておらず、当該工程のほかには、『ゲート誘電体層』を形成する工程は存在しない。このため、どのようにして『ゲート電極層』と『一対のスペーサ』との間に『ゲート誘電体層』を形成するのかが不明であり、請求項13に係る発明を明確に把握することができない。
イ したがって、請求項13に係る発明は明確でない。

(4)請求項14
ア 請求項14に記載された『前記ゲート誘電体層をリセス化して、前記一対のスペーサと前記リセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程』と、請求項8が引用する請求項6に記載された各工程との先後関係が不明であり、請求項14に係る発明を明確に把握することができない。
イ また、請求項14に係る発明は、ゲート誘電体層を形成する工程として、『基板上にゲート誘電体層を形成する工程』(請求項14が引用する請求項6)しか有しておらず、当該工程のほかには、『ゲート誘電体層』を形成する工程は存在しないから、スペーサとゲート電極層との間にはゲート誘電体層は存在しないものと解される。そうすると、どのようにして『一対のスペーサとリセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成』するのかが不明であり、請求項14に係る発明を明確に把握することができない。
ウ また、請求項14に『ゲート電極』との記載があるが、請求項14が引用する請求項6に記載された『ゲート電極層』と同一のものであるのか否かが不明であり、請求項14に係る発明を明確に把握することができない。
エ したがって、請求項14に係る発明は明確でない。」

2 当審拒絶理由についての判断
(1)サポート要件について
a 当審拒絶理由の1(1)において、「発明の詳細な説明には、『ゲートファーストプロセス』を用いて、スペーサがリセス化され、かつ『ゲート電極層』(『金属ゲート電極102』)が仕事関数層と充填層とを有するトランジスタを製造することについては、記載されていない。・・・よって請求項6ないし14に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項6ないし11に係る発明が、いわゆる「置換金属ゲートプロセス」を用いた製造方法に変更され、発明の詳細な説明に記載した発明となったため、上記の拒絶理由は解消した。
b 当審拒絶理由の1(2)において、「請求項8に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項8が削除されたため、上記の拒絶理由は解消した。
c 当審拒絶理由の1(3)において、「請求項13に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項13が削除されたため、上記の拒絶理由は解消した。
d 当審拒絶理由の1(4)において、「請求項14に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項14が削除されたため、上記の拒絶理由は解消した。
e 上記aないしdのとおり、当審拒絶理由の「1.理由1(サポート要件)について」に示した拒絶の理由は全て解消している。

(2)記載要件について
a 当審拒絶理由の2(1)において、「請求項6及び8に係る発明の『ゲート電極層』」が、発明の詳細な説明に記載された『金属ゲート電極102』に対応するものであるのか、それとも『ダミーゲート電極500』に対応するものであるのかが、不明である。・・・請求項6及び8に係る発明の『ゲート誘電体層』が、発明の詳細な説明に記載された『ゲート誘電体層104』に対応するものであるのか、それとも『ダミーゲート誘電体層502』に対応するものであるのかが、不明である。・・・したがって、請求項6ないし14に係る発明は明確でない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、補正前の請求項6に記載された「ゲート電極層」及び「ゲート誘電体層」との文言が、それぞれ、「ダミーゲート電極層」及び「ダミーゲート誘電体層」に補正され、記載の意味が明確となったため、上記の拒絶理由は解消した。
b 当審拒絶理由の2(2)において、「請求項8に係る発明は明確でない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項8が削除されたため、上記の拒絶理由は解消した。
c 当審拒絶理由の2(3)において、「請求項13に係る発明は明確でない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項13が削除されたため、上記の拒絶理由は解消した。
d 当審拒絶理由の2(4)において、「請求項14に係る発明は明確でない。」旨が指摘された。
これに対し、平成28年12月5日付け手続補正により、請求項14が削除されたため、上記の拒絶理由は解消した。
e 上記aないしdのとおり、当審拒絶理由の「2.理由2(明確性)について」に示した拒絶の理由は全て解消している。

3 当審拒絶理由についてのまとめ
以上のとおり、当審拒絶理由の「1.理由1(サポート要件)について」及び「2.理由2(明確性)について」に示した理由によっては、本願を拒絶することはできない。
そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。

第5 結言
以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。
 
審決日 2017-01-24 
出願番号 特願2014-93489(P2014-93489)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 市川 武宜  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
須藤 竜也
発明の名称 トランジスタ及びその製造方法  
代理人 伊東 忠重  
代理人 伊東 忠彦  
代理人 大貫 進介  

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