• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1326864
審判番号 不服2016-10913  
総通号数 209 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-05-26 
種別 拒絶査定不服の審決 
審判請求日 2016-07-20 
確定日 2017-04-27 
事件の表示 特願2014-170137「半導体装置」拒絶査定不服審判事件〔平成28年 2月25日出願公開、特開2016- 28405、請求項の数(10)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成26年8月25日(国内優先権主張 平成25年9月20日、平成26年1月31日、平成26年7月18日、平成26年7月18日)を出願日とする出願であって、平成27年1月20日付で審査請求がなされ、同年3月31日付で拒絶理由が通知され、同年6月3日付で意見書が提出されるとともに、同日付で手続補正がなされ、同年8月26日付で拒絶理由が通知され、同年10月20日付で意見書が提出されるとともに、同日付で手続補正がなされ、同年12月24日付で拒絶理由が通知され、平成28年2月2日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年4月22日付で拒絶査定がなされたものである。
これに対して、平成28年7月20日付で審判請求がなされるとともに、同日付で手続補正がなされたものである。

第2 補正の適否について
1 補正の内容
(1)本件補正後の特許請求の範囲の記載
平成28年7月20日付の手続補正(以下、「本件補正」という。)により補正された特許請求の範囲の記載は次のとおりである。(なお、下線は、補正の箇所を示すものとして審判請求人が付加したものである。)
「【請求項1】
第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備え、
前記溝の幅は3μm?20μmであり、
前記第3半導体領域の前記第2の主電極に接する幅に対する前記溝の幅の比が1以上であり、
活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、
前記第4半導体領域は接続溝の開口部に設けられておらず、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置。
【請求項2】
第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備え、
前記溝の幅は3μm?20μmであり、
前記第3半導体領域の前記第2の主電極に接する領域の総面積に対する、前記第2半導体領域と前記第3半導体領域との界面延長上における前記溝の総面積の比が1以上であり、
活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、
前記第4半導体領域は接続溝の開口部に設けられておらず、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置。
【請求項3】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達して形成されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記複数の溝の一方の端部に接続された第1の接続溝と、
前記複数の溝の他方の端部に接続された第2の接続溝を有し、
前記第1の接続溝と前記第2の接続溝は、それぞれ前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されており、
平面視において、前記複数の溝は、前記第1の接続溝と前記第2の接続溝とが対向した領域に配置されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達して形成されており、且つ前記接続溝の幅が前記溝の幅よりも狭いことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記制御電極は、前記溝の第1の側面とこれに対向する第2の側面に設けられ、且つ前記絶縁膜を介して前記第3半導体領域に対向するように配置された第1の制御電極と第2の制御電極とを備え、
前記溝は平面視において帯状に延伸し、前記溝の延伸する方向における前記第1の側面と前記第2の側面の長さは、前記第1の側面と前記第2の側面とが対向する間隔よりも大きいことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記制御電極は、前記溝の第1の側面とこれに対向する第2の側面に設けられ、且つ前記絶縁膜を介して前記第3半導体領域に対向するように配置された第1の制御電極と第2の制御電極とを備え、
前記第1の制御電極と前記第2の制御電極は、前記溝の延伸方向に延伸し、前記接続溝に達していることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
前記溝の幅が3μm?15μmであり、
前記溝の深さが2μm?10μmであり、
前記第2半導体領域の厚みが40μm?140μmであり、
前記第2半導体領域の比抵抗が10Ωcm?150Ωcmであることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
【請求項10】
前記溝の幅は前記溝の深さよりも大きく、且つ、前記溝の幅は3?15μmであることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。」
(2)補正前の特許請求の範囲の記載
本件補正前の特許請求の範囲の記載は次のとおりである。
「【請求項1】
第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備え、
前記溝の幅は3μm?20μmであり、
前記第3半導体領域の前記第2の主電極に接する幅に対する前記溝の幅の比が1以上であり、
活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置。
【請求項2】
第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備え、
前記溝の幅は3μm?20μmであり、
前記第3半導体領域の前記第2の主電極に接する領域の総面積に対する、前記第2半導体領域と前記第3半導体領域との界面延長上における前記溝の総面積の比が1以上であり、
活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置。
【請求項3】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達して形成されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記複数の溝の一方の端部に接続された第1の接続溝と、
前記複数の溝の他方の端部に接続された第2の接続溝を有し、
前記第1の接続溝と前記第2の接続溝は、それぞれ前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されており、
平面視において、前記複数の溝は、前記第1の接続溝と前記第2の接続溝とが対向した領域に配置されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記溝は並行に配置された複数の溝から構成されており、
前記隣り合う複数の溝は相互に接続溝で連結されており、
前記接続溝は、前記第3半導体領域の上面から延伸して前記第3半導体領域を貫通して前記第2半導体領域まで達して形成されており、且つ前記接続溝の幅が前記溝の幅よりも狭いことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記制御電極は、前記溝の第1の側面とこれに対向する第2の側面に設けられ、且つ前記絶縁膜を介して前記第3半導体領域に対向するように配置された第1の制御電極と第2の制御電極とを備え、
前記溝は平面視において帯状に延伸し、前記溝の延伸する方向における前記第1の側面と前記第2の側面の長さは、前記第1の側面と前記第2の側面とが対向する間隔よりも大きいことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記制御電極は、前記溝の第1の側面とこれに対向する第2の側面に設けられ、且つ前記絶縁膜を介して前記第3半導体領域に対向するように配置された第1の制御電極と第2の制御電極とを備え、
前記第1の制御電極と前記第2の制御電極は、前記溝の延伸方向に延伸し、前記接続溝に達していることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
前記溝の幅が3μm?15μmであり、
前記溝の深さが2μm?10μmであり、
前記第2半導体領域の厚みが40μm?140μmであり、
前記第2半導体領域の比抵抗が10Ωcm?150Ωcmであることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
【請求項10】
前記溝の幅は前記溝の深さよりも大きく、且つ、前記溝の幅は3?15μmであることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。」
(3)明細書の補正
本件補正により補正された明細書の段落【0008】及び【0009】の記載は次のとおりである。
「【0008】
本発明の一態様によれば、第1導電型の第1半導体領域と、前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、前記第1半導体領域と電気的に接続する第1の主電極と、前記第4半導体領域と電気的に接続する第2の主電極とを備え、前記溝の幅は3μm?20μmであり、前記第3半導体領域の前記第2の主電極に接する幅に対する前記溝の幅の比が1以上であり、活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置が提供される。
【0009】
本発明の他の態様によれば、第1導電型の第1半導体領域と、前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、前記第1半導体領域と電気的に接続する第1の主電極と、前記第4半導体領域と電気的に接続する第2の主電極とを備え、前記溝の幅は3μm?20μmであり、前記第3半導体領域の前記第2の主電極に接する領域の総面積に対する、前記第2半導体領域と前記第3半導体領域との界面延長上における前記溝の総面積の比が1以上であり、活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置が提供される。」
2 補正の適否について
(1)補正の内容
補正後の請求項1ないし10に係る発明は、それぞれ補正前の請求項1ないし10に係る発明に対応し、補正前の請求項に係る発明に次の補正がなされたものである。
ア 補正前の請求項1について、補正後の請求項1において「前記第4半導体領域は接続溝の開口部に設けられておらず、」を加える補正。(以下、「補正事項ア」という。)
イ 補正前の請求項2について、補正後の請求項2において「前記第4半導体領域は接続溝の開口部に設けられておらず、」を加える補正。(以下、「補正事項イ」という。)
ウ 明細書の段落【0008】及び【0009】の補正。(以下、「補正事項ウ」という。)
(2)補正の適否
ア 補正事項アについて検討すると、補正事項アにより補正された部分は、当初明細書等に記載されているものと認められるから、補正事項アは当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項アは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項アは、「前記第4半導体領域」について、「前記第4半導体領域は接続溝の開口部に設けられておらず、」と限定するものであるから、特許法第17条の2第5項第2号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。そうすると、補正事項アは、特許法第17条の2第4項の規定に適合することは明らかである。
そして、補正後の請求項1に係る発明は、下記「第5」のとおり、独立特許要件を満たすから、特許法第17条の2第6項で準用する同法第126条第7項の規定に適合する。
イ 補正事項イについて検討すると、補正事項イにより補正された部分は、当初明細書等に記載されているものと認められるから、補正事項イは当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項イは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項イは、「前記第4半導体領域」について、「前記第4半導体領域は接続溝の開口部に設けられておらず、」と限定するものであるから、特許法第17条の2第5項第2号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。そうすると、補正事項イは、特許法第17条の2第4項の規定に適合することは明らかである。
そして、補正後の請求項2に係る発明は、下記「第5」のとおり、独立特許要件を満たすから、特許法第17条の2第6項で準用する同法第126条第7項の規定に適合する。
ウ 補正事項ウについて検討すると、補正事項ウにより補正された部分は、当初明細書等に記載されているものと認められるから、補正事項ウは当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項ウは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
(3)小括
したがって、本件補正は、特許法第17条の2第3項ないし第6項のそれぞれの規定に適合するから、適法にされたものである。

第3 本願発明
本願の請求項1ないし10に係る発明は、平成28年7月20日付の手続補正書により補正された特許請求の範囲1ないし10に記載される事項により特定されるとおりであって、そのうち請求項1および2に係る発明(以下、「本願発明1」および「本願発明2」という。)は、次のとおりのものと認める。
「【請求項1】
第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備え、
前記溝の幅は3μm?20μmであり、
前記第3半導体領域の前記第2の主電極に接する幅に対する前記溝の幅の比が1以上であり、
活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、
前記第4半導体領域は接続溝の開口部に設けられておらず、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置。」
「【請求項2】
第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備え、
前記溝の幅は3μm?20μmであり、
前記第3半導体領域の前記第2の主電極に接する領域の総面積に対する、前記第2半導体領域と前記第3半導体領域との界面延長上における前記溝の総面積の比が1以上であり、
活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、
前記第4半導体領域は接続溝の開口部に設けられておらず、
前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられていることを特徴とする半導体装置。」

第4 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成27年12月24日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考
●理由(特許法第29条第2項)について
・請求項1
・引用文献1、2、7、8
・備考
先の拒絶理由で引用した引用文献1(特開2005-340626号公報)の図6及び関連する発明の詳細な説明には、p^(+)型のコレクタ層120と、n型のバッファ層112と、n^(-)型の第1のベース層110と、p型の第2のベース層130と、エミッタ層140と、ベース層130よりも深く形成されているトレンチ155と、トレンチ155内に形成された絶縁膜150及びゲート電極160と、p^(+)型のコレクタ層120に接するコレクタ電極170と、ベース層130及びエミッタ層140と接するエミッタ電極180とを備え、溝の幅(W2)が6?60μmであり、溝の間隔(W1)が2?6μmである半導体装置100が記載されている。
本願の請求項1に係る発明と、引用文献1に記載された発明とを比較すると、以下の2点で相違している。
(相違点1)
本願の請求項1に係る発明は、「前記溝の幅は3μm?20μm」であるのに対して、引用文献1に記載された発明は、溝の幅(W2)が6?60μmである点。
(相違点2)
本願の請求項1に係る発明は、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」のに対して、引用文献1に記載された発明は、対応する事項を有していない点。
上記相違点について検討する。
(相違点1について)
引用文献1には、以下のとおりの事項が記載されている。
「【0023】
半導体装置100がオン状態であるときに、ゲート電極160、絶縁膜150および半導体層190は、正孔が流れ込まないスペース部として作用する。半導体装置100がオン状態であるとき、ベース層130はエミッタ電極180と接続されているので、コレクタ層120から注入された正孔は、ベース層110をドリフトした後、ベース層130へ流れ込む。一方、半導体層190はエミッタ電極180と接続されていないので、正孔は、半導体層190には流れ込まない。従って、IE効果によって、ベース層110とトレンチ155底部近傍における過剰キャリア濃度が高くなり、注入効率が増大する。このIE効果は、ベース層130の幅、即ち、ベース層130のあるトレンチ155間の距離を狭めることによってさらに効果的に発揮される。例えば、図1に示すように、ベース層130の幅W1の1/2が1?3μmである場合、スペース部の幅W2の1/2は、0.1?1μmと3?30μmとの和となる。尚、図1に示す構造は、繰り返し形成されるので、ベース層130の幅W1は、2?6μmであり、スペース部の幅W2は、3?30数μmとなる。
・・略・・
【0038】
(第5の実施形態)
図6は、本発明に係る第5の実施形態に従ったMOS型半導体装置500の断面図である。第5の実施形態は、半導体層190や底部半導体層200を有さず、スペース部全体に絶縁膜150およびゲート電極160が形成されている点で第1から第4の実施形態と異なる。第5の実施形態では、絶縁膜150およびゲート電極160は、正孔が流れ込まないスペース部として作用する。よって、トレンチ155の幅(絶縁膜150およびゲート電極160の幅)W2がスペース部の幅となる。」
このように、引用文献1には、ベース層130の幅W1を狭くし、スペース部の幅W2を広くすると、IE効果が効果的に発揮されることが記載されている。
また、先の拒絶理由で引用した引用文献2(特開2008-311301号公報)の図2に記載されているように、トレンチの幅として、2?10μm程度の値は、通常の値であるといえる。
したがって、引用文献1に記載された発明において、スペース部の幅W2を、6μm?20μmの範囲内の幅とすることは、当業者であれば適宜なし得たことである。
(相違点2について)
先の拒絶理由で引用した引用文献7(特表2009-505433号公報)の段落0020?0033、図4?6には、複数のゲートトレンチ17の周辺に、ベース領域12より深く延びている周囲トレンチ19が配置されていること、及び、ゲートバス20が、絶縁プラグ23内の開口部15を介して、周囲トレンチ19内にあるゲート電極18と電気接続されていることが記載されている。
また、先の拒絶理由で引用した引用文献8(米国特許出願公開第2010/0163978号明細書)の段落0121、図31には、隣接する複数のトレンチ10に対する単一の共通部74や、複数のトレンチ10のためのゲートコンタクト70を設ける旨記載されている。
このように、複数のゲートトレンチを、単一のトレンチで接続することは、本願の出願前より知られていたことである。
また、引用文献8の段落0122、図31には、共通部分74は、各溝10の表面幅Tよりも広い幅寸法を有していてもよいことが記載されている。
したがって、引用文献1に記載された発明において、複数のゲート電極160に対する共通のゲートコンタクトを設けること等のために、複数のゲート電極160に接続する、ゲート電極160の幅よりも広く、第2のベース層30より深く延びている単一のトレンチを設けることは、当業者であれば容易になし得たことである。

また、意見書において出願人は、
「 以上によって、本願発明によれば、平面的に見て、活性領域だけではなく、活性領域を囲むように設けられた外周領域を含む半導体装置の広い領域にわたって、ドリフト領域内に蓄積される正孔総量が増加し、半導体装置の伝導度変調がより強化され、オン電圧が低減されるという顕著な効果を有する。」
と主張しているので、この点についても検討する。
引用文献1の段落0038に「第5の実施形態では、絶縁膜150およびゲート電極160は、正孔が流れ込まないスペース部として作用する。」と記載されていることから、複数のゲート電極に接続する、ベース層より深く延びている単一のトレンチも、絶縁膜150およびゲート電極160と同様に、正孔が流れ込まないスペース部として作用することは、当業者にとって自明な事項である。
したがって、上記の効果は、本願の出願時の技術水準から当業者が予測することができたものであるから、顕著なものとはいえない。

よって、本願の請求項1に係る発明は、引用文献1、2、7、8に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について
・請求項2
・引用文献1、2、7、8
・備考
先の拒絶理由で引用した引用文献1には、溝の幅(W2)が6?60μmであり、溝の間隔(W1)が2?6μmである半導体装置100が記載されている。
したがって、引用文献1に記載された発明において、第2のベース層130のエミッタ電極180と接する面積は、n^(-)型の第1のベース層110とp型の第2のベース層130との界面延長上におけるトレンチ155の総面積よりも狭いものと認められる。
よって、本願の請求項2に係る発明は、引用文献1、2、7、8に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について
・請求項3?5
・引用文献1、2、7、8
・備考
先の拒絶理由で引用した引用文献7には、複数のゲートトレンチ17の周辺に、ベース領域12より深く延びている周囲トレンチ19が配置されていること、及び、周囲トレンチ19は複数のゲートトレンチ17の周辺に配置され、複数のゲートトレンチ17を囲んでいることが記載されている。
したがって、本願の請求項3?5に係る発明は、引用文献1、2、7、8に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について
・請求項7、8
・引用文献1、2、7、8
・備考
先の拒絶理由で引用した引用文献1の段落0054?0061、図12?14には、トレンチ155の側壁にそってゲート電極160が形成されていることが記載されている。
したがって、本願の請求項7、8に係る発明は、引用文献1、2、7、8に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について
・請求項9
・引用文献1、2、7、8
・備考
先の拒絶理由で引用した引用文献1の段落0023には、スペース部の幅W2は、3?30数μmとなり、トレンチ155の深さは、表面から3?20μm程度であると記載されている。
また、先の拒絶理由で引用した引用文献2の段落0019には、例えば、耐圧が600Vの場合、ドリフト層3は、約100μmの厚さとなるようにFZウエハが研磨されて形成される旨記載されている。
また、新たに引用する特開平09-139510号公報の段落0212には、「第1導電型の半導体基板として、数百V級の耐圧を有する素子の場合には、数十Ωcmのn型低不純物濃度のエピタキシャル成長基板がn- 基板(n- 領域)105として用いられる。」と記載され、新たに引用する特開2003-258253号公報の段落0020に「図4に示すように、p^(+)シリコン基板1上に比抵抗50Ω・cm以上のn^(-)層2をエピタキシャル成長により約100μm形成する。」と記載されているように、ドリフト層の比抵抗を数十Ωcmとすることは、本願の出願時においては周知技術である。
したがって、本願の請求項9に係る発明は、引用文献1、2、7、8に記載された発明および、本願の出願時の上記の周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について
・請求項10
・引用文献1、2、7、8
・備考
先の拒絶理由で引用した引用文献1の段落0023には、スペース部の幅W2は、3?30数μmとなり、トレンチ155の深さは、表面から3?20μm程度であると記載されている。
そして、引用文献1に記載された発明において、スペース部の幅W2をトレンチ155の深さよりも大きくすることは、当業者であれば適宜決定し得たことである。
したがって、本願の請求項10に係る発明は、引用文献1、2、7、8に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.特開2005-340626号公報
2.特開2008-311301号公報
7.特表2009-505433号公報
8.米国特許出願公開第2010/0163978号明細書
9.特開平09-139510号公報(周知技術を示す文献;新たに引用された文献)
10.特開2003-258253号公報(周知技術を示す文献;新たに引用された文献)」
2 拒絶理由通知の概要
平成27年12月24日付け拒絶理由通知書の概要は、次のとおりである。
「(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由(進歩性)について

・請求項1-10
・引用文献等1-3,7,8
・備考
引用文献7(図4-6)には、溝(ゲートトレンチ17)の配列方向に延伸し、且つ全体に亘って溝よりも広い溝幅の接続溝(周囲トレンチ19)を設ける技術が記載されている。また、引用文献8(図31)にも、同様な接続溝(共通部分74)を設ける技術が記載されている。
引用文献1-3に記載された半導体装置において、溝よりも広い溝幅の接続溝を設ける技術を適用し、全体に亘って隣り合う溝の間隔よりも広い溝幅の接続溝とすることは、当業者が容易になし得たものと認める。

<引用文献等一覧>
1.特開2005-340626号公報
2.特開2008-311301号公報
3.特開平5-243561号公報
7.特表2009-505433号公報(新たに引用された文献)
8.米国特許出願公開第2010/0163978号明細書(新たに引用された文献)」

第5 原査定の理由についての当審の判断
1 引用文献
(1)引用例1について
ア 引用例1の記載
原査定の拒絶の理由に引用された、特開2005-340626号公報(以下、「引用例1」という。)には、図面とともに、以下のことが記載されている。(なお、下線は、当審において付与した。以下、同じ。)
(ア)「【0017】
(第1の実施形態)
図1は、本発明に係る第1の実施形態に従ったMOS型半導体装置100の断面図である。半導体装置100は、電力用スイッチング素子のIEGTである。半導体装置100は、n^(-)型の第1のベース層110と、p型の第2のベース層130と、n型のバッファ層112と、トレンチ155と、エミッタ層140と、p^(+)型のコレクタ層120と、絶縁膜150と、ゲート電極160と、p型の半導体層190とを備えている。
【0018】
ベース層130は、ベース層110の表面に部分的に複数設けられているが、図面では、1個のベース層130のみが図示されている。トレンチ155は、ベース層130の両側に形成され、ベース層130よりも深く形成されている。エミッタ層140は、ベース層130のそれぞれの表面にトレンチ155の外縁に沿って形成されている。コレクタ層120は、ベース層110の表面とは反対側の裏面に設けられている。コレクタ層120とベース層110との間には、バッファ層112が設けられている。絶縁膜150は、トレンチ155の内壁に形成されている。ゲート電極160は、トレンチ155内に形成され、絶縁膜150によってベース層130およびエミッタ層140から絶縁されている。半導体層190は、隣り合うベース層130の間にトレンチを介して設けられている。さらに、半導体層190は、ベース層130よりも深く、エミッタ層140およびベース層130に対して電気的に絶縁されている。ベース層130および半導体層190は、それぞれ表面領域に部分的に形成され、トレンチ155を挟むように互いに隣接している。
【0019】
さらに、半導体装置100は、コレクタ電極170およびエミッタ電極180を備えている。コレクタ電極はコレクタ層120と接続されている。エミッタ電極180は、ベース層130およびエミッタ層140に接続されているが、半導体層190とは電気的に絶縁されている。」
(イ)「【0023】
半導体装置100がオン状態であるときに、ゲート電極160、絶縁膜150および半導体層190は、正孔が流れ込まないスペース部として作用する。半導体装置100がオン状態であるとき、ベース層130はエミッタ電極180と接続されているので、コレクタ層120から注入された正孔は、ベース層110をドリフトした後、ベース層130へ流れ込む。一方、半導体層190はエミッタ電極180と接続されていないので、正孔は、半導体層190には流れ込まない。従って、IE効果によって、ベース層110とトレンチ155底部近傍における過剰キャリア濃度が高くなり、注入効率が増大する。このIE効果は、ベース層130の幅、即ち、ベース層130のあるトレンチ155間の距離を狭めることによってさらに効果的に発揮される。例えば、図1に示すように、ベース層130の幅W1の1/2が1?3μmである場合、スペース部の幅W2の1/2は、0.1?1μmと3?30μmとの和となる。尚、図1に示す構造は、繰り返し形成されるので、ベース層130の幅W1は、2?6μmであり、スペース部の幅W2は、3?30数μmとなる。また、トレンチ155の深さは、表面から3?20μm程度であり、一般にこれを深くするほどIE効果はより大きくなる。」
(ウ)「【0038】
(第5の実施形態)
図6は、本発明に係る第5の実施形態に従ったMOS型半導体装置500の断面図である。第5の実施形態は、半導体層190や底部半導体層200を有さず、スペース部全体に絶縁膜150およびゲート電極160が形成されている点で第1から第4の実施形態と異なる。第5の実施形態では、絶縁膜150およびゲート電極160は、正孔が流れ込まないスペース部として作用する。よって、トレンチ155の幅(絶縁膜150およびゲート電極160の幅)W2がスペース部の幅となる。
【0039】
第5の実施形態は、第1の実施形態と同様の効果を有する。さらに、第5の実施形態は、半導体層190や底部半導体層200を形成する必要がないので、その製造が第1から第4の実施形態に比較して簡単である。」
イ 引用例1発明について
上記アの記載から、引用例1には、実質的に次の発明(以下、「引用例1発明」という。)が記載されているものと認められる。
「n^(-)型の第1のベース層110と、
ベース層110の表面に複数設けられている、p型の第2のベース層130と、
第2のベース層130の両側に形成され、第2のベース層130よりも深く形成されている、トレンチ155と、
トレンチ155の内壁に形成されている、絶縁膜150と、
第2のベース層130のそれぞれの表面にトレンチ155の外縁に沿って形成されている、エミッタ層140と、
第1のベース層110の表面とは反対側の裏面に設けられている、p^(+)型のコレクタ層120と、
トレンチ155内に形成され、絶縁膜150によって第2のベース層130およびエミッタ層140から絶縁されている、ゲート電極160と、
コレクタ層120と接続されている、コレクタ電極170と、
ベース層130およびエミッタ層140に接続されている、エミッタ電極180とを備え、
ベース層130の幅W1は、2?6μmであり、絶縁膜150およびゲート電極160の幅W2は、6?60μmとなるMOS型半導体装置500。」
(2)引用例2について
ア 引用例2の記載
原査定の拒絶の理由に引用された、特開2008-311301号公報(以下、「引用例2」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0017】
図1は、本実施形態に係るNPT構造のトレンチ型IGBT1の断面図を示す。なお、本図では、簡単のため、トレンチ2は2箇所に形成されているだけであるが、実際には、トレンチは平面視においてストライプ状となるように所定の間隔をもって複数形成される。
【0018】
IGBT1は、FZウエハからなるN-のドリフト層3と、ドリフト層3の主表面に形成されたP型のベース層4と、ベース層4の表面からドリフト層3に到達するように形成された複数のトレンチ2と、トレンチ2の内部にゲート酸化膜5を介してゲート電極6が形成されてなる絶縁ゲートと、ベース層4の主表面で絶縁ゲートと隣接するように形成されたN+型のエミッタ層7と、エミッタ層7にコンタクトするエミッタ電極8と、ゲート電極6とエミッタ電極8とを絶縁する層間絶縁膜9と、ドリフト層3の裏面側にイオン注入されて形成されたP+型のコレクタ層10とを備える。
【0019】
ここで、ドリフト層3は、所望の耐圧で空乏層がコレクタ層10に届かない程度の厚みが必要とされる。本実施形態に係るIGBTは、例えば、耐圧が600Vの場合、ドリフト層3は、約100μmの厚さとなるようにFZウエハが研磨されて形成される。
【0020】
また、コレクタ層10は、所望のスイッチング特性に応じて不純物濃度が調整され、例えば、コレクタ層10の不純物濃度のピーク値は、約1×10^(10)cm^(-3)となるように注入される。
【0021】
本実施形態に係るIGBT1では、トレンチ2の幅W1は、トレンチ2間の間隔W2よりも大きく、かつ、その2倍には満たないように構成される点に特徴がある。その詳細は後に説明する。」
イ 引用例2記載事項について
上記アの記載から、引用例2には、実質的に次の事項(以下、「引用例2記載事項」という。)が記載されているものと認められる。
「NPT構造のトレンチ型IGBT1において、
FZウエハからなるN-のドリフト層3と、ドリフト層3の主表面に形成されたP型のベース層4と、ベース層4の表面からドリフト層3に到達するように形成された複数のトレンチ2と、トレンチ2の内部にゲート酸化膜5を介してゲート電極6が形成されてなる絶縁ゲートと、ベース層4の主表面で絶縁ゲートと隣接するように形成されたN+型のエミッタ層7と、エミッタ層7にコンタクトするエミッタ電極8と、ゲート電極6とエミッタ電極8とを絶縁する層間絶縁膜9と、ドリフト層3の裏面側にイオン注入されて形成されたP+型のコレクタ層10とを備え、
耐圧が600Vの場合、ドリフト層3は、約100μmの厚さとなるようにFZウエハが研磨されて形成され、
トレンチ2の幅W1は、トレンチ2間の間隔W2よりも大きく、かつ、その2倍には満たないように構成されること。」
(3)引用例3について
ア 引用例3の記載
原査定の拒絶の理由に引用された、特表2009-505433号公報(以下、「引用例3」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0012】
本発明の目的は、ゲート絶縁破壊をなくすか、または少なくした、連続ゲートトレンチを備える、パワー半導体デバイスを提供することにある。」
(イ)「【0020】
図4、図5及び図6に示すように、本発明の第1実施例によるパワー半導体デバイスは、例えばN型の第1導電型のドリフト領域10と、ドリフト領域10上の、例えばP型の第2導電型のベース領域12と、ベース領域12を通ってドリフト領域10まで延びる、筋状の複数のゲートトレンチ17と、少なくともベース領域12に隣接する各ゲートトレンチ17内に形成されたゲート絶縁層16と、各ゲートトレンチ17内に位置するゲート電極18とを備えている。
【0021】
本発明においては、周囲トレンチ19は、ゲートトレンチ17と交差して、相互接続されている。明確には図示されていないが、周囲トレンチ19は、ゲートトレンチ17の周辺に配置され、ゲートトレンチ17を囲んでいる。さらに、明確に図示されていないが、周囲トレンチ19の両端は、ゲートトレンチ17と重なり、どのゲートトレンチ17も、図1の従来技術によるパワー半導体デバイス同様に、尖端を有していない。
【0022】
本発明の第1実施例によるデバイスにおいては、周囲トレンチ19は、デバイスの終端領域34の一部でもある。すなわち、終端領域34においては、周囲トレンチ19は、終端トレンチ36でもあり、活性領域38の周辺に配置され、ベース領域12より深く延びている。」
イ 引用例3記載事項について
上記アの記載から、引用例3には、実質的に次の事項(以下、「引用例3記載事項」という。)が記載されているものと認められる。
「ゲート絶縁破壊をなくすか、または少なくするために、
N型の第1導電型のドリフト領域10と、ドリフト領域10上の、P型の第2導電型のベース領域12と、ベース領域12を通ってドリフト領域10まで延びる、筋状の複数のゲートトレンチ17と、少なくともベース領域12に隣接する各ゲートトレンチ17内に形成されたゲート絶縁層16と、各ゲートトレンチ17内に位置するゲート電極18とを備え、
ゲートトレンチ17と交差して、相互接続されている、周囲トレンチ19を備え、
周囲トレンチ19の両端は、ゲートトレンチ17と重なり、どのゲートトレンチ17も尖端を有しておらず、
周囲トレンチ19は、ベース領域12より深く延びている、
連続ゲートトレンチを備える、パワー半導体デバイス。」
(2)引用例4について
ア 引用例4の記載
原査定の拒絶の理由に引用された、米国特許出願公開第2010/0163978号明細書(以下、「引用例4」という。)には、図面とともに、以下のことが記載されている。
(ア)「[0121]In an embodiment, shown in FIG. 31 , a single end portion is formed for a plurality of adjacent trenches 10 in order to make a single common part 74 wherein a single contact gate 70 may be made for the plurality of trenches 10 .
[0122]The common part 74 may have a width that is greater than the surface width T of each trench 10 .」
(当審訳:[0121]一実施形態では、図31に示すように、単一の共通部分74を形成するために、複数の隣接するトレンチ10に対して単一の端部が形成され、複数のトレンチ10に対して単一のコンタクトゲート70を形成することができる。
[0122]共通部分74は、各トレンチ10の表面幅Tよりも大きい幅を有することができる。)
イ 引用例4記載事項について
上記アの記載から、引用例4には、実質的に次の事項(以下、「引用例4記載事項」という。)が記載されているものと認められる。
「複数の隣接するトレンチ10に単一の端部が形成され、単一のコンタクトゲートを形成する際に、各トレンチ10の表面幅よりも、単一のコンタクトゲートの幅が広いこと。」
(5)引用例5について
ア 引用例5の記載
原査定の拒絶の理由に引用された、特開平09-139510号公報(以下、「引用例5」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0211】実施の形態11
図58は、本発明の請求項8に対応する実施の形態11における半導体装置の構成を概略的に示す断面図である。図58を参照して、本実施の形態の半導体装置は、IGBTの例について示したものである。本実施の形態における半導体装置の構成は、図98に示す半導体装置の構成と比較して、特に溝の形状が異なる。つまり、本実施の形態における溝113は、図98に示す溝413よりも深く形成されている。溝113の深さT_(11)は、5?15μmであり、幅W_(11)は、0.8?3.0μmである。また溝113間のピッチP_(11)は、たとえば4μmである。
【0212】第1導電型の半導体基板として、数百V級の耐圧を有する素子の場合には、数十Ωcmのn型低不純物濃度のエピタキシャル成長基板がn^(-) 基板(n^(-) 領域)105として用いられる。また数千V級素子の場合には、n型の低不純物濃度で100Ωcm以上の高比抵抗のn^(-) 基板105、より具体的には350Ωcm程度で600μm程度の厚みのFZ(Floating Zone )方式で製造されたシリコン多結晶基板に中性子線を照射しかつ熱処理により抵抗率を調整したものが用いられる。」
イ 引用例5記載事項について
上記アの記載から、引用例5には、実質的に次の事項(以下、「引用例5記載事項」という。)が記載されているものと認められる。
「IGBTにおいて、数百V級の耐圧を有する素子の場合には、数十Ωcmのn型低不純物濃度のエピタキシャル成長基板がn^(-) 基板(n^(-) 領域)105として用いられること。」
(6)引用例6について
ア 引用例6の記載
原査定の拒絶の理由に引用された、特開2003-258253号公報(以下、「引用例6」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0020】この実施の形態のIGBT100aは以下のように形成される。先ず、図4に示すように、p^(+)シリコン基板1上に比抵抗50Ω・cm以上のn^(-)層2をエピタキシャル成長により約100μm形成する。次に、n^(-)型層2の表面にボロンをイオン注入し、深さ4μm程度まで拡散させて、pベース層3を形成する。更にpベース層3の表面に砒素を選択的にイオン注入して、深さ0.5μm程度まで拡散させ、2μm平方程度の複数のn^(+)エミッタ層4を形成する。」
イ 引用例6記載事項について
上記アの記載から、引用例6には、実質的に次の事項(以下、「引用例6記載事項」という。)が記載されているものと認められる。
「IGBTを形成する際に、p^(+)シリコン基板1上に比抵抗50Ω・cm以上のn^(-)層2をエピタキシャル成長により約100μm形成すること。」
2 対比・判断
(1)本願発明1と引用例1発明とを対比する。
ア 引用例1発明の「p型」,「n型」,「コレクタ層120」,「第1のベース層110」,「第2のベース層130」,「エミッタ層140」,「コレクタ電極170」,「エミッタ電極180」および「MOS型半導体装置500」は、それぞれ、本願発明1の「第1導電型」,「第2導電型」,「第1半導体領域」,「第2半導体領域」,「第3半導体領域」,「第4半導体領域」,「第1の主電極」,「第2の主電極」および「半導体装置」に相当する。
イ 引用例1発明の「トレンチ155」は、「第2のベース層130の両側に形成され、第2のベース層130よりも深く形成されている」から、「トレンチ155」は、「第1のベース層110」に達していると言える。
そうすると、引用例1発明の「トレンチ155」は、本願発明1の「前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝」に相当する。
また、引用例1発明の「絶縁膜150」は、「トレンチ155の内壁に形成されている」から、引用例1発明の「絶縁膜150」は、本願発明1の「前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜」に相当する。
ウ 引用例1発明の「ゲート電極160」は、「トレンチ155内に形成され、絶縁膜150によって第2のベース層130およびエミッタ層140から絶縁されている」から、「絶縁膜150」上に配置されていると言えるとともに、「第2のベース層130」に対向していると言える。
そうすると、引用例1発明の「ゲート電極160」は、本願発明1の「前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極」に相当する。

そうすると、本願発明1と引用例1発明とは、以下の点で一致し、また、相違する。

[一致点]
「第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備える
ことを特徴とする半導体装置。」
[相違点1]
本願発明1は「前記溝の幅は3μm?20μmであり、前記第3半導体領域の前記第2の主電極に接する幅に対する前記溝の幅の比が1以上であ」るのに対して、引用例1発明は、溝の幅が6?60μmであり、また、「前記第3半導体領域の前記第2の主電極に接する幅に対する前記溝の幅の比」について明示されていない点。
[相違点2]
本願発明1は「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」のに対して、引用例1発明は「接続溝」を備えていない点。
(2)本願発明1と引用例1発明との対比についての当審の判断
[相違点2]について検討する。
引用例1には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」ことは記載されておらず、また、引用例1の記載から、当業者が容易に想起することができたとは認められない。
また、引用例2ないし6には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」ことについて記載されていない。
そうすると、引用例2ないし6の記載から、引用例1発明において、上記[相違点2]について、本願発明1と同様の方法を採用することが容易であるとも言えない。
そして、本願発明1は、特に[相違点2]に係る構成を有することによって、接続溝の直下及びその近傍のドリフト領域内において正孔を蓄積することができ、オン電圧を低下し、かつ、オフ時にラッチアップ現象を抑制することができるという有利な効果を有するものであるから、[相違点2]に係る構成は、引用例1ないし6に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
したがって、本願発明1は、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
そうすると、本願発明1は、他の相違点については検討するまでもなく、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。

また、本願発明1を引用する本願の請求項3ないし10に係る発明も同様に、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
(3)本願発明2と引用例1発明とを対比する。
ア 引用例1発明の「p型」,「n型」,「コレクタ層120」,「第1のベース層110」,「第2のベース層130」,「エミッタ層140」,「コレクタ電極170」,「エミッタ電極180」および「MOS型半導体装置500」は、それぞれ、本願発明2の「第1導電型」,「第2導電型」,「第1半導体領域」,「第2半導体領域」,「第3半導体領域」,「第4半導体領域」,「第1の主電極」,「第2の主電極」および「半導体装置」に相当する。
イ 引用例1発明の「トレンチ155」は、「第2のベース層130の両側に形成され、第2のベース層130よりも深く形成されている」から、「トレンチ155」は、「第1のベース層110」に達していると言える。
そうすると、引用例1発明の「トレンチ155」は、本願発明2の「前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝」に相当する。
また、引用例1発明の「絶縁膜150」は、「トレンチ155の内壁に形成されている」から、引用例1発明の「絶縁膜150」は、本願発明2の「前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜」に相当する。
ウ 引用例1発明の「ゲート電極160」は、「トレンチ155内に形成され、絶縁膜150によって第2のベース層130およびエミッタ層140から絶縁されている」から、「絶縁膜150」上に配置されていると言えるとともに、「第2のベース層130」に対向していると言える。
そうすると、引用例1発明の「ゲート電極160」は、本願発明2の「前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極」に相当する。

そうすると、本願発明2と引用例1発明とは、以下の点で一致し、また、相違する。

[一致点]
「第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置された絶縁膜と、
前記溝の側面において前記絶縁膜上に配置され、前記第3半導体領域に対向する制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、を備える
ことを特徴とする半導体装置。」
[相違点1]
本願発明2は「前記溝の幅は3μm?20μmであり、前記第3半導体領域の前記第2の主電極に接する領域の総面積に対する、前記第2半導体領域と前記第3半導体領域との界面延長上における前記溝の総面積の比が1以上であ」るのに対して、引用例1発明は、溝の幅が6?60μmであり、また、「前記第3半導体領域の前記第2の主電極に接する領域の総面積に対する、前記第2半導体領域と前記第3半導体領域との界面延長上における前記溝の総面積の比」について明示されていない点。
[相違点2]
本願発明2は「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」のに対して、引用例1発明は「接続溝」を備えていない点。
(2)本願発明2と引用例1発明との対比についての当審の判断
[相違点2]について検討する。
引用例1には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」ことは記載されておらず、また、引用例1の記載から、当業者が容易に想起することができたとは認められない。
また、引用例2ないし6には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第3半導体領域を貫通して前記第2半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、3μm?20μmの溝幅の接続溝を備え、前記第4半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第2半導体領域の下の領域には、前記第1半導体領域が設けられている」ことについて記載されていない。
そうすると、引用例2ないし6の記載から、引用例1発明において、上記[相違点2]について、本願発明2と同様の方法を採用することが容易であるとも言えない。
そして、本願発明2は、特に[相違点2]に係る構成を有することによって、接続溝の直下及びその近傍のドリフト領域内において正孔を蓄積することができ、オン電圧を低下し、かつ、オフ時にラッチアップ現象を抑制することができるという有利な効果を有するものであるから、[相違点2]に係る構成は、引用例1ないし6に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
したがって、本願発明2は、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
そうすると、本願発明2は、他の相違点については検討するまでもなく、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。

また、本願発明2を引用する本願の請求項3ないし10に係る発明も同様に、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
3 原査定の理由についての当審の判断についてのまとめ
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。

第6 結語
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶するべき理由は発見しない。

よって、結論のとおり審決する。
 
審決日 2017-04-17 
出願番号 特願2014-170137(P2014-170137)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 綿引 隆須原 宏光  
特許庁審判長 深沢 正志
特許庁審判官 飯田 清司
小田 浩
発明の名称 半導体装置  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ