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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1327251
審判番号 不服2015-15695  
総通号数 210 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-06-30 
種別 拒絶査定不服の審決 
審判請求日 2015-08-25 
確定日 2017-04-10 
事件の表示 特願2013-147350「窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法」拒絶査定不服審判事件〔平成26年 1月 9日出願公開、特開2014- 3301〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成18年7月12日(パリ条約による優先権主張 2005年 7月20日(US)米国)を国際出願日とする特願2008-522820号(以下「原出願」という。)の一部を平成25年7月16日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成25年 8月14日 審査請求・手続補正書・上申書
平成26年 8月28日 拒絶理由通知
平成27年 3月 2日 意見書・手続補正書
平成27年 4月27日 拒絶査定
平成27年 8月25日 審判請求・手続補正書
平成28年 6月17日 上申書
平成28年 7月13日 拒絶理由通知(当審)
平成28年10月14日 意見書・手続補正書

第2 本願発明
本願の請求項1ないし18に係る発明は、平成28年10月14日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし18に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下「本願発明1」という。)、請求項7に係る発明(以下「本願発明7」という。)、請求項11に係る発明(以下「本願発明11」という。)、及び請求項13に係る発明(以下「本願発明13」という。)はそれぞれ、次のとおりのものと認める。

1 本願発明1
本願発明1は、次のとおりのものと認める。
「【請求項1】
III窒化物ベースのトランジスタを製造する方法であって、
基板上に窒化物ベース層を形成すること、
前記窒化物ベース層上に離隔された接点を形成すること、
前記窒化物ベース層上と前記離隔された接点上とにエッチストップ層を形成すること、
前記窒化物ベース層上と前記離隔させた接点上とにある前記エッチストップ層上に、前記エッチストップ層とは異なる誘電体層を形成すること、
前記離隔された接点の間の前記誘電体層を前記エッチストップ層まで選択的にエッチングして、前記誘電体層を貫通して前記エッチストップ層まで広がるゲートリセスを形成すること、
前記ゲートリセス内の前記エッチストップ層を前記窒化物ベース層まで選択的にエッチングして、前記窒化物ベース層の部分であって、前記ゲートリセスより狭い部分を露出すること、および
前記窒化物ベース層の前記部分の直接上と、前記エッチストップ層の側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することを含むことを特徴とする方法。」

2 本願発明7
本願発明7は、次のとおりのものと認める。
「【請求項7】
前記窒化物ベース層を形成することと前記エッチストップ層を形成することの間に、以下の、
前記窒化物ベース層上に、前記窒化物ベース層とは異なるキャップ層を形成すること
が実施され、
エッチストップ層を形成することは、前記キャップ層上に、前記キャップ層とは異なるエッチストップ層を形成することを含む
ことを特徴とする請求項1に記載の方法。」

3 本願発明11
本願発明11は、次のとおりのものと認める。
「【請求項11】
前記窒化物ベース層を形成することと前記エッチストップ層を形成することの間に、以下の、
前記窒化物ベース層上に、前記窒化物ベース層とは異なるキャップ層を形成すること
が実施され、
前記エッチストップ層を形成することは、前記キャップ層上に、前記キャップ層とは異なるエッチストップ層を形成することを含み、
前記ゲート接点を形成することは、前記キャップ層の直接上にあり、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁の直接上にあり、前記誘電体層上を前記離隔された接点に向かって延びるゲート接点を形成することを含むことを特徴とする請求項1に記載の方法。」

4 本願発明13
本願発明13は、次のとおりのものと認める。
「【請求項13】
前記ゲートリセス内の前記エッチストップ層を前記窒化物ベース層まで選択的にエッチングした後、前記誘電体層とは異なる絶縁層を、前記ゲートリセス内の前記窒化物ベース層上と、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁上とに形成することをさらに含み、
前記ゲートリセス内にゲート接点を形成することは、前記ゲートリセス内の前記絶縁層上にゲート接点を形成することを含むことを特徴とする請求項1に記載の方法。」

第3 当審拒絶理由の概要
平成28年7月13日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

2.(明確性)この出願は、発明の詳細な説明の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。

記 (引用文献等については引用文献等一覧参照)

●理由1(進歩性)について

・請求項 1-2
・引用文献等 1-3
・備考
引用文献1の段落[0049]-[0062]、[図1]、[図28]-[図30]等には、III族窒化物からなるバッファ層、チャネル層及び電子供給層を積層した半導体構造を有するHJFETの製造方法が記載されている。したがって、本願発明と引用文献1に記載された発明(以下、『引用発明』という。)とは、『III窒化物ベースのトランジスタを製造する方法』である点において共通するといえる。
引用文献1の段落[0051]、[図28]等には、基板上に窒化物を積層した半導体層構造を形成することが記載されている。したがって、本願発明と引用発明は、『基板上に窒化物ベース層を形成する』という点において共通するといえる。
引用文献1の段落[0052]、[図28]等には、窒化物からなる半導体層である電子供給層上にソース電極及びドレイン電極を形成することが記載されており、[図28]等の記載からソース電極及びドレイン電極は離隔されていると認められる。したがって、本願発明と引用発明は、『前記窒化物ベース層上に離隔された接点を形成する』という点において共通するといえる。
引用文献1の段落[0052]、[図29]等には、窒化物からなる半導体層である電子供給層、ソース電極及びドレイン電極の上にSiN膜を形成することが記載されており、当該SiN膜と本願発明のエッチストップ層とは、窒化物ベース層上に形成される『第1の層』である点において共通するといえる。したがって、本願発明と引用発明は、『前記窒化物ベース層上と前記離隔された接点上とに第1の層を形成する』という点において共通するといえる。
引用文献1の段落[0052]、[図29]等には、SiN膜上にSiO_(2)膜を形成することが記載されており、当該SiO_(2)膜は誘電体層であるといえる。したがって、本願発明と引用発明は、『前記窒化物ベース層上と前記離隔させた接点上とにある前記第1の層上に、前記第1の層とは異なる誘電体層を形成する』という点において共通するといえる。
引用文献1の段落[0052]、[図29]等には、SiN膜及びSiO_(2)膜の一部をエッチング除去することによって電子供給層の露出する開口部を設けることが記載されており、[図29]等の記載から当該開口部はソース電極とドレイン電極の間にあるものと認められる。したがって、本願発明と引用発明は、『前記離隔された接点の間の前記誘電体層を選択的にエッチングして、前記誘電体層を貫通するゲートリセスを形成する』という点において共通するといえる。
引用文献1の段落[0052]、[図30]等には、露出した電子供給層上にゲート電極を形成することが記載されている。したがって、本願発明と引用発明は、『前記ゲートリセス内にゲート接点を形成する』という点において共通するといえる。
引用文献1の段落[0052]、[図30]等の記載から、上記ゲート電極は電子供給層の上面、SiN膜の側面、SiO_(2)膜の側面及びSiO_(2)膜の上面に接しており、ドレイン電極に向かって伸びているものと認められる。また、引用文献1の段落[0052]、[図30]等の記載から、上記ゲート電極は単一層からなるものと認められる。したがって、本願発明と引用発明は、『前記ゲート接点を形成することは、前記窒化物ベース層の直接上で、前記ゲートリセス内の前記第1の層と前記誘電体層のそれぞれの側壁の直接上で、前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することからなる』という点において共通するといえる。
本願発明と引用文献1に記載された発明とを比較すると、下記の点において相違する。

・相違点 本願発明では、窒化物ベース層の上に形成される層が『エッチストップ層』であり、ゲートリセスを形成する際に『誘電体層』を『エッチストップ層』までエッチングするのに対し、引用発明では、窒化物からなる半導体層の上に形成されるSiN膜が『エッチストップ層』であるとは特定されておらず、また、開口部を形成する際にSiO_(2)膜をSiN膜までエッチングすることについて特定されていない点。

上記相違について検討する。積層された複数の膜をエッチングして開口を設ける際に、初めに下層の膜をエッチングストッパとして上層の膜をエッチングし、その後に下層の膜を異なる方法でエッチングすることは周知技術であり、例えば引用文献2の段落[0013]-[0014]、[図1]等には、下層のSiN膜をエッチングストッパとして上層のSiO_(2)膜をドライエッチングによりエッチングし、その後に下層のSiN膜をウェットエッチングすることにより開口を設けることが記載されており、また、引用文献3の段落[0022]、[0024]-[0026]、[図8]-[図10]等には、SiO_(2)からなる第1絶縁層の上にSiNからなる第2絶縁層を形成し、第2絶縁層をドライエッチングにより開口した後に、第2絶縁層の開口部をマスクとして第1絶縁層をウェットエッチングにより開口することが記載されている。
してみれば、引用発明において、SiN膜及びSiO_(2)膜をエッチング除去して開口部を設ける際に、上記周知技術を適用することによって、初めに下層のSiN膜をエッチングストッパとして上層のSiO_(2)膜をエッチングし、その後に下層のSiN膜を異なる方法でエッチングすることは、当業者であれば適宜なし得たことである。
よって、本願の上記請求項に係る発明は、引用発明と引用文献2-3に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

……(中略)……

●理由2(明確性)について

……(中略)……

・請求項 8-10
本願の請求項8-10に係る発明はキャップ層をエッチングする構成を含んでいないから、キャップ層の下の窒化物ベース層は露出しないものと解される。他方、請求項8-10が引用する請求項1には、『前記ゲート接点を形成することは、前記窒化物ベース層の直接上で、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁の直接上で、前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することからなる』と記載されており、当該記載からは、ゲートリセス及びゲート接点は窒化物ベース層の上に形成されるものと解される。
上記のとおり、請求項8-10の記載と、当該請求項が引用する請求項1の記載が整合していないために、ゲートリセス及びゲート接点がキャップ層の上に形成されるのか窒化物ベース層の上に形成されるのかが不明であり、請求項8-10に係る発明を明確に把握することができない。
よって、請求項8-10に係る発明は明確でない。

・請求項 11、13、16、17
本願の請求項11、16に『前記ゲートリセス内にゲート接点を形成することは、前記ゲートリセス内の前記絶縁層上にゲート接点を形成することを含む』と記載されており、当該記載からは、ゲートリセス及びゲート接点は絶縁層上に形成されるものと解される。
他方、請求項11、16が引用する請求項1には、『前記ゲート接点を形成することは、前記窒化物ベース層の直接上で、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁の直接上で、前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することからなる』と記載されており、当該記載からは、ゲートリセス及びゲート接点は窒化物ベース層の上に形成されるものと解される。
上記のとおり、請求項11、16の記載と、当該請求項が引用する請求項1の記載が整合していないために、ゲートリセス及びゲート接点が絶縁層の上に形成されるのか窒化物ベース層の上に形成されるのかが不明であり、請求項11、16に係る発明を明確に把握することができない。
請求項11を引用する請求項13、及び請求項16を引用する請求項17についても上記と同様である。
よって、請求項11、13、16、17に係る発明は明確でない。

・請求項 14-15
本願の請求項14に『前記ゲート接点を形成することは、前記キャップ層の直接上にあり、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁の直接上にあり、前記誘電体層上を前記離隔された接点に向かって延びるゲート接点を形成することを含む』と記載されており、当該記載からは、ゲートリセス及びゲート接点はキャップ層の上に形成されるものと解される。
他方、請求項14が引用する請求項1には、『前記ゲート接点を形成することは、前記窒化物ベース層の直接上で、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁の直接上で、前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することからなる』と記載されており、当該記載からは、ゲートリセス及びゲート接点は窒化物ベース層の上に形成されるものと解される。
上記のとおり、請求項14の記載と、当該請求項が引用する請求項1の記載が整合していないために、ゲートリセス及びゲート接点がキャップ層の上に形成されるのか窒化物ベース層の上に形成されるのかが不明であり、請求項14に係る発明を明確に把握することができない。
請求項14を引用する請求項15についても上記と同様である。
よって、請求項14-15に係る発明は明確でない。

……(中略)……

引 用 文 献 等 一 覧
1.特開2004-200248号公報
2.特開2002-93819号公報
3.特開平6-120253号公報」

第4 当審の判断
1 進歩性について
(1)引用文献の記載事項
ア 引用文献1の記載事項と引用発明
(ア)引用文献1の記載事項
当審拒絶理由に引用され、本願及び原出願についての優先権の主張の基礎とした出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2004-200248号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている(当審注.下線は、参考のために当審において付したものである。以下において同じ。)。
「【0049】
【発明の実施の形態】
以下、実施例により本発明の実施の形態を説明する。なお、以下の実施例ではIII族窒化物半導体層の成長基板としてc面SiCを用いた例について説明する。
【0050】
(第1の実施例)
図1は、この実施例のHJFETの断面構造を示す。このHJFETは、SiCなどの基板10上に形成される。基板10上には半導体層からなるバッファ層11が形成されている。このバッファ層11上にGaNチャネル層12(図中「GaNチャネル12」と略記。以下、同様。)が形成されている。GaNチャネル層12の上には、AlGaN電子供給層13が形成されている。この電子供給層上にはオーム性接触がとられたソース電極1およびドレイン電極3があり、その間に、ドレイン側にひさし状に張り出したフィールドプレート部5を有しショットキー性接触がとられたゲート電極2が設けられている。電子供給層13の表面はSiN膜21で覆われており、さらにその上層にはSiO_(2)膜22が設けられている。フィールドプレート部5の直下にはこのSiN膜21およびSiO_(2)膜22が設けられている。
【0051】
以下、本実施例に係るHJFETの製造方法について図28?30を参照して説明する。まずSiCからなる基板10上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープAlNからなるバッファ層11(膜厚20nm)、アンドープのGaNチャネル層12(膜厚2μm)、アンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13(膜厚25nm)が積層した半導体層構造が得られる(図28(a))。
【0052】
次いで、エピタキシャル層構造の一部をGaNチャネル層12が露出するまでエッチング除去することにより、素子間分離メサ(不図示)を形成する。続いてAlGaN電子供給層13上に、例えばTi/Alなどの金属を蒸着することにより、ソース電極1およびドレイン電極3を形成し、650℃でアニールを行うことによりオーム性接触を取る(図28(b))。続いてプラズマCVD法等により、SiN膜21(膜厚50nm)を形成する。さらにその上層に、常圧CVD法等により、SiO_(2)膜22(膜厚150nm)を形成する(図29(c))。SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設ける(図29(d))。露出したAlGaN電子供給層13上に、フォトレジスト30を用いてNi/Auなどのゲート金属31を蒸着して、フィールドプレート部5を有するショットキー接触のゲート電極2を形成する(図30(e)、(f))。このようにして図1に示したHJFETを作製する。」
(イ) 引用発明
上記(ア)の引用文献1の記載と当該技術分野における技術常識より、引用文献1には、次の発明(以下「引用発明」という。)が記載されていると認められる。
「SiCからなる基板10上に、基板側から順に、アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13を積層する工程と、
上記AlGaN電子供給層13上にTi/Alなどの金属を蒸着することによりソース電極1およびドレイン電極3を形成し、オーム性接触を取る工程と、
SiN膜21を形成する工程と、
その上層にSiO_(2)膜22を形成する工程と、
上記SiN膜21及び上記SiO_(2)膜22の一部をエッチング除去することによって上記AlGaN電子供給層13の露出する開口部を設ける工程と、
露出した上記AlGaN電子供給層13上にフォトレジストを用いてNi/Auなどのゲート金属31を蒸着して、フィールドプレート部5を有するショットキー接触のゲート電極2を形成する工程と、
を含むHJFETの製造方法。」
イ 引用文献2ないし5の記載事項並びに周知技術1
(ア)引用文献2の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2002-93819号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0013】図1(a)に示すように、GaAs基板上にチャネル層、電子供給層、コンタクト層を順次エピタキシャル成長した基板(以下HEMT基板)1にCVD法により500ÅのSiN膜2及び2000ÅのSiO_(2)膜3を堆積する。次に図1(b)に示すように、電子線レジスト4を基板全面に塗布した後電子線露光を行いで開口パターン5を形成する。次に図1(c)に示すように、形成したレジストパターンをマスクにCF_(4)/O_(2)の混合ガスで反応性イオンエッチングを行いSiO_(2)をエッチングする。この時のSiO_(2)の開口6がゲート長を規定する。またSiO_(2)とSiNの選択比は100程度あるので、エッチングはSiO_(2)をエッチングしたところで停止する。
【0014】次に図1(d)に示すように、H_(3)PO_(4)をエッチング液として用い、SiN膜をエッチングし開口7を形成する。この時H_(3)PO_(4)エッチング液はSiN膜とSiO_(2)膜の選択比は100程度なのでSiO_(2)膜はほとんどエッチングされず、ゲート長はSiO_(2)の開口幅で規定される。次に図1(e)に示すように、クエン酸系のエッチャントでリセス溝8を形成し、図1(f)に示すように、ゲート電極となる金属9を蒸着し、図1(g)に示すように、フッ酸でSiO_(2)をエッチングすることにより不要な金属を除去してリセスゲート構造を形成する。」
(イ)引用文献3の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平6-120253号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0022】先ず、GaAs基板上に順次積層されるバッファ層,チャネル層,電子供給層14,キャップ層15でなるエピタキシャル構造の最上層であるキャップ層15上に、SiO_(2)をCVD法にて膜厚0.1?0.2μmに堆積させて第1絶縁層18を形成し、その上にSiNをCVD法にて膜厚0.1?0.2μmに堆積させて第2絶縁膜19を形成する。次いで、第1,第2絶縁膜18,19をフォトリソグラフィー技術及びエッチング技術を用いて、図6に示すようにパターニングした後、絶縁層が形成されていないキャップ層15表面に、周知の技術を用いてAuGe/Ni構造でなるオーミック金属を形成して、ソース電極22及びドレイン電極23を形成する。なお、上記第1,第2絶縁層18,19は、後述するエッチング時の選択性を満足するものであれば、これらに限定されるものではない。
・・・
【0024】次に、図8に示すように、ネガ型レジスト26の開口部P内のポジ型レジスト25に電子線直描等を用いて、Pよりも幅の狭い開口部Q(?0.2μm)を形成し、これをマスクとして第2絶縁層19を反応性イオンエッチング(RIE)等の異方性ドライエッチングを用いて開口する。
【0025】次に、図9に示すように、ネガ型レジスト26の開口部のポジ型レジスト25を全面露光,現像することにより除去する。この際、ネガ型レジスト26は、ポジ型レジスト25の感光波長を吸収するものが選定されている。なお、ネガ型レジスト26の開口断面形状が逆テーパ状でない場合は、このときの現像時間を調整して、図9に示す点線のようにアンダーカットを入れることにより、後述するリフトオフが容易になる。
【0026】次に、図10に示すように、第2絶縁層19の開口部をマスクとして第1絶縁層18をエッチングする。このエッチングは、バッファフッ酸(HF:NH_(3)F=1:9)等によるウェットエッチングを用い、オーバーエッチング量を調整することにより、後述するリセス16の幅に対応する第1絶縁層の開口幅を調整することができる。」
(ウ)引用文献4の記載事項
本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2002-324800号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0018】(実施形態1)本実施形態1では、半導体装置の製造において、ダマシン法による配線形成技術に本発明を適用した例について説明する。
【0019】図1乃至図9は本発明の実施形態1である半導体装置の製造における配線形成工程を説明するための要部断面図であり、図8は図7の一部を拡大した断面図である。なお、図1乃至図9は後述する溝及び配線の幅方向に沿う断面図である。
【0020】まず、半導体基体として例えば単結晶シリコンからなるp型半導体基板1を準備し、その後、p型半導体基板1の主面(素子形成面)に、素子形成領域を区画するための素子間分離領域を形成する。
【0021】次に、p型半導体基板1の主面の素子形成領域に、バイポーラトランジスタ、MISFET(Metal Insulator Semiconductor Field Effect Transistor)等の半導体素子を形成し、その後、p型半導体基板1の主面上の全面に絶縁層として例えば酸化シリコン膜からなる層間絶縁膜2を形成し、その後、層間絶縁膜2上の全面に、絶縁層として例えばエッチングストッパ膜3及び層間絶縁膜4を順次形成し、その後、層間絶縁膜4の表面をCMP法で平坦化する。層間絶縁膜4としては例えば酸化シリコン膜を用いる。エッチングストッパ膜3としては、層間絶縁膜4及び2に対して選択性を有する膜(選択的にエッチングが可能な膜)、例えば窒化シリコン膜を用いる。ここまでの工程を図1に示す。
【0022】次に、ホトリソグラフィ技術を用いて、層間絶縁膜4上に配線パターンを有するレジストマスクを形成し、その後、前記レジストマスクをエッチングマスクとして使用し、層間絶縁膜4及びエッチングストッパ膜3にドライエッチングを施して互いに隣合う複数の溝5を形成する。
【0023】この工程において、溝5の幅方向に沿う断面形状は、ドライエッチング時のレジストマスクの後退等によって上部がラッパ状に広がった台形状、若しくは底部から上部にかけてテーパー状に広がった台形状になる。従って、溝5の上部の幅5Bは底部の幅5Aよりも広くなる。また、隣合う溝5間における上部のスペース幅4Bは底部におけるスペース幅4Aよりも狭くなる。これらの寸法差は、溝5のアスペクト比の増大と共に顕著になる。ここまでの工程を図2に示す。」
(エ)引用文献5の記載事項
本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2005-136097号公報(以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。
「【0003】
図9は、従来の高アスペクト比の微細コンタクトホール形成方法を示す工程断面図である。まず、図9(a)に示すように、シリコン基板101上の所定の領域に拡散層102が形成される。次に、シリコン基板101上にエッチング停止膜となるシリコン窒化膜103が形成された後、全面にシリコン酸化膜からなる層間絶縁膜104が形成され、フォトリソグラフィーにより層間絶縁膜104上にホールパターンを有するレジスト膜105を形成する。この後、図9(b)に示すように、レジスト膜105をマスクとして層間絶縁膜104のドライエッチングを行う。この時、コンタクトホールのエッチング形状は、コンタクトホール下部ほどコンタクト径の小さくなるテーパー形状となるのが一般的である。次に、図9(c)に示すように、アッシング、洗浄を行った後、エッチング停止膜であるシリコン窒化膜103をエッチングし、拡散層102へのコンタクトホールを形成する。」
(オ)周知技術1
上記(ア)ないし(エ)より、「積層された複数の膜をエッチングして開口を設ける際に、初めに下層の膜をエッチングストッパとして上層の膜をエッチングし、その後に下層の膜を異なる方法でエッチングすること」は、引用文献2ないし5にみられるように、本願の優先日の前に当該技術分野において周知の技術と認められる(以下、当該周知の技術を「周知技術1」という)。
ウ 引用文献6及び7の記載事項並びに周知技術2
(ア)引用文献6の記載事項
本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2004-221325号公報(以下「引用文献6」という。)には、図面とともに、次の事項が記載されている。
「【0001】
【発明の属する技術分野】
本発明は、化合物半導体装置に係り、特に、窒化ガリウム(GaN)を用いたFET構造を有する化合物半導体装置及びその製造方法に関する。
・・・
【0017】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による化合物半導体装置及びその製造方法について図1乃至図7を用いて説明する。図1は本実施形態による化合物半導体装置の構造を示す断面図、図2は本実施形態による化合物半導体装置のゲート電極の形状を示す拡大断面図、図3はn-GaNキャップ層上にSiN保護層を形成した化合物半導体装置の構造を示す断面図、図4乃至図7は本実施形態による化合物半導体装置の製造方法を示す工程断面図である。
【0018】
まず、本実施形態による化合物半導体装置の構造について図1及び図2を用いて説明する。
・・・
【0021】
ソース電極20とドレイン電極との間のn-GaNキャップ層18上には、窒素(N)含有率20%以下のSiNよりなる第1の保護層24が形成されている。第1の保護層24には、n-GaNキャップ層18に達する開口部25が形成されており、開口部25を介してn-GaNキャップ層18上に、Au/Niよりなるゲート電極26がショットキー接合され、第1の保護層24上に延在するように形成されている。ゲート電極26が埋め込まれた開口部25の幅は、図2に示すように、第1の保護層24表面側からn-GaNキャップ層18表面側に向かって徐々に狭くなっている。すなわち、ゲート電極26に接する第1の保護層24の側部が順テーパ形状を有している。
・・・
【0035】
これに対し、本実施形態による化合物半導体装置では、ゲート電極26が埋め込まれた開口部25の幅が、図2に示すように、第1の保護層24表面側からn-GaNキャップ層18表面側に向かって徐々に狭くなっているため、n-GaNキャップ層18にショットキー接合するゲート電極26の角部近傍での電界集中が緩和されている。したがって、電界集中による耐圧の低下も抑制されている。
・・・
【0037】
次に、本実施形態による化合物半導体装置の製造方法について図4乃至図7を用いて説明する。
・・・
【0038】
まず、SiC基板10上に、例えばMOCVD(Metal Organic Chemical Vapor Deposition)法により、例えば膜厚1μmのアンドープのi-GaNバッファ層12を形成する。
【0039】
次いで、i-GaNバッファ層12上に、例えばMOCVD法により、例えば膜厚3nmのアンドープのi-AlGaNスペーサ層14を形成する。
【0040】
次いで、i-AlGaNスペーサ層14上に、例えばMOCVD法により、例えばSiのドーピング濃度2×10^(18)cm^(-3)、膜厚25nmのn-AlGaN電子供給層16を形成する。
【0041】
次いで、n-AlGaN電子供給層16上に、例えばMOCVD法により、例えばSiのドーピング濃度5×10^(18)cm^(-3)、膜厚5nmのn-GaNキャップ層18を形成する。なお、n-GaNキャップ層18の膜厚は5nmに限定されるものではなく、n-GaNキャップ層18の膜厚は、例えば10nm以下の膜厚とすることができる。
【0042】
こうして、SiC基板10上に、i-GaNバッファ層12と、i-AlGaNスペーサ層14と、n-AlGaN電子供給層16と、n-GaNキャップ層18とが順次積層される(図4(a)を参照)。
【0043】
次いで、n-GaNキャップ層18上の所定領域に、例えば真空蒸着法によりAu/Tiを蒸着し、Au/Ti膜を形成する。次いで、Au/Ti膜をパターニングし、Au/Tiよりなるソース電極20及びドレイン電極22を形成する。
【0044】
次いで、イオン注入法により素子分離領域(図示せず)を形成し、HEMT素子間を分離する。
【0045】
次いで、全面に、例えばプラズマCVD法により、N含有率が20%よりも小さいSiN膜39を形成する(図4(b)を参照)。第1の保護層24の膜厚は、例えば10nm?200nmの範囲内のものとすることができる。
【0046】
次いで、マスクを用いたエッチングにより、全面に形成されたSiN膜38ののうち、ソース電極20とドレイン電極22との間のn-GaNキャップ層18上に形成された以外の部分を除去する(図4(c)を参照)。こうして、ソース電極20とドレイン電極22との間のn-GaNキャップ層18上に、N含有率が20%よりも小さいSiN膜38よりなる第1の保護層24が形成される。
【0047】
次いで、全面に、例えばスピンコート法によりファインゲート用のレジストを塗布し、レジスト膜40を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜40をパターニングすることにより、ソース電極20とドレイン電極との間の第1の保護層24に達する開口部42をレジスト膜40に形成する(図5(a)を参照)。
【0048】
次いで、開口部42が形成されたレジスト膜40をマスクとして、例えば六フッ化硫黄(SF_(6))を用いたドライエッチングを行い、第1の保護層24にn-GaNキャップ層18に達する開口部25を形成する(図5(b)を参照)。このとき、例えば、SF_(6)を用いたドライエッチングを、300オングストローム/min以下のエッチングレートの等方性エッチングでn-GaNキャップ層18に達するまで行う。ドライエッチングの後、HF系のエッチング液により100オングストローム程度のエッチング量でサイドエッチングを行う。こうすることにより、開口部25に露出し、ゲート電極に接することとなる第1の保護層24の側部が順テーパ形状を有するように形成することができる。
【0049】
第1の保護層24に開口部25を形成した後、マスクとして用いたレジスト膜40を除去する。
【0050】
次いで、全面に、例えばスピンコート法によりレジストを塗布し、レジスト膜46を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜46をパターニングすることにより、第1の保護層24の開口部25が形成された領域を含み、開口部25よりも幅広の領域を露出する開口部48をレジスト膜46に形成する。
【0051】
次いで、全面に、例えば真空蒸着法によりAu/Niを蒸着し、Au/Ni膜50を形成する(図6(a)を参照)。続いて、レジスト膜46を除去することにより不要なAu/Ni膜50をリフトオフする。こうして、第1の保護層24よりも高い部分が第1の保護層24側にオーバーハングした形状を有するAu/Niよりなるゲート電極26が形成される(図6(b)を参照)。」
(イ)引用文献7の記載事項
本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第2005/059983号(以下「引用文献7」という。)には、図面とともに、次の事項が記載されている(当審注.訳は、引用文献7の公表公報である特表2007-516615号公報の記載に基づいて当審で作成したもの。)。
a「FIGS. 1 A and IB illustrate a semiconductor device 10 that includes a gallium nitride material region 12 according to one embodiment of the invention. In the illustrative embodiment, device 10 is a field effect transistor (FET) that includes a source electrode 14, a drain electrode 16 and a gate electrode 18 formed on the gallium nitride material region. The gallium nitride material region is formed on a substrate 20 and, as shown, a transition layer 22 may be formed between the substrate and the gallium nitride material region. The device includes an electrode-defining layer 24 which, as shown, is a passivating layer that protects and passivates the surface of the gallium nitride material region. A via 26 is formed within layer 24 in which the gate electrode is, in part, formed. As described further below, the shape and dimensions of the via and, thus the gate electrode, can be controlled to improve properties of the device.」(5ページ19行ないし30行)
(訳:図1Aおよび1Bは、本発明の一態様に従って窒化ガリウム材料領域12を包含する半導体デバイス10を例示している。該例示的態様において、デバイス10は、窒化ガリウム材料領域上に形成されたソース電極14、ドレイン電極16およびゲート電極18を包含する電界効果トランジスタ(FET)である。窒化ガリウム材料領域は基材20上に形成されており、図示しているように、遷移層22が基材と窒化ガリウム材料領域の間に形成されていてもよい。該デバイスは、図示しているように、窒化ガリウム材料領域の表面を保護し不動態化する不動態化層である電極規定層24を包含する。ビア26は層24内に形成され、その中にゲート電極が部分的に形成される。さらに以下に記載するように、ビア、したがってゲート電極の形状および寸法を制御すると、デバイスの性質を改善することができる。)
b「Suitable compositions for electrode-defining layer 24 include, but are not limited to, nitride-based compounds (e.g., silicon nitride compounds), oxide-based compounds (e.g., silicon oxide compounds), polyimides, other dielectric materials, or combinations of these compositions (e.g., silicon oxide and silicon nitride). In some cases, it may be preferable for the electrode-defining layer to be a silicon nitride compound (e.g., Si_(3)N_(4)) or non-stoichiometric silicon nitride compounds. It should be understood that these compositions are suitable when the electrode-defining layer functions as a passivating layer (as shown in FIGS. 1 A and 1 B) and also when the electrode-defining layer does not function as a passivating layer.」(7ページ8行ないし16行)
(訳:電極規定層24に適した組成物としては、窒化物に基づく化合物(例えば窒化ケイ素化合物)、酸化物に基づく化合物(例えば酸化ケイ素化合物)、ポリイミド、他の誘電体材料、またはこれらの組成物の組合わせ(例えば酸化ケイ素と窒化ケイ素)が挙げられるが、これに限定されない。いくつかの場合において、電極規定層は、窒化ケイ素化合物(例えばSi_(3)N_(4))または非化学量論的な窒化ケイ素化合物であることが好ましい可能性がある。これらの化合物は、電極規定層が不動態化層として機能する場合(図1Aおよび1Bに図示しているように)、および同様に電極規定層が不動態化層として機能しない場合に、適していることを理解すべきである。)
c「In the illustrative embodiment of FIGS. 1A and IB, gate length (a) is smaller than cross-sectional dimension at the top of the via (b). Via 26 (and, thus, gate electrode 18) also has a larger cross-sectional area at the top of the via than a cross- sectional area at the bottom of the via. As shown, the cross-sectional area of the via (and, thus gate electrode) decreases from the top of the via to the bottom of the via. It may be preferable for sidewalls 28 to have a straight (uncurved) slope. In some cases, it may be preferable for sidewalls 28 to have a curved slope. In some cases when the sidewalls have a curved slope, the sidewalls may have a concave-up shape in relation to gallium nitride material region 12 as shown. As described further below, the electrode-defining layer etching step may be controlled to provide the desired gate profile.」(9ページ5行ないし15行)
(訳:図1Aおよび1Bの例示的態様において、ビア上部における断面寸法(b)はゲート長さ(a)より小さい。ビア26(および、したがって、ゲート電極18)はまた、ビア底部における横断面積より大きなビア上部における横断面積を有する。図示しているように、ビア(および、したがってゲート電極)の横断面積は、ビアの上部からビアの底部に向けて小さくなる。側壁28はまっすぐな(湾曲していない)傾斜を有することが好ましい可能性がある。いくつかの場合において、側壁28は湾曲した傾斜を有することが好ましい可能性がある。側壁が湾曲した傾斜を有するいくつかの場合において、側壁は、図示しているように窒化ガリウム材料領域12に関して上に凹型の形状を有することができる。以下にさらに記載するように、電極規定層のエッチング段階を制御して、望ましいゲート縦断面を提供することができる。)
d「FIGS. 6-11 show cross-sections of the resulting semiconductor structure after different processing steps according to one illustrative method of the present invention. Though FIGS. 6-11 show the production of a FET according to one method of the invention, it should also be understood that other devices of the invention may be produced using similar method steps.
FIG. 6 shows a cross-section of the structure after deposition of gallium nitride material region 12 and transition layer 22 on substrate 20 and deposition of source and drain electrodes 14 and 16.
・・・
FIG. 7 shows a cross-section of the semiconductor structure after the deposition of electrode-defining layer 24. As shown, electrode-defining layer 24 covers gallium nitride material region 12 conformally. The electrode-defining layer may be deposited using any suitable technique. The technique used, in part, depends on the composition of the electrode-defining layer. Suitable techniques include, but are not limited to CVD, PECVD, LP-CVD, ECR-CVD, ICP-CVD, evaporation and sputtering. When the electrode-defining layer is formed of a silicon nitride material, it may be preferable to use PECVD to deposit the layer.
・・・
FIG. 9 illustrates a cross-section of the structure after the photoresist layer 34a has been stripped and a second photoresist layer 34b has been patterned.
FIG. 10 illustrates a cross-section of the semiconductor structure after photoresist layer 34b has been stripped and after electrode-defining layer 24 has been etched. This etching step forms via 26. A plasma etching technique is preferably used to form the via with controlled dimensions. It has been discovered that certain conventional wet chemical etching techniques do not sufficiently control the critical via dimensions. In some methods, a high density plasma technique (e.g., ICP or ECR) is used to generate the plasma. In other methods, RIE or CAIBE techniques may be used. Suitable gases that may be ionized to form the plasma include fluorinated hydrocarbons, fluorinated sulfur-based gases, oxygen and argon. Prior to initiation of the etch, an oxygen-based or argon-based plasma treatment may be used to remove any residual hydrocarbon species on the surface of the electrode-defining layer.
Etching conditions may be controlled to form via 26 with the desired dimensions and profile, as described above. One important processing parameter is the pressure conditions in the plasma which largely determines the mean free path of the plasma species and, consequently, controls the directionality of the etching. The directionality, or anisotropy, of the etching controls the profile of the via, angle Y, and angle Z, amongst other via dimensions (e.g., a, b). It has been discovered that suitable pressure conditions for producing a via having angles Y and Z may be between about 1-100 mTorr.
・・・
FIG. 11 illustrates a cross-section of the semiconductor structure after the gate electrode and interconnect patterning and deposition steps. The patterning step is controlled to provide the desired source electrode side overhang distance (d) and drain electrode side overhang distance (e). Conventional patterning and deposition steps may be used. The gate and interconnects 38 may be patterned and deposited in separate steps or the same step.
FIG. 12 illustrates a cross-section of the semiconductor structure after deposition of an encapsulation layer 52.」(17ページ30行ないし18ページ6行、19ページ15行ないし22行、20ページ14行ないし21ページ4行、及び22ページ4行ないし11行)
(訳:図6?11は、本発明の例示的な一方法に従って異なる処理段階後に得られる半導体構造体の横断面図を示している。図6?11は本発明の一方法に従ったFETの生産を示しているが、本発明の他のデバイスを同様の方法の段階を用いて生産することができることも、理解すべきである。
図6は、基材20上に窒化ガリウム材料領域12と遷移層22を付着させ、ソース電極14とドレイン電極16を付着させた後の構造体の横断面図を示している。
・・・
図7は、電極規定層24の付着後の半導体構造体の横断面図を示している。図示するように、電極規定層24は、窒化ガリウム材料領域12を相似的に覆っている。電極規定層は、任意の適した技術を用いて付着させることができる。用いる技術は、部分的に、電極規定層の組成に依存する。適した技術としては、CVD、PECVD、LP-CVD、ECR-CVD、ICP-CVD、蒸発およびスパッタリングが挙げられるが、これに限定されない。電極規定層が窒化ケイ素材料から形成される場合、PECVDを用いて層を付着させることが好ましい可能性がある。
・・・
図9は、フォトレジスト層34aを剥離し、第2のフォトレジスト層34bをパターニングした後の構造体の横断面を例示している。
図10は、フォトレジスト層34bを剥離し、電極規定層24をエッチングした後の、半導体構造体の横断面を例示している。エッチング段階によりビア26が形成する。プラズマエッチング技術を用いて、制御された寸法を伴うビアを形成することが好ましい。ある種の従来の湿潤化学的エッチング技術では、ビアの限界寸法が十分に制御されないことが見いだされている。いくつかの方法では、高密度プラズマ技術(例えばICPまたはECR)を用いてプラズマを発生させる。他の方法では、RIEまたはCAIBE技術を用いることができる。イオン化してプラズマを形成することができる適切なガスとしては、フッ素化炭化水素、フッ素化してあり硫黄に基づくガス、酸素、およびアルゴンが挙げられる。エッチング開始前に、酸素に基づくプラズマまたはアルゴンに基づくプラズマでの処理を用いて、電極規定層の表面上のあらゆる残留炭化水素種を除去することができる。
エッチング条件を制御して、上記のように望ましい寸法および縦断面を伴うビア26を形成することができる。重要な処理パラメーターの一つはプラズマにおける圧力条件であり、これは、プラズマ種の平均自由行程を主として決定し、その結果として、エッチングの方向性を制御する。エッチングの方向性すなわち異方性は、ビアの他の寸法(例えば、a、b)のなかでも、ビアの縦断面、角度Y、角度Zを制御する。角度YおよびZを有するビアを生産するのに適した圧力条件は、約1?100mTorrであることができることが、見いだされている。
・・・
図11は、ゲート電極およびインターコネクトのパターニング段階および付着段階後の半導体構造体の横断面を例示している。パターニング段階を制御して、望ましいソース電極側張出距離(d)とドレイン電極側張出距離(e)を提供する。従来のパターニング段階および付着段階を用いてもよい。ゲートおよびインターコネクト38は、別個の段階または同じ段階でパターニングし付着させることができる。
図12は、封入層52の付着後の半導体構造体の横断面を例示している。)
(ウ)周知技術2
上記(ア)及び(イ)より、「III族窒化物半導体装置の製造において、III族窒化物半導体層の上に形成された窒化シリコン等の絶縁層をエッチングしてゲート電極を形成するための開口部を設ける際に、III族窒化物半導体層に接する側が狭くなるようにエッチングを行うこと」は、引用文献6及び7にみられるように、本願の優先日の前に当該技術分野において周知の技術と認められる(以下、当該周知の技術を「周知技術2」という)。

(2)本願発明1と引用発明との対比
ア 本願発明1と引用発明とを対比する。
(ア)引用発明における「SiCからなる基板10」は、本願発明1における「基板」に相当するといえる。
また、引用発明における「アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13」は、窒化物からなる層であるから、これら全てを併せたものが、本願発明1における「窒化物ベース層」に相当するといえる。
そうすると、引用発明における「SiCからなる基板10上に、基板側から順に、アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13を積層する工程」は、本願発明1における「基板上に窒化物ベース層を形成すること」に相当するといえる。
(イ)上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図28]ないし[図30]の記載より、引用発明における「ソース電極1」及び「ドレイン電極3」は「離隔された」ものであるといえる。
また、引用発明における「ソース電極1」及び「ドレイン電極3」は、「オーム性接触を取る」ためのものであり、電極であるから、「接点」であるといえる。
そうすると、引用発明における「ソース電極1」及び「ドレイン電極3」は、本願発明における「離隔された接点」に相当するといえ、引用発明における「上記AlGaN電子供給層13上にTi/Alなどの金属を蒸着することによりソース電極1およびドレイン電極3を形成し、オーム性接触を取る工程」は、本願発明1における「前記窒化物ベース層上に離隔された接点を形成すること」に相当するといえる。
(ウ)上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図29]の記載より、引用発明における「SiN膜21を形成する工程」においては、「AlGaN電子供給層13」、「ソース電極1」及び「ドレイン電極3」の上に「SiN膜21」を形成するものと認められる。
また、引用発明における「SiN膜21」と本願発明1における「エッチストップ層」は、「層」である点において共通するといえ(以下では当該「層」を「層A」という)、引用発明における「SiN膜21」は、後述する相違点に係る構成を除き、本願発明1における「エッチストップ層」に相当するといえる。
そうすると、引用発明における「SiN膜21を形成する工程」と本願発明1における「前記窒化物ベース層上と前記離隔された接点上とにエッチストップ層を形成すること」とは、後述する相違点1において相違し、「前記窒化物ベース層上と前記離隔された接点上とに層Aを形成する」点において共通するといえる。
(エ)上記(1)ア(ア)の引用文献1(段落[0052])及び引用文献1の[図29]の記載より、引用発明における「その上層にSiO_(2)膜22を形成する工程」においては、「SiN膜21」の上に「SiO_(2)膜22」を形成するものと認められる。
また、引用発明における「SiN膜21」と「SiO_(2)膜22」とは、「異なる」ものであるといえる。
また、当該技術分野における技術常識より、引用発明における「SiO_(2)膜22」は「誘電体層」であるといえる。
そうすると、引用発明における「SiO_(2)膜22」は、本願発明1における「誘電体層」に相当するといえ、引用発明における「その上層にSiO_(2)膜22を形成する工程」と本願発明1における「前記窒化物ベース層上と前記離隔させた接点上とにある前記エッチストップ層上に、前記エッチストップ層とは異なる誘電体層を形成すること」とは、後述する相違点1において相違し、「前記窒化物ベース層上と前記離隔させた接点上とにある前記層A上に、前記層Aとは異なる誘電体層を形成すること」である点において共通するといえる。
(オ)上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図29]の記載より、引用発明における「上記SiN膜21及び上記SiO_(2)膜22の一部をエッチング除去することによって上記AlGaN電子供給層13の露出する開口部を設ける工程」においては、「SiN膜21」及び「上記SiO_(2)膜22」を「選択的に」エッチングしているものと認められる。
また、上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図29]の記載より、引用発明における「上記SiN膜21及び上記SiO_(2)膜22の一部をエッチング除去することによって上記AlGaN電子供給層13の露出する開口部を設ける工程」においては、「アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13」の「部分」が露出しているものと認められる。
また、上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図29]の記載並びに当該技術分野における技術常識より、引用発明における「上記SiN膜21及び上記SiO_(2)膜22の一部をエッチング除去することによって上記AlGaN電子供給層13の露出する開口部を設ける工程」においては、まず「SiO_(2)膜22」を貫通して「SiN膜21」にまで広がる開口部が形成されたのちに、「SiN膜21」を貫通して「AlGaN電子供給層13」を露出する開口部が形成されるものと認められ、上記「『SiO_(2)膜22』を貫通して『SiN膜21』にまで広がる開口部」は、本願発明1における「ゲートリセス」に相当するといえる。
そうすると、引用発明における「上記SiN膜21及び上記SiO_(2)膜22の一部をエッチング除去することによって上記AlGaN電子供給層13の露出する開口部を設ける工程」と、本願発明1における「前記離隔された接点の間の前記誘電体層を前記エッチストップ層まで選択的にエッチングして、前記誘電体層を貫通して前記エッチストップ層まで広がるゲートリセスを形成すること、前記ゲートリセス内の前記エッチストップ層を前記窒化物ベース層まで選択的にエッチングして、前記窒化物ベース層の部分であって、前記ゲートリセスより狭い部分を露出すること」とは、下記相違点1及び2において相違し、「前記離隔された接点の間の前記誘電体層を選択的にエッチングして、前記誘電体層を貫通して前記層Aまで広がるゲートリセスを形成すること、前記ゲートリセス内の前記層Aを前記窒化物ベース層まで選択的にエッチングして、前記窒化物ベース層の部分を露出すること」である点において共通するといえる。
(カ)引用発明における「ゲート電極2」は、本願発明1における「ゲート接点」に相当するといえる。
また、上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図30]の記載より、引用発明における「露出した上記AlGaN電子供給層13上にフォトレジストを用いてNi/Auなどのゲート金属31を蒸着して、フィールドプレート部5を有するショットキー接触のゲート電極2を形成する工程」においては、「ゲート電極2」が、「AlGaN電子供給層13」の直接上、「SiN膜21」の側壁上、「『SiO_(2)膜22』を貫通して『SiN膜21』にまで広がる開口部」内の「SiO_(2)膜22」の直接上、及び「『SiO_(2)膜22』を貫通して『SiN膜21』にまで広がる開口部」外の「SiO_(2)膜22」の直接上に形成されるものと認められる。
また、上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図30]の記載より、引用発明における「ゲート電極2」は単一層であると認められる。
また、上記(1)ア(ア)の引用文献1の記載(段落[0052])及び引用文献1の[図30]の記載より、引用発明における「ゲート電極2」は「ドレイン電極3」に向かって延びるものと認められる。
そうすると、引用発明における「露出した上記AlGaN電子供給層13上にフォトレジストを用いてNi/Auなどのゲート金属31を蒸着して、フィールドプレート部5を有するショットキー接触のゲート電極2を形成する工程」と本願発明1における「前記窒化物ベース層の前記部分の直接上と、前記エッチストップ層の側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成すること」とは、「前記窒化物ベース層の前記部分の直接上と、前記層Aの側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成すること」である点において共通するといえる。
(キ)引用発明における「HJFET」は「アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13」を含むものであるから、「III窒化物ベースのトランジスタ」であるといえる。
そうすると、本願発明1と引用発明とは、「III窒化物ベースのトランジスタを製造する方法」である点において共通するといえる。
イ 以上から、本願発明1と引用発明とは、下記(ア)の点で一致し、下記(イ)の点で相違すると認める。
(ア)一致点
「III窒化物ベースのトランジスタを製造する方法であって、
基板上に窒化物ベース層を形成すること、
前記窒化物ベース層上に離隔された接点を形成すること、
前記窒化物ベース層上と前記離隔された接点上とに層Aを形成すること、
前記窒化物ベース層上と前記離隔させた接点上とにある前記層A上に、前記層Aとは異なる誘電体層を形成すること、
前記離隔された接点の間の前記誘電体層を選択的にエッチングして、前記誘電体層を貫通して前記層Aまで広がるゲートリセスを形成すること、
前記ゲートリセス内の前記層Aを前記窒化物ベース層まで選択的にエッチングして、前記窒化物ベース層の部分を露出すること、および
前記窒化物ベース層の前記部分の直接上と、前記層Aの側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することを含むことを特徴とする方法。」
(イ)相違点
・相違点1
本願発明1では、「層A」が「エッチストップ層」であり、「誘電体層」を貫通して「層A」まで広がるゲートリセスを形成する際に「誘電体層」を当該「エッチストップ層」までエッチングするのに対し、引用発明では、「層A」(SiN膜21)が「エッチストップ層」であるとは特定しておらず、「誘電体層」(SiO_(2)膜22)を貫通して「層A」(SiN膜21)まで広がるゲートリセスを形成する際に「誘電体層」(SiO_(2)膜22)を「層A」(SiN膜21)までエッチングするとは特定していない点。
・相違点2
本願発明1では、ゲートリセス内の「層A」(エッチストップ層)を「窒化物ベース層」まで選択的にエッチングして「窒化物ベース層」の部分を露出する際に、「窒化物ベース層」の「ゲートリセスより狭い部分」を露出するのに対し、引用発明では、ゲートリセス内の「層A」(SiN膜21)を「窒化物ベース層」(アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13)まで選択的にエッチングして「窒化物ベース層」(アンドープAlNからなるバッファ層11、アンドープのGaNチャネル層12、及びアンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13)の部分を露出する際に、「ゲートリセスより狭い部分」を露出するとは特定していない点。

(3)相違点についての検討
ア 相違点1について
(ア)上記(1)イ(オ)のとおり、「積層された複数の膜をエッチングして開口を設ける際に、初めに下層の膜をエッチングストッパとして上層の膜をエッチングし、その後に下層の膜を異なる方法でエッチングすること」(周知技術1)は、本願の優先日前に当該技術分野において周知の技術であった。
(イ)また、引用発明に対して周知技術1を適用することを阻害する要因を見いだすことはできない。
(ウ)したがって、引用発明において、積層された「SiN膜21」及び「SiO_(2)膜22」の一部をエッチング除去することによって開口部を設ける際に、上記周知技術1を適用し、初めに下層の「SiN膜21」をエッチングストッパとして上層の「SiO_(2)膜22」をエッチングし、その後に「SiN膜21」を異なる方法でエッチングすることにより、相違点1に係る構成とすることは、当業者であれば適宜なし得たことである。
イ 相違点2について
(ア)上記(1)ウ(ウ)のとおり、「III族窒化物半導体装置の製造において、III族窒化物半導体層の上に形成された窒化シリコン等の絶縁層をエッチングしてゲート電極を形成するための開口部を設ける際に、III族窒化物半導体層に接する側が狭くなるようにエッチングを行うこと」(周知技術2)は、本願の優先日前に当該技術分野において周知の技術であった。
(イ)したがって、III族窒化物半導体装置の製造に係る発明である引用発明において、「SiN膜21」及び「SiO_(2)膜22」にゲート電極を形成するための開口部を設ける際に、上記周知技術2を適用し、III族窒化物半導体層(AlGaN電子供給層13)に接する側が狭くなるようにエッチングを行い、相違点2に係る構成とすることは、当業者であれば容易になし得たことである。
(ウ)なお、引用発明は「SiN膜21」と、その上層に形成された「SiO_(2)膜22」をエッチングするものであるのに対し、周知技術2は「窒化シリコン等の絶縁層」をエッチングするものであり、エッチングの対象が相違するものの、上記(1)イ(ウ)の引用文献4の記載(段落[0023])及び引用文献4の[図2]の記載、並びに上記(1)イ(エ)の引用文献5の記載(段落[0003])及び引用文献5の図9の記載より、SiN膜及び当該SiN膜の上層に形成されたSiO_(2)膜をエッチングすることにより下部にむかってすぼんだ形状の開口部を設けることは本願の優先日前に普通に行われていたことであると認められるから、引用発明に対して周知技術2を適用することを阻害する要因があったとは認められない。

(4)本願発明の作用効果について
相違点1及び2を総合的に勘案しても、本願発明1の奏する作用効果は、引用発明並びに周知技術1及び2の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

(5)進歩性についてのまとめ
以上のとおり、本願発明1は、引用発明並びに周知技術1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。

2 明確性について
(1)本願発明7について
本願の請求項7に係る発明(本願発明7)はキャップ層をエッチングする構成を含んでいないから、キャップ層の下の窒化物ベース層は露出しないものと解される。他方、請求項7が引用する請求項1には、「前記窒化物ベース層の前記部分の直接上と、前記エッチストップ層の側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成することを含む」と記載されており、当該記載からは、ゲートリセス及びゲート接点は窒化物ベース層の直接上に形成されるものと解される。
上記のとおり、請求項7の記載と、当該請求項が引用する請求項1の記載が整合していないために、ゲートリセス及びゲート接点がキャップ層の上に形成されるのか窒化物ベース層の上に形成されるのかが不明であり、本願発明7を明確に把握することができない。
よって、本願発明7は明確でないから、本願の特許請求の範囲の記載は、特許法第36条第6項第2号に規定する要件を満たしていない。

(2)本願発明11について
本願の請求項11に「前記ゲート接点を形成することは、前記キャップ層の直接上にあり、前記ゲートリセス内の前記エッチストップ層と前記誘電体層のそれぞれの側壁の直接上にあり、前記誘電体層上を前記離隔された接点に向かって延びるゲート接点を形成することを含む」と記載されており、当該記載からは、ゲートリセス及びゲート接点はキャップ層の上に形成されるものと解される。
他方、請求項11が引用する請求項1には、「前記窒化物ベース層の前記部分の直接上と、前記エッチストップ層の側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成する」と記載されており、当該記載からは、ゲートリセス及びゲート接点は窒化物ベース層の上に形成されるものと解される。
上記のとおり、請求項11の記載と、当該請求項が引用する請求項1の記載が整合していないために、ゲートリセス及びゲート接点がキャップ層の上に形成されるのか窒化物ベース層の上に形成されるのかが不明であり、請求項11に係る発明(本願発明11)を明確に把握することができない。
よって、本願発明11は明確でないから、本願の特許請求の範囲の記載は、特許法第36条第6項第2号に規定する要件を満たしていない。

(3)本願発明13について
本願の請求項13に「前記ゲートリセス内にゲート接点を形成することは、前記ゲートリセス内の前記絶縁層上にゲート接点を形成することを含む」と記載されており、当該記載からは、ゲートリセス及びゲート接点は絶縁層上に形成されるものと解される。
他方、請求項13が引用する請求項1には、「前記窒化物ベース層の前記部分の直接上と、前記エッチストップ層の側壁上と、前記ゲートリセス内の前記誘電体層の直接上と、前記ゲートリセス外の前記誘電体層の直接上を、前記離隔された接点に向かって延びる単一層を含むゲート接点を形成する」と記載されており、当該記載からは、ゲートリセス及びゲート接点は窒化物ベース層の上に形成されるものと解される。
上記のとおり、請求項13の記載と、当該請求項が引用する請求項1の記載が整合していないために、ゲートリセス及びゲート接点が絶縁層の上に形成されるのか窒化物ベース層の上に形成されるのかが不明であり、請求項13に係る発明(本願発明13)を明確に把握することができない。
よって、本願発明13は明確でないから、本願の特許請求の範囲の記載は、特許法第36条第6項第2号に規定する要件を満たしていない。

第5 むすび
以上のとおり、本願発明1は、引用発明並びに周知技術1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
また、本願発明7、11及び13は明確でないから、本願の特許請求の範囲の記載は、特許法第36条第6項第2号に規定する要件を満たしていない。

したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
 
審理終結日 2016-11-17 
結審通知日 2016-11-18 
審決日 2016-11-29 
出願番号 特願2013-147350(P2013-147350)
審決分類 P 1 8・ 121- WZ (H01L)
P 1 8・ 537- WZ (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也  
特許庁審判長 鈴木 匡明
特許庁審判官 須藤 竜也
小田 浩
発明の名称 窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法  
代理人 特許業務法人浅村特許事務所  

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