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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1328520
審判番号 不服2016-14495  
総通号数 211 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-07-28 
種別 拒絶査定不服の審決 
審判請求日 2016-09-28 
確定日 2017-06-13 
事件の表示 特願2014-192231「半導体素子用エピタキシャル基板の作製方法」拒絶査定不服審判事件〔平成27年 3月 5日出願公開、特開2015- 43437、請求項の数(7)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成21年3月13日を国際出願日(国内優先権主張 平成20年3月24日,以下,左の日を「本願優先日」という。)とする特願2010-505540号の一部を,平成26年9月22日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成26年 9月22日 審査請求
平成27年 8月28日 拒絶理由通知
平成27年10月27日 意見書・手続補正
平成28年 6月24日 拒絶査定(以下,「原査定」という。)
平成28年 9月28日 審判請求・手続補正

第2 原査定の概要
この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
引用文献等一覧
引用文献1 特開2000-223697号公報
引用文献2 F. Medjdoub et al.,"Barrier layer downscaling of InAIN/GaN HEMTs",Device Research Conference, 2007 65th Annual,2007年 6月,p. 109-110
引用文献3 特表2005-509274号公報(周知技術を示す文献)
引用文献4 特開2005-353817号公報(周知技術を示す文献)
引用文献5 国際公開第2006/030014号(周知技術を示す文献)
引用文献6 米国特許出願公開第2007/0018198号明細書(周知技術を示す文献)
引用文献7 S. Keller et al.,"Metalorganic chemical vapor deposition of high mobility AlGaN/GaN heterostructures",Journal of Applied Physics,1999年11月15日,Vol. 86,p. 5850-5857(周知技術を示す文献)
引用文献8 X. L. Wang et al.,"1-mm gate periphery AlGaN/AlN/GaN HEMTs on SiC with output power of 9.39W at 8GHz",SOLID-STATE-ELECTRONICS,2007年,Vol. 51,p. 428-432(周知技術を示す文献)
引用文献9 特開2001-326232号公報
引用文献10 T. Nanjo et al.,"Remarkable Breakdown Voltage Enhancement in AlGaN Channel HEMTs",International Electron Devices Meeting 2007,2007年12月,p. 397-400
引用文献11 特開2006-303259号公報(周知技術を示す文献)

・請求項9?11
・引用文献等1?8
・備考
引用文献1(特に第二の実施例に関する記載を含む全文全図を参照)には,HJFETにおいて,「チャネル層22」(本願発明の「チャネル層」に相当)の材料に「GaN」を用い,「ゲート絶縁層23」(本願発明の「障壁層」に相当)の材料に「In_(0.1)Al_(0.7)Ga_(0.2)N」を用いる発明が,引用文献2(特にAbstract及びFig.2cに関する記載を含む全文全図を参照)には,HEMTを構成するヘテロ接合として「Al_(0.82)In_(0.18)N/GaN」を用い,両層の間にAlN層(本願発明の「スペーサ層」に相当)を挿入する発明が,それぞれ開示されており,これらは本願の請求項9,10に記載された組成比の範囲内に該当するものである。
引用文献1,2には,チャネル層と障壁層の間のヘテロ接合界面の平均粗さの値について明記されてはいないものの,一般にHEMTにおいて,素子特性が界面の粗さによって影響を受けるものであることは,例えば引用文献3(特に段落0007参照),引用文献4(特に段落0006参照),引用文献5(特に4ページ参照),引用文献6(特に段落0048参照),引用文献7(特に5854ページ右欄?5855ページ左欄,図11?12参照)にも例示されるように技術常識であるといえるから,引用文献1,2に記載された発明において,素子特性改善のために,なるべくチャネル層と障壁層の間のヘテロ接合界面の平均粗さが小さくなるようにすることは,当業者が当然配慮すべきことである。そして,「3nm以下」という範囲も,例えば引用文献7(特に図12参照),引用文献8(特に430ページ左欄参照)に例示されるように,普通に用いられる程度のものにすぎない。
また,引用文献1,2で提示された組成比の値そのものでなくとも,その周辺で組成比を調節しながら,所望の素子特性に合うように最適化することは,当業者が通常行う試行錯誤の範囲内である。

・請求項12?13
・引用文献等1?10
・備考
引用文献9(特に段落0007?0013,及び図2参照)には,チャネル層として「Al_(0.1)Ga_(0.9)N」を用いることが,引用文献10(特に「Experimental」欄,及び図1参照)には,チャネル層として「Al_(0.16)Ga_(0.84)N」を用いることが,それぞれ開示されている。

・請求項14?17
・引用文献等1?10
・備考
請求項9?11に関する備考の記載を参照されたい。
なお、下地基板をSiC基板とすることは、例えば引用文献1(特に第五の実施例、図5参照)、引用文献3(特に段落0015参照)、引用文献4(特に段落0032参照)に記載されているように周知技術にすぎない。

・請求項1
・引用文献等1?8
・備考
請求項9?11に関する備考の記載を参照されたい。

・請求項2?8,18
・引用文献等1?8,11
・備考
Inを含む混晶の堆積において,Inのモル分率と温度との間に一定の関係があることは,例えば引用文献11(特に段落0006,及び図7の記載を含む全文全図を参照)にも記載されているように周知である。具体的な関係式は,他の条件等によって異なってくるものの,引用文献1,2に記載された発明においても,個々の条件に応じてInのモル分率と温度との間を求めてそれを用いることは,当業者であれば適宜なし得る範囲内のことである。
また,膜を堆積する際のその他の条件についても,当業者が適宜最適化して決定すべきことである。

第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって,補正前の請求項1は同請求項2に記載された発明特定事項により限定され,同請求項2及び同請求項9ないし同請求項18は削除されたが,当該補正事項は,特許請求の範囲の減縮を目的とするものであり,新規事項を追加するものではない。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1に係る発明は,独立特許要件を満たすものである。
また,審判請求時の補正によって,明細書の「発明の名称」が補正され,段落【0010】,【0016】ないし【0049】が補正されたが,当該補正事項は,新規事項を追加するものではない。

第4 本願発明
本願の請求項1-7に係る発明(以下,それぞれ「本願発明1」-「本願発明7」という。)は,平成28年9月28日付けの手続補正で補正された特許請求の範囲の請求項1-7に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
下地基板の上に,In_(x1)Al_(y1)Ga_(z1)N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と,
前記チャネル層の上に,少なくともInとAlを含む,In_(x2)Al_(y2)Ga_(z2)N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層を,前記チャネル層との間のヘテロ接合界面の平均粗さが3nm以下となるようにエピタキシャル形成する障壁層形成工程と,
を備え,
前記チャネル層を形成する温度T1(℃)を950℃≦T1≦1250℃なる範囲内で定め,
前記障壁層を形成する温度T2(℃)を,前記第2のIII族窒化物におけるInNのモル分率x2に応じて定まる,
800-667・x2(℃)≦T2≦860-667・x2(℃)
かつ,600℃≦T2≦850℃
なる範囲内で定め,
前記第1のIII族窒化物の組成をx1=0,0≦y1<9/34で定まる範囲内から選択するとともに,
前記第2のIII族窒化物の組成を,InN,AlN,GaNを頂点とする三元状態図上において,前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択する,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【数1】(当審注:以下,単に「数1」という。)

【数2】(当審注:以下,単に「数2」という。)

【数3】(当審注:以下,単に「数3」という。)

【数4】(当審注:以下,単に「数4」という。)

【請求項2】
請求項1に記載の半導体素子用エピタキシャル基板の作製方法であって,
前記障壁層形成工程における原料ガス以外の雰囲気ガスを窒素ガスとする,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項3】
請求項1または請求項2に記載の半導体素子用エピタキシャル基板の作製方法であって,
前記チャネル層形成後,前記チャネル層の上に,少なくともAlを含み,前記障壁層よりも大きなバンドギャップエネルギーを有する,In_(x3)Al_(y3)Ga_(z3)N(x3+y3+z3=1)なる組成の第3のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程,
をさらに備え,
前記スペーサ層の上に前記障壁層を形成する,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項4】
請求項3に記載の半導体素子用エピタキシャル基板の作製方法であって,
前記スペーサ層形成工程における前記スペーサ層の形成温度T3(℃)を前記チャネル層の形成温度T1(℃)と同一にする,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項5】
請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって,
前記障壁層形成工程におけるリアクタ内の圧力を1kPa以上30kPa以下とする,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項6】
請求項5に記載の半導体素子用エピタキシャル基板の作製方法であって,
前記障壁層形成工程におけるリアクタ内の圧力を1kPa以上20kPa以下とする,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項7】
請求項1ないし請求項6のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって,
前記障壁層形成工程におけるV/III比を5000以上20000以下とする,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。」

第5 引用文献及び引用発明等
1 引用発明1について
(1)引用文献1
原査定の拒絶の理由に引用された特開2000-223697号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。
ア 「【0001】
【発明の属する技術分野】本発明はヘテロ接合電界効果トランジスタ(Heterojunction Field Effect Transistor; HJFETと略する。)に関し,特に,しきい値電圧の制御性に優れたHJFETに関するものである。」
イ 「【0018】(第一の実施例)図1(a)は本発明によるHJFETの第一の実施例の構造図である。このHJFETの例では,Al_(2)O_(3)基板10に接してアンドープAlN層とアンドープGaN層から成るバッファ層11が形成され,さらにバッファ層11に接してn型GaNチャネル層12が形成されている。さらに,チャネル層12に接して4元系半導体のアンドープのIn_(0.2)Al_(0.3)Ga_(0.5)Nゲート絶縁層13が形成されている。InAlGaNゲート絶縁層13に接してソース電極17S,ドレイン電極17Dが形成され,オーム性接触がとられている。さらに,InAlGaNゲート絶縁層13上にはゲート電極19が形成され,ショットキー性接触がとられている。
【0019】このようなHJFETは以下のようにして作製される。Al_(2)O_(3)基板10上に,例えば,有機金属気相成長(Metal Organic Chemical Vapor Deposition; 「MOCVD」と略する。)法により,下記に示す順および膜厚で順次成長させる。
1)アンドープAlN層11a・・・100nm
2)アンドープGaN層11b・・・1μm
3)n型GaN層(5×10^(17)cm^(-3))12・・・50nm
4)アンドープIn_(0.2)Al_(0.3)Ga_(0.5)N層13・・・30nm
次に,アンドープInAlGaNゲート絶縁層13上には,例えばTi/Al/Ni/Auなどの金属を蒸着し,約900℃でアロイ処理することにより,ソース電極17S,ドレイン電極17Dをそれぞれ形成し,チャネル層12とのオーム性接触をとる。最後に,アンドープInAlGaNゲート絶縁層13上に,例えば,Ni/Auなどの金属を蒸着することにより,ゲート電極19を形成し,ショットキー接触をとる。このようにして,本実施例のHJFETが作製される。
【0020】このようなHJFETのゲート電極19とチャネル層12間における伝導帯エネルギーの概略図を図1(b)に示す。ここで,ゲート絶縁層13を形成するIn0.2Al_(0.3)Ga_(0.5)Nのa軸長は3.24Åと,バッファ層11を形成するGaN(3.19Å)より大きいため,表面から基板に向かう方向にピエゾ電界が発生する。したがって,ゲート電圧が0 Vの時にはチャネル層12が空乏化され,エンハンスメント型となる。また,In_(0.2)Al_(0.3)Ga_(0.5)Nのバンドギャップは3.93eVと,GaN(3.39eV)より大きいため,良好なゲート絶縁層となる。これらの特徴は,x=0.2,y=0.3,z=0において,式(3),式(4)及び式(8)が成り立つことからも明らかである。
【0021】(第二の実施例)図2(a)は本発明による第二の実施例の構造図である。このHJFET構造では,チャネル層22としてアンドープGaNが,ゲート絶縁層23としてn型In_(0.1)Al_(0.7)Ga_(0.2)Nが用いられている点で,第一の実施例と異なっている。」
(2)引用発明1
前記(1)より,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「HJFETの作製方法であって,Al_(2)O_(3)基板上に,MOCVD法により,チャネル層としてアンドープGaN層を,ゲート絶縁層としてn型In_(0.1)Al_(0.7)Ga_(0.2)N層を順次成長させること。」
2 引用発明2について
(1)引用文献2
原査定の拒絶の理由に引用された,F. Medjdoub, et al,"Barrier layer downscaling of InAIN/GaN HEMTs",Device Research Conference, 2007 65th Annual,2007年6月,p.109-110(以下,「引用文献2」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。)
「...First hints concerning the exceptional chemical stability of this heterostructure could be obtained with lattice-matched Al_(0.82)In_(0.18)N/GaN HEMTs with 13nm barrier..
In this study we have investigeted heterojunctions on sapphire with barrier thicknesses between 13nm and 5nm maintaining a high output current density...」(109頁5-14行)
(訳:このヘテロ構造の例外的な化学的安定性に関する最初のヒントは,13nmのバリアを含む格子整合したAl_(0.82)In_(0.18)N/GaN HEMTで得られるかもしれない。・・・本研究では,高出力電流密度を維持する,13nmから5nmまでの厚さのバリアを含む,サファイア基板上のヘテロ接合を調査した。)
(2)引用発明2
前記(1)より,Al_(0.82)In_(0.18)N/GaN HEMTを作製する方法が記載されているに等しいから,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「サファイア基板上にAl_(0.82)In_(0.18)N/GaN HEMTを作製する方法。」
3 技術常識1及び2について
(1)引用文献3
原査定の拒絶の理由に引用された特表2005-509274号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
本発明は,高周波ソリッド・ステート・トランジスタに関し,更に特定すれば,III族窒化物系の高電子移動度トランジスタ(HEMT)に関する。」
イ 「【0006】
図1は,サファイア又は炭化珪素基板12に隣接するGaNバッファ層11と,基板12の反対側でGaNバッファ層11に隣接するAl_(x)Ga_(1-x)N(x≒0.1?0.5)層13を備えている典型的なAlGaN/GaN HEMT10を示す。核生成層14を,基板12及びGaNバッファ層11の間に含ませると,これら2つの層間の格子不整合を低減することができる。また,HEMT10は,ソース,ゲート,及びドレイン・コンタクト15,16,17も含む。Al_(x)Ga_(1-x)NにおけるAl含有量が,圧電電荷(piezoelectric charge)を生じ,GaN層との界面に蓄積して,二次元電子ガス(2DEG)を形成する。Al_(x)Ga_(1-x)N層におけるAl含有量が増大すると,圧電電荷も増大し,その結果HEMTの2DEG及びトランスコンダクタンスも増大するという効果がある。
【0007】
しかしながら,2DEGの移動度は一般に,界面の粗さ,ならびにGaN及びAl_(x)Ga_(1-x)N層11,13間の界面における圧電散乱によって限定される。これは,界面付近のAl_(x)Ga_(1-x)N層13における局在化ランダム性の結果である。」
(2)引用文献4
原査定の拒絶の理由に引用された特開2005-353817号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
本発明は, III族窒化物系化合物半導体の結晶成長によって製造可能な電界効果トランジスタ(各種のFETやHEMT等)の構成とその製造方法に関する。」
イ 「【0005】
しかしながら,上記の様な個々の半導体層(3,4)の各結晶品質を個別に重視する結晶成長条件を採用した場合,確かに各半導体層中の結晶品質は各々高く確保できるが,この様な結晶成長の条件設定によれば,この2層の半導体層(3,4)の界面付近の積層状態が乱れることがある。即ち,この2層間に界面荒れが生じる。これは,この2層間での結晶成長条件の変更に伴って,一旦は半導体層3の上面を形成していた原子が昇華してしまうためだと考えられる。
この様な結晶性の劣化は,キャリアガスなどによるエッチング作用に基づく所が大きい。これらの事情については,例えば次の文献等からも容易に理解することができる。
【0006】
(1)公開特許公報:特開平11-068159
(2)公開特許公報:特開平9-139543
(3)公開特許公報:特開平8-88432
また,この様な界面荒れは,チャネルに平面的に拘束される所謂擬似的な2次元電子ガスを構成するキャリアの移動度を低下させる原因になるので,オン電流の低下を招き,これにより素子特性が劣化する。」
(3)引用文献5
原査定の拒絶の理由に引用された国際公開第2006/030014号(以下,「引用文献5」という。)には,図面とともに,次の記載がある。(訳は対応する国内出願の公表公報である特表2008-512863号公報による。)
「Mobility of charge carriers
From the point of view of production of the material, mobility and the current density per unit surface area of AlGaN/GaN structures will be governed by four preponderant parameters:
- the defect density in the layers,
- the surface roughness (RMS) and the chemical roughness at the AlGaN/GaN interface (alloy disorder in the AlGaN barrier layer)...」(4頁9-17行)
(訳:電荷キャリアの移動度
材料の生産の観点から,AlGaN/GaN構造の移動度と単位表面積当たりの電流密度は,4つの主要パラメータにより支配されることになる。それらは,
-層中の欠陥密度,
-AlGaN/GaN境界面における表面粗さ(RMS)と化学的粗さ(AlGaNバリア層内の合金無秩序))
(4)引用文献6
原査定の拒絶の理由に引用された米国特許出願公開第2007/018198号(以下,「引用文献6」という。)には,図面とともに,次の記載がある。(訳は対応する国内出願の公表公報である特表2009-507362号公報による。)
「[0048] A thin GaN layer in a HEMT device provides further advantages in addition to facilitating control of secondary conductive channels. Reducing the thickness of a GaN layer increases sheet resistance and permits it to more closely conform to the surface of the underlying GaN substrate. Preferably, the substrate is treated with a chemical mechanical polishing (CMP) process (such as disclosed in U.S. Pat. No. 6,488,767) and then cleaned prior to the growth of the first GaN layer. When a CMP process is used on a GaN substrate and a thin GaN layer is grown thereon, the smooth layers and sharp heterojunction interface leads to improved electron mobility and sheet charge confinement of the resulting 2DEG, thus enhancing frequency response and general electrical characteristics of the resulting device. 」
(訳:【0048】HEMTデバイス内の薄いGaN層が,二次導電性チャネルの制御を促進することに加えて,さらなる利点をもたらす。GaN層の厚さを低減することは,シート抵抗を増加させ,かつ,それが,下層のGaN基板の表面に,より密接に構成することを可能にする。好ましくは,基板は,第1のGaN層の成長の前,化学機械研磨(CMP)プロセス(米国特許第6,488,767号明細書に開示されているような)で処理され,次に,クリーニングされる。CMPプロセスがGaN基板上で用いられ,薄いGaN層がその上に成長する場合,滑らかな層およびはっきりした(sharp)ヘテロ接合界面が,結果として生じる2DEGの向上された電子移動度およびシート電荷の閉じ込めをもたらし,したがって,結果として生じるデバイスの周波数応答および一般的な電気的特徴を向上させる)
(5)引用文献7
原査定の拒絶の理由に引用された,S. Keller et al.,"Metalorganic chemical vapor deposition of high mobility AlGaN/GaN heterostructures",Journal of Applied Physics,1999年11月15日,Vol.86,p.5850-5857(以下,「引用文献7」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。)
ア 「In the final part of our study we conducted experiments to investigate the impact of the surface roughness of the base layer (and the interface roughness) on the mobility of the 2DEG...
In Fig.12, the 300K mobirity of the 2DEG formed at the Al_(0.3)Ga_(0.7)N/Ga(In)N interface is plotted versus the rms values derived from the AFM images of the surfaces prior to deposition of the Al_(0.3)Ga_(0.7)N layer...」(5854頁右欄4-31行)
(訳:我々の研究の最後の部分で,基礎層の表面粗さ(と界面の粗さ)が2DEGの移動度に与える影響を調査するため実験を行った。・・・
図12には,Al_(0.3)Ga_(0.7)N層を堆積させる前の表面AFMイメージから推定されるRMS値に対する,Al_(0.3)Ga_(0.7)N/Ga(In)Nの界面に形成される2DEGの300Kにおける移動度がプロットされている。)
イ 図12には,RMS値が0.13nmから0.5nmに増大すると,移動度が1400cm^(2)/Vsから800cm^(2)/Vsに低下することが,記載されている。
(6)引用文献8
原査定の拒絶の理由に引用された,X.L.Wang et al.,"1-mm gate periphery AlGaN/AlN/GaN HEMTs on SiC with output power of 9.39W at 8GHz",SOLID-STATE-ELECTRONICS,2007年,Vol.51,P.428-432(以下,「引用文献8」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。)
「The sample exibited a smooth surface with clear atomic steps. The root-mean-square roughness(RMS) was 0.27nm for a scan area of 5μm×5μm. These results clearly show that the AlGaN/AlN/GaN HEMT structures grown on Si 6H-SiC are of high crystal quality and have good surface morphology.」(430頁左欄4-9行)
(訳:試料は,明確な原子層ごとのなめらかな表面を示していた。粗さの二乗平均平方根値(RMS)は,5μm四方の走査領域で0.27nmであった。この結果は,Si 6H-SiC基板上に成長した AlGaN/AlN/GaN HEMT構造が高品質な結晶であり,良好な表面地形を有していることを明確に示している。)
(7)技術常識1
前記(1)ないし(5)より,次の技術的事項は本願優先日前に技術常識(以下,「技術常識1」という。)であったと認められる。
「HEMTにおいて,素子特性が界面の粗さによって影響を受けるものであること。」
(8)技術常識2
前記(5)及び(6)より,次の技術的事項は本願優先日前に技術常識(以下,「技術常識2」という。)であったと認められる。
「HEMTにおいて,表面の粗さはRMS値で0.13nmから0.5nm程度であること。」
4 引用発明9について
(1)引用文献9
原査定の拒絶の理由に引用された特開2001-326232号公報(以下,「引用文献9」という。)には,図面とともに,次の記載がある。
「【0011】なお,以上の議論はGaAs系においても同様であるが,AlGaAsはGaAsに比べて電子移動度が著しく低下するため,高周波デバイスのチャネル材料として適当でない。それに対して,GaN系においてAlGaNの電子移動度は,GaNの電子移動度に比べて低下するものの許容範囲内(5?6割程度以上の移動度)の高い値である。ちなみに,本願発明者らによって,GaNおよびAl_(0.1)Ga_(0.9)Nの室温電子移動度として,それぞれ350および170cm^(2) /Vsが観測されている。そのため,AlGaNをチャネル材料として用いることにより,GaAs系を用いた場合よりも高温・高耐圧動作が可能なデバイスを実現することができる。また,GaN系においてはGaAs系よりも強い結晶結合力が得られ,バンドギャップが大きくなり,耐振動特性および耐放射特性も向上する。
【0012】次に,本発明の具体的な適用例について説明する。図1は,本発明を適用したFETを示す断面図である。同図に示すように,SiC基板1上にAl_(X0)Ga_(1-X0)Nバッファ層2が形成され,その上にAl_(X1)Ga_(1-X1)Nチャネル層3が形成され,その上にソース電極10,ゲート電極11およびドレイン電極12が形成され,これらによりFETが構成されている。なお,0<X0≦1,0<X1<1である。
【0013】図2は,本発明を適用したHFETを示す断面図である。同図に示すように,SiC基板1上にAl_(X0)Ga_(1-X0)Nバッファ層2が形成され,その上にAl_(X1)Ga_(1-X1)Nチャネル層3が形成され,その上にAl_(X2)Ga_(1-X2)N障壁層4が形成され,その上にソース電極10,ゲート電極11およびドレイン電極12が形成され,これらによりHFETが構成されている。なお,0<X0≦1,0<X1<X2<1である。本構造においては,デバイス動作に寄与する電子はAl_(X2)Ga_(1-X2)N障壁層4とAl_(X1)Ga_(1-X1)Nチャネル層3との界面近傍のチャネル領域に集中的に存在する。」
(2)引用発明9
前記(1)より,引用文献9には次の発明(以下,「引用発明9」という。)が記載されていると認められる。
「HFETにおいて,Al_(0.1)Ga_(0.9)Nチャネル層を用いること。」
5 引用発明10について
(1)引用文献10
原査定の拒絶の理由に引用された,T. Nanjo, et al.,"Remarkable Breakdown Voltage Enhancement in AlGaN Channel HEMTs",International Electron Devices Meeting 2007,2007年12月,p.397-400(以下,「引用文献10」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。)
「Figure 1 shows the cross-sectional structure of the fabricated AlGaN channel HEMTs. A high-tempetature(HT) AlN buffer layer with an Al-polar surface and unintentionally doped Al_(y)Ga_(1-y)N/Al_(x)Ga_(1-x)N epitaxial layers were grown on a sapphire substrate by a metal-organic chemical vapor deposition technique. Three kinds of hetero-structure, Al_(0.53)Ga_(0.47)N/Al_(0.38)Ga_(0.67)N, Al_(0.39)Ga_(0.61)N/Al_(0.16)Ga_(0.84)N and Al_(0.18)Ga_(0.82)N/GaN, are investigated in this paper.」(397頁右欄8-15行)
(訳:図1では,作製されたAlGaNチャネルHEMTの断面構造を示している。Al極性表面を有する高温AlNバッファー層と意識的にドープしないAl_(y)Ga_(1-y)N/Al_(x)Ga_(1-x)Nエピタキシャル層が,MOCVD技術により,サファイヤ基板の上に成長する。この論文では,Al_(0.53)Ga_(0.47)N/Al_(0.38)Ga_(0.67)N,Al_(0.39)Ga_(0.61)N/Al_(0.16)Ga_(0.84)N 及びAl_(0.18)Ga_(0.82)N/GaNの三種のヘテロ構造が調査された。)
(2)引用発明10
前記(1)より,引用文献10には次の発明(以下,「引用発明10」)が記載されていると認められる。
「AlGaNチャネルHEMTにおいて,Al_(0.16)Ga_(0.84)Nチャネル層を用いること。」
6 周知技術
(1)引用文献11
原査定の理由に引用された特開2006-303259号公報(以下,「引用文献11」という。)には,図面とともに,次の記載がある。
「【0006】
また,特許文献1に開示された従来技術では次のような問題がある。InGaN系LEDでは,In_(x)Ga_(1-x)N中のInのモル分率xを変えることにより,その発光波長が変化する。このため,赤色(R),緑色(G),青色(B)を発光することは理論的には可能であるが,このうち赤色(R)を発光するものでは,InGaN中のInのモル分率を約0.35以上に高める必要がある。ここで図7はInGaNのInのモル分率xと平行温度との関係図である。この図に示すように,650nm前後の赤色(R)を発光する赤色LEDを形成するために,In_(x)Ga_(1-x)N中のモル分率xを約0.35以上に高めると,その平行温度は常圧(1atm)で約650℃となる。そのため,InGaNの半導体被膜を成長させる過程で基板や形成されたInGaNを約650℃以上に加熱すると,InGaNが熱分解してしまう。」
(2)引用文献12
本願優先日前に日本国内において頒布された刊行物である特開2000-058980号公報(以下,「引用文献12」という。)には,図面とともに,次の記載がある。
「【0003】しかしながら,Inを含む層であるGaInN層を成長させる際には,Inを含まない層であるAlGaN層やGaN層を成長させる場合に比べて低温で結晶成長を行わなければならない。これは,Inの蒸気圧が高いために結晶表面からの脱離速度が大きく,結晶中へのInの取り込み効率が低下するためである。したがって,これまでGaN系半導体レーザを製造する場合には,活性層に該当するGaInN層の成長を800℃以下で行い,クラッド層や光導波層に該当するAlGaN層やGaN層の成長を1000℃以上で行うといった具合に,活性層の成長の前後において成長温度を切り替える温度エンジニアリング(Temperature Engineering )が用いられていた。」
(3)周知技術
前記(1)及び(2)より,次の技術的事項は周知技術と認められる。
「InGaNを成長させる際,Inのモル分率と平衡温度との間には関係があること。」
7 引用発明13について
(1)引用文献13
本願優先日前に日本国内又は外国において頒布された刊行物である国際公開第03/015174号(以下,「引用文献13」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。)
「HEMT 60 is a Ill-nitride HEMT fabricated on a (0001) 6H-SiC substrate 61 using molecular-beam epitaxy (MBE) or metal-organic vapor phase epitaxy (MOVPE)....An un-doped ln_(0.17)Al_(0.83)N barrier layer 68 has a thickness in the range of about 5 nm to 30 nm, and preferably about 15 nm....
Next, MOVPE is continued to grow GaN layer 66 at 1000° C, while supplying a flow of ammonium gas. Precursors for Al and In are added for subsequent In and/or Al containing ternary compounds, which can be grown at about 720° C.」(7頁1-20行)
(訳:HEMT60はIII族窒化物HEMTであり,(0001)6H-SiC基板61の上に,MBE又はMOVPEによって作製される。・・・アンドープのln_(0.17)Al_(0.83)Nバリア層68は5nmから30nmの範囲で,好ましくは約15nmの厚さを有する。・・・次に,MOVPEが継続されて,アンモニアガス流を供給しながら,GaN層66を1000℃で成長させる。続くIn及び/又はAlを含む三元化合物のためにAlとInの前駆体が加えられ,720℃で成長される。)
(2)引用発明13
前記(1)より,引用文献13には次の発明(以下,「引用発明13」という。)が記載されていると認められる。
「HEMTを作製する際に,GaN層を1000℃で堆積し,ln_(0.17)Al_(0.83)Nバリア層を720℃で堆積すること。」
第6 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「Al_(2)O_(3)基板上に,MOCVD法により,チャネル層としてアンドープGaN層」を「成長させること」は,本願発明1の「下地基板の上に,In_(x1)Al_(y1)Ga_(z1)N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程」に相当すると認められる。
イ 引用発明1の「チャネル層としてアンドープGaN層」と「n型In_(0.1)Al_(0.7)Ga_(0.2)N層」は,「MOCVD法により」,「順次成長させる」から,「n型In_(0.1)Al_(0.7)Ga_(0.2)N層」は「チャネル層としてアンドープGaN層」の上にあり,してみると,引用発明1の「MOCVD法により」,「ゲート絶縁層としてn型In_(0.1)Al_(0.7)Ga_(0.2)N層を順次成長させること」は,下記相違点1を除いて,本願発明1の「前記チャネル層の上に,少なくともInとAlを含む,In_(x2)Al_(y2)Ga_(z2)N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層を,エピタキシャル形成する障壁層形成工程」に相当すると認められる。
ウ 引用発明1の「HJFETの作製方法」は,下記相違点1ないし4を除いて,本願発明1の「半導体素子用エピタキシャル基板の作製方法」に相当すると認められる。
エ すると,本願発明1と引用発明1とは,下記オの点で一致し,下記カの点で相違する。
オ 一致点
「下地基板の上に,In_(x1)Al_(y1)Ga_(z1)N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と,
前記チャネル層の上に,少なくともInとAlを含む,In_(x2)Al_(y2)Ga_(z2)N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層を,エピタキシャル形成する障壁層形成工程と,
を備える,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。」
カ 相違点
(ア)相違点1
本願発明1の「障壁層形成工程」において「前記チャネル層との間のヘテロ接合界面の平均粗さが3nm以下となるようにエピタキシャル形成する」のに対し,引用発明1においてはこの旨の開示がない点。
(イ)相違点2
本願発明1においては「前記チャネル層を形成する温度T1(℃)を950℃≦T1≦1250℃なる範囲内で定め」るのに対し,引用発明1においてはこの旨の開示がない点。
(ウ)相違点3
本願発明1においては「前記障壁層を形成する温度T2(℃)を,前記第2のIII族窒化物におけるInNのモル分率x2に応じて定まる,
800-667・x2(℃)≦T2≦860-667・x2(℃)
かつ,600℃≦T2≦850℃
なる範囲内で定め」るのに対し,引用発明1においてはこの旨の開示がない点。
(エ)相違点4
本願発明1においては「前記第1のIII族窒化物の組成をx1=0,0≦y1<9/34で定まる範囲内から選択するとともに,前記第2のIII族窒化物の組成を,InN,AlN,GaNを頂点とする三元状態図上において,前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択する」ものであり,前記「各式」は前記「数1」ないし「数4」で特定される式であるのに対し,引用発明1においてはこの旨の開示がない点。
(2)本願発明1と引用発明2との対比
ア 引用発明2の「Al_(0.82)In_(0.18)N/GaN」は,Al_(0.82)In_(0.18)N障壁層とGaNチャネル層とからなることを意味しているから,引用発明2は「サファイヤ基板上に」「GaNチャネル層」を形成する工程を備えており,これは,本願発明1の「下地基板の上に,In_(x1)Al_(y1)Ga_(z1)N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程」に相当すると認められる。
イ 同じく引用発明2は,「GaNチャネル層」の上に「Al_(0.82)In_(0.18)N障壁層」を形成する行程を備えており,これは,下記相違点1を除いて,本願発明1の「前記チャネル層の上に,少なくともInとAlを含む,In_(x2)Al_(y2)Ga_(z2)N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層を,エピタキシャル形成する障壁層形成工程」に相当すると認められる。
ウ 引用発明2の「Al_(0.82)In_(0.18)N/GaN HEMTを作製する方法」は,下記相違点1’ないし4’を除いて,本願発明1の「半導体素子用エピタキシャル基板の作製方法」に相当すると認められる。
エ すると,本願発明1と引用発明2とは,下記オの点で一致し,下記カの点で相違すると認められる。
オ 一致点
「下地基板の上に,In_(x1)Al_(y1)Ga_(z1)N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と,
前記チャネル層の上に,少なくともInとAlを含む,In_(x2)Al_(y2)Ga_(z2)N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層を,エピタキシャル形成する障壁層形成工程と,
を備える,
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。」
カ 相違点
(ア)相違点1’
本願発明1の「障壁層形成工程」において「前記チャネル層との間のヘテロ接合界面の平均粗さが3nm以下となるようにエピタキシャル形成する」のに対し,引用発明2においてはこの旨の開示がない点。
(イ)相違点2’
本願発明1においては「前記チャネル層を形成する温度T1(℃)を950℃≦T1≦1250℃なる範囲内で定め」るのに対し,引用発明2においてはこの旨の開示がない点。
(ウ)相違点3’
本願発明1においては「前記障壁層を形成する温度T2(℃)を,前記第2のIII族窒化物におけるInNのモル分率x2に応じて定まる,
800-667・x2(℃)≦T2≦860-667・x2(℃)
かつ,600℃≦T2≦850℃
なる範囲内で定め」るのに対し,引用発明2においてはこの旨の開示がない点。
(エ)相違点4’
本願発明1においては「前記第1のIII族窒化物の組成をx1=0,0≦y1<9/34で定まる範囲内から選択するとともに,前記第2のIII族窒化物の組成を,InN,AlN,GaNを頂点とする三元状態図上において,前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択する」ものであり,前記「各式」は前記「数1」ないし「数4」で特定される式であるのに対し,引用発明2においてはこの旨の開示がない点。
(3)相違点についての判断
相違点4及び4’(以下,まとめて単に「相違点4」という。)について検討する。
引用文献1ないし13には,前記「第5 引用文献及び引用発明等」で認定したとおりの引用発明,技術常識ないし周知技術が記載されていると認められるが,いずれの文献にも相違点4に係る「組成を選択すること」は,記載も示唆もされていない。
引用発明1及び2は,相違点4に係る「組成を選択すること」の結果と同じ組成が開示されていると認められるが,結果が開示されているからといって,その結果を導出するための相違点4に係る「組成を選択すること」が開示されているとはいえないし,またこれを想到することが容易とする根拠もない。
(4)まとめ
したがって,他の相違点について検討するまでもなく,本願発明1は,引用文献1ないし13に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2ないし7について
本願発明2ないし7は,本願発明1の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1のとおり,本願発明1が引用文献1ないし13に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,請求項2ないし7係る発明についても,引用文献1ないし13に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

第7 原査定について
前記第6で検討したように,本願発明1ないし7は,引用文献1ないし11に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
したがって,原査定を維持することはできない。

第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-05-29 
出願番号 特願2014-192231(P2014-192231)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 早川 朋一  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
小田 浩
発明の名称 半導体素子用エピタキシャル基板の作製方法  
代理人 吉竹 英俊  
代理人 有田 貴弘  
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