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| 審決分類 |
審判 全部申し立て 2項進歩性 G06F |
|---|---|
| 管理番号 | 1329080 |
| 異議申立番号 | 異議2017-700263 |
| 総通号数 | 211 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許決定公報 |
| 発行日 | 2017-07-28 |
| 種別 | 異議の決定 |
| 異議申立日 | 2017-03-13 |
| 確定日 | 2017-05-29 |
| 異議申立件数 | 1 |
| 事件の表示 | 特許第5992592号発明「キャッシュメモリシステム」の特許異議申立事件について、次のとおり決定する。 |
| 結論 | 特許第5992592号の請求項1ないし10に係る特許を維持する。 |
| 理由 |
第1 手続の経緯 特許第5992592号の請求項1?10に係る特許(以下、「本件特許」という。)についての出願は、平成27年9月16日に特許出願され、平成28年8月26日に特許権の設定登録がされ、その後、その特許に対し、特許異議申立人により特許異議の申立てがされたものである。 第2 本件発明 特許第5992592号の請求項1?10の特許に係る発明(以下、それぞれ「本件発明1?10」という。)は、その特許請求の範囲の請求項1?10に記載された事項により特定されるとおりのものである。 第3 申立理由の概要 特許異議申立人は、主たる証拠として特開2015-060571号公報(甲第1号証)及び主たる証拠として特開2011-128792号公報(甲第2号証)を提出し、 (A)本件発明1、2は、甲第1号証に記載された発明又は甲第2号証に記載された発明であり、特許法第29条第1項第3号の規定に違反してなされたものであるから、請求項1、2に係る特許を取り消すべきものである旨主張し、また、 (B)本件発明1?10は、甲第1号証に記載された発明に基づき、当業者が容易に発明をすることができたもの、又は甲第2号証に記載された発明に基づき、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定に違反してなされたものであるから、請求項1?10に係る特許を取り消すべきものである旨主張している。 第4 甲第1号証及び甲第2号証の記載 (1)甲第1号証(特に、段落【0032】?【0047】、図6?9を参照)には、 「L1キャッシュ4と、 MRAMからなり、L1キャッシュ4よりもアクセス優先度が低く前記L1キャッシュ4の下位階層のL2キャッシュ5及びページマッピングキャッシュ6と、 TLB3が有するページ単位のアクセスマップにおいて、あるページ内のすべてのラインの数に対して、データを格納したL2キャッシュ5に対応するラインの数が閾値を超えたか否かに応じて、ページ全体に渡ってアクセスが頻繁に発生するデータをページマッピングキャッシュ6に格納し、ページ内の特定のラインにアクセスが頻発する当該ラインのデータをL2キャッシュ5に格納する制御を行うCPU2と、を備えるキャッシュメモリシステム。」の発明が記載されている。 (2)甲第2号証(特に、段落【0021】?【0023】、【0034】?【0038】、【0249】、【0251】、【0255】?【0271】、図1を参照)には、 「それぞれ1次キャッシュメモリ6a?6c、2次キャッシュメモリ7a?7cを備えるプロセッサ2a?2cと、主記憶装置として用いられる混成メモリ5とを具備し、 前記主記憶混成メモリ5は、 キャッシュメモリとして用いることのできる揮発性半導体メモリ5aと、 アクセス速度がそれぞれ相違する不揮発性半導体メモリ5bと不揮発性半導体メモリ5cと、を備える情報処理装置。」の発明が記載されている。 第5 判断 (1)請求項1に係る発明について 請求項1に係る発明と甲第1号証又は甲第2号証に記載された発明とを対比すると、甲第1号証又は甲第2号証のいずれにも、「第1キャッシュメモリに対するアクセス状況に応じて、前記第2キャッシュメモリに格納すべき各データを」「アクセス速度がそれぞれ相違する」「前記複数の領域に分類して格納する制御を行う」ことが記載されていない。 したがって、請求項1に係る発明は、上記甲第1号証又は甲第2号証に記載された発明ではなく、また、上記甲第1号証又は甲第2号証に記載された発明から当業者が容易になし得るものではない。 特許異議申立人は、請求項1の「第2キャッシュメモリ」に関する点は、甲第1号証の「L2キャッシュメモリ5及びページマッピングキャッシュ6」の構成が相当すると主張しているが、甲第1号証には、L2キャッシュメモリ5のアクセス速度とページマッピングキャッシュ6のアクセス速度が相違することは記載されておらず、また、格納すべきデータを、L2キャッシュメモリ5とページマッピングキャッシュ6のどちらに格納するかは、L2キャッシュメモリ5へのアクセスが対応ページ全体に渡るか、対応ページの特定のラインに集中するかに応じて制御すると記載されているものの、L1キャッシュ4に対するアクセス状況に応じて制御することは何ら記載されておらず、単なる設計的事項ではないことから、甲第1号証に、請求項1の「第2キャッシュメモリ」に関する点が記載されているとは認められず、かかる主張は理由がない。 また、特許異議申立人は、請求項1の「第2キャッシュメモリ」に関する点は、甲第2号証の「不揮発性半導体メモリ5b、5c」の構成が相当すると主張しているが、甲第2号証には、そもそも不揮発性半導体メモリ5b、5cをキャッシュメモリとして用いる具体的な態様が何ら記載されていないことから、甲第2号証に、請求項1の「第2キャッシュメモリ」に相当する構成が記載されているとは認められず、かかる主張は理由がない。仮に、甲第2号証の、プロセッサ2a?2cが備える2次キャッシュメモリ7a?7cが、請求項1の「第2キャッシュメモリ」に対応するとしても、甲第2号証には、各2次キャッシュメモリ7a?7cが、アクセス速度の相違する複数の領域を有する点について何ら記載されておらず、単なる設計的事項ではないため、甲第2号証に、請求項1の「第2キャッシュメモリ」に関する点が記載されているとは認められない。 よって、前記(A)本件発明1、2は、甲第1号証に記載された発明又は甲第2号証に記載された発明であり、特許法第29条第1項第3号の規定に違反してなされたものであるから、請求項1、2に係る特許を取り消すべきものであり、また、 (B)本件発明1?10は、甲第1号証に記載された発明に基づき、当業者が容易に発明をすることができたもの、又は甲第2号証に記載された発明に基づき、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定に違反してなされたものであるから、請求項1?10に係る特許を取り消すべきものである との異議申立人の主張には理由がないから、それを認めることができない。 (2)請求項2?10に係る発明について 請求項2?10に係る発明は、請求項1に係る発明を更に減縮したものであるから、上記請求項1に係る発明についての判断と同様の理由により、上記甲第1号証又は甲第2号証に記載された発明ではなく、また上記甲第1号証又は甲第2号証に記載された発明から当業者が容易になし得るものではない。 以上のとおり、請求項1?10に係る発明は、甲第1号証又は甲第2号証に記載された発明ではなく、また甲第1号証又は甲第2号証に記載された発明から当業者が容易に発明をすることができたものではない。 第6 むすび したがって、特許異議申立ての理由及び証拠によっては、請求項1?10に係る特許を取り消すことはできない。 また、他に請求項1?10に係る特許を取り消すべき理由を発見しない。 よって、結論のとおり決定する。 |
| 異議決定日 | 2017-05-18 |
| 出願番号 | 特願2015-183218(P2015-183218) |
| 審決分類 |
P
1
651・
121-
Y
(G06F)
|
| 最終処分 | 維持 |
| 前審関与審査官 | 後藤 彰 |
| 特許庁審判長 |
辻本 泰隆 |
| 特許庁審判官 |
佐久 聖子 須田 勝巳 |
| 登録日 | 2016-08-26 |
| 登録番号 | 特許第5992592号(P5992592) |
| 権利者 | 株式会社東芝 |
| 発明の名称 | キャッシュメモリシステム |