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審決分類 審判 全部申し立て 2項進歩性  H01L
管理番号 1329127
異議申立番号 異議2017-700369  
総通号数 211 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 2017-07-28 
種別 異議の決定 
異議申立日 2017-04-14 
確定日 2017-06-22 
異議申立件数
事件の表示 特許第6008145号発明「電力用半導体装置」の特許異議申立事件について,次のとおり決定する。 
結論 特許第6008145号の請求項1ないし8に係る特許を維持する。 
理由 第1 手続の経緯
特許第6008145号(以下,「本件特許」という。)の請求項1ないし8に係る特許についての出願は,平成23年2月8日に出願された特願2012-522420号(国内優先権の優先日:平成22年6月30日)の一部について,平成26年11月18日に新たに特願2014-233404号として特許出願され,平成28年9月23日に特許の設定登録がされ,その後,その特許について,特許異議申立人番場大円により特許異議の申立てがされたものである。

第2 本件発明
本件特許の請求項1ないし8に係る発明(以下,それぞれ「本件発明1ないし8」という。)は,それぞれ,その特許請求の範囲の請求項1ないし8に記載された事項により特定されるものである。

第3 申立理由の概要
特許異議申立人は,以下の証拠方法を提出し,各本件発明1ないし8について以下の様に主張している。

1 本件発明1ないし5は,(1)甲第1号証と甲第3ないし甲第6号証に記載された発明により進歩性を有しない(取消理由1),(2)甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明により進歩性を有しない(取消理由2),(3)甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しない(取消理由3)から,請求項1ないし5に係る特許は,特許法第29条第2項の規定に違反し取り消されるべきものである。

2 本件発明6は,(1)甲第1号証と甲第3ないし甲第6及び甲第8号証に記載された発明により進歩性を有しない(取消理由1),(2)甲第2号証と甲第1及び甲第3ないし甲第6及び甲第8号証に記載された発明により進歩性を有しない(取消理由2),(3)甲第7号証と甲第1ないし甲第6及び甲第8号証に記載された発明により進歩性を有しない(取消理由3)から,請求項6に係る特許は,特許法第29条第2項の規定に違反し取り消されるべきものである。

3 本件発明7は,(1)甲第1号証と甲第3ないし甲第7号証に記載された発明により進歩性を有しない(取消理由1),(2)甲第2号証と甲第1及び甲第3ないし甲第7号証に記載された発明により進歩性を有しない(取消理由2),(3)甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しない(取消理由3)から,請求項7に係る特許は,特許法第29条第2項の規定に違反し取り消されるべきものである。

4 本件発明8は,(1)甲第1号証と甲第2ないし甲第6号証に記載された発明により進歩性を有しない(取消理由1),(2)甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明により進歩性を有しない(取消理由2),(3)甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しない(取消理由3)から,請求項8に係る特許は,特許法第29条第2項の規定に違反し取り消されるべきものである。

(証拠方法)
甲第1号証:特開2001-94095号公報
甲第2号証:特開平11-74524号公報
甲第3号証:特開平11-307768号公報
甲第4号証:Kevin Matocha, Zachary Stum, Steve Arthur, Greg Dunne, and Ljubisa Stevanovic, ” 950 Volt 4H-SiCMOSFETs:DC and Transient Performance and Gate Oxide Reliability”, Materials Science Forum Vols.600-603(2009), pp.1131-1134
甲第5号証:特開2010-258386号公報
甲第6号証:特開2010-258385号公報
甲第7号証:特開2003-69016号公報
甲第8号証:特開2004-304174号公報

第4 甲号証の記載
1 甲第1号証の記載及び甲1発明
(1) 甲第1号証
甲第1号証には,図面と共に次の記載がある。(下線は当審において付加した。以下同じ。)

ア 「【0001】
【発明の属する技術分野】本発明は,炭化珪素半導体装置の製造方法に関し,特に絶縁ゲート型電界効果トランジスタ,とりわけ大電力用の縦型パワーMOSFET及び大電力用のショットキーダイオードに関するものである。」

イ 「【0008】本発明は上記問題に鑑みてなされ,ガードリングのリング数が少なくしても高耐圧が得られるガードリング構造を備えた炭化珪素半導体装置及びその製造方法を提供することを目的とする。」

ウ 「【0025】
【発明の実施の形態】以下,本発明を図に示す実施形態について説明する。
(第1実施形態)本実施形態に示される縦型パワーMOSFETを図1に示す。この図に基づき縦型パワーMOSFETの説明を行う。
【0026】縦型パワーMOSFETは,炭化珪素からなるn^(+)型基板1及びこの上に成長させたn^(-)型炭化珪素エピタキシャル層(以下,n^(-)型エピ層という)2を基板とし,この基板にセル領域及びこのセル領域を囲む外周部領域を形成した構成となっている。
【0027】セル領域は,複数のMOSFETで構成されている。本実施形態では,MOSFETとして,プレーナ型MOSFETを採用している。
【0028】セル領域におけるn^(-)型エピ層2の表層部には,炭化珪素からなる所定深さを有するp^(+)型ベース領域3が複数離間して形成されている。このうち,セル領域の最も外周に位置するp^(+)型ベース領域3a(以下,引き抜き用ベース領域3aという)は,キャリア(正孔)引き抜き用のセルとして働くものであり,それより内周側に位置するものはMOSFETとして働くものである。
【0029】p^(+)型ベース領域3のうちMOSFETとして働くものには,表層部の所定領域に,該ベース領域3よりも浅いn^(+)型ソース領域4が形成されている。
【0030】さらに,p^(+)型ベース領域3の上面およびn^(+)型ソース領域4の上面にはゲート絶縁膜(シリコン酸化膜)7が形成されている。さらに,ゲート絶縁膜7の上にはポリシリコンからなるゲート電極層8が形成されており,このゲート電極層8はLTO(Low Temperature Oxide)からなる絶縁膜9にて覆われている。その上にはソース電極10が形成され,ソース電極10はn^(+)型ソース領域4およびp^(+)型ベース領域3と接している。また,n^(+)型基板1の裏面には,ドレイン電極11が形成されている。
【0031】一方,外周部領域は,n^(-)型エピ層2の表層部においてセル領域を囲むように形成された接合用p^(+)型層20と,n^(-)型エピ層2の表層部において接合用p^(+)型層20を数周囲むように形成された複数のp^(+)型ウェル領域21とを備えて構成されている。
【0032】接合用p^(+)型領域20は,引き抜き用ベース領域3aから外側に所定長さ有して延設されており,図1とは別断面でソース電極10と電気的に接続されている。この接合用p^(+)型領域20の上には,厚肉形成された絶縁膜23を介してゲート電極層8が形成されている。そして,このゲート電極層8が絶縁膜9を介してゲート電極24と電気的に接続されている。
【0033】p^(+)型ウェル領域21はガードリングを構成するものであり,接合用p^(+)型領域20から所定間隔Dおきに複数個形成されている。そして,p^(+)型ウェル領域21のうち,最も外周に位置するもの(以下,最外周p^(+)型ウェル領域という)21aは,それより内周に位置するp^(+)型ウェル領域21よりも幅広に構成されていると共に,外周側が内周側よりも接合深さが深くされた段付き形状で構成されている。この最外周p^(+)型ウェル領域21aは,外周側の接合深さが深い部分の方が内周側の浅い部分よりも低濃度となっている。」

エ 「【0054】続いて,フォトリソグラフィ工程を経て,接合用p^(-)型領域20上に所定膜厚の酸化膜(SiO_(2) )23を形成する。
【0055】〔図5(c)に示す工程〕熱酸化によってウェハ全面に熱酸化膜7を形成する。この熱酸化膜7がゲート酸化膜を構成する。そして,ポリシリコン等を堆積したのち,パターニングしてゲート電極層8を形成する。」

オ 図1には,以下のものが記載されている。
「炭化珪素よりなる半導体基板1と,
前記半導体基板1上の上面に形成されたn^(-)型炭化珪素エピタキシャル成長層2と,
前記n^(-)型炭化珪素エピタキシャル成長層2の表層の一部に複数形成されたp^(+)型ベース領域3と,
前記p^(+)型ベース領域3の各々の表層の一部に形成されたn^(+)型のソース領域4と,
前記n^(-)型炭化珪素エピタキシャル成長層2の表層のp^(+)型ベース領域3とは別の領域に形成された接合用p^(+)型領域20と,
複数の前記p^(+)型ベース領域3とn^(+)型のソース領域4の上および接合用p^(+)型領域20上の前記p^(+)型ベース領域3側に形成されたゲート絶縁膜7と,
接合用p^(+)型領域20上の前記p^(+)型ベース領域3側とは反対側に厚肉形成された絶縁膜23と,
前記絶縁膜23及び前記ゲート絶縁膜7上に形成されたゲート電極層8と,
前記p^(+)型ベース領域3上に形成されたソース電極10とソース領域4と接続するソースコンタクトホールと,
ゲート電極層8と電気的に接続されたゲート電極24と,
炭化珪素よりなる半導体基板1の裏面に設けられたドレイン電極11と,
を備えた縦型パワーMOSFET。」

(2)甲1発明
前記(1)ウの「接合用p^(+)型領域20は,引き抜き用ベース領域3aから外側に所定長さ有して延設されており,図1とは別断面でソース電極10と電気的に接続されている。」(【0032】参照)の記載と,前記(1)オの「前記p^(+)型ベース領域3上に形成されたソース電極10とソース領域4と接続するソースコンタクトホール」という記載は,「接合用p^(+)型領域20」と「p^(+)型ベース領域3」がいずれも「ソース電極10」に接続されていることから,「前記p^(+)型ベース領域3上に形成されたソース領域4と接続するソースコンタクトホール,および,前記接合用p^(+)型領域20上に形成されたウェルコンタクトホールを介して,前記p^(+)型ベース領域3と前記接合用p^(+)型領域20が電気的に接続するソース電極10」が記載されている。

したがって,甲第1号証には,次の発明(以下,「甲1発明」という。)が記載されていると認められる。
「炭化珪素よりなる半導体基板1と,
前記半導体基板上の上面に形成されたn^(-)型炭化珪素エピタキシャル成長層2と,
前記炭化珪素エピタキシャル成長層2の表層の一部に複数形成されたp^(+)型ベース領域3と,
前記p^(+)型ベース領域3の各々の表層の一部に形成されたn^(+)型のソース領域4と,
前記n^(-)型炭化エピタキシャル成長層2の表層のp^(+)型ベース領域3とは別の領域に形成された接合用p^(+)型領域20と,
複数の前記p^(+)型ベース領域3とn^(+)型のソース領域4の上および接合用p^(+)型領域20上の前記p^(+)型ベース領域3側に形成されたゲート絶縁膜7と,接合用p^(+)型領域20上の前記p^(+)型ベース領域3側とは反対側に厚肉形成された絶縁膜23と,
前記絶縁膜23及び前記ゲート絶縁膜7上に形成されたゲート電極層8と,前記p^(+)型ベース領域3上に形成されたソース領域4と接続するソースコンタクトホール,および,前記接合用p^(+)型領域20上に形成されたウェルコンタクトホールを介して,前記p^(+)型ベース領域3と前記接合用p^(+)型領域20が電気的に接続するソース電極10と,
ゲート電極層8と電気的に接続されたゲート電極24と,
炭化珪素よりなる半導体基板の裏面に設けられたドレイン電極11と,
を備えた縦型パワーMOSFET。」

2 甲第2号証の記載と甲2発明
(1)甲第2号証
甲第2号証には,次のとおりの記載がある。

ア 「【請求項19】 第1導電型の低抵抗層(301)と,
この低抵抗層上に形成された第1導電型で該低抵抗層よりも高抵抗の第1の半導体層(302)と,
前記第1の半導体層の所定領域に形成されたユニットセルと,
前記ユニットセルが形成されたセル領域の周囲に設けられ,前記第1の半導体層(302)の表層部において該セル領域から離れる方向へ延設された素子分離用の第2導電型の素子分離層(307)と,
前記素子分離層上に絶縁膜(309)を介して配置され,該素子分離層よりも前記セル領域の外側に張り出して延設されたフィールドプレート(322)と,
前記ユニットセルと前記素子分離層とに電気的に接触する第1の電極(312)と,前記半導体基板の裏面側に電気的に接触する第2の電極(313)とを備えており,
前記フィールドプレートの下部に配置された前記絶縁膜と前記第1の半導体層との間には,前記第1の半導体層よりも高抵抗の第1導電型の半導体薄膜層(308)が形成されていることを特徴とする炭化珪素半導体装置。」

イ 「【0001】
【発明の属する技術分野】本発明は,半導体装置及びその製造方法に関し,特に,絶縁ゲート型電界効果トランジスタ(以下,パワーMOSFETという)等,とりわけ縦型パワーMOSFETに適用して好適である。」

ウ 「【0085】図17に示すように,本実施形態ではセル領域にプレーナ型のMOSFETを形成している。プレーナ型MOSFETの全体的な構成は,図1に示した溝ゲート型のMOSFETと比較すると,溝を形成せずにチャネル形成用の薄膜層304を形成している点で相違しているが,その他の点についてはほぼ同様であるため,相違点についてのみ具体的に説明し,同様の部分については省略する。
【0086】プレーナ型MOSFETは,n^(+)型炭化珪素半導体基板301とn^(-)型炭化珪素半導体層302とを基板とし,n^(-)型炭化珪素半導体層302の表層部に形成された複数のp型炭化珪素半導体層(以下,p型ベース領域という)303と,基板表面に平行な表面チャネル層304とを備えている。そして,ゲート電極306に正電圧が印加されると,表面チャネル層304にチャネルが形成され,トランジスタ動作が行われるようになっている。なお,312はソース電極であり,313はドレイン電極である。また,320は,ゲート電極層306と電気的に接続されたゲート電極である。
【0087】セル領域の外周部領域には,ブレークダウン防止用のp型領域307と,フィールドプレートを成す電極322とが備えられている。p型領域307はn^(-)型エピタキシャル層302の表層部に形成されており,絶縁膜309に形成されたコンタクトホールを介して電極322と接触している。電極322は,セル領域の外側に向かって延設されている。この電極322が等電位となるため,空乏層がセル領域の外周に延び,耐圧の向上が図れるようになっている。
【0088】さらに,フィールドプレートを成す電極322の下部において,n^(-)型エピタキシャル層302の上部には,n^(-)型エピタキシャル層302よりも不純物濃度が低いn^(-)型薄膜層(薄膜半導体層)308が備えられている。具体的には,n^(-)型エピタキシャル層302の不純物濃度は2×10^(16)cm^(-3)であり,n^(--)型薄膜層308は不純物濃度が1×10^(15)cm^(-3),膜厚が0.3μmで構成されている。また,n^(-)型薄膜層308のセル領域から離れる方向への幅は,ドレイン電極313とソース電極312の間に逆バイアスが印加されたときにおいても空乏層がn^(-)型薄膜層308内で終端する程度になっている。」

エ 「【0094】〔図19(b)に示す工程〕n^(-)型炭化珪素半導体層302の表層部のうち,セル形成予定領域にイオン注入を行いp型ベース層303を形成する。
〔図19(c)に示す工程〕p型ベース層303上を含むn^(-)型炭化珪素半導体層302上にエピタキシャル成長法によって不純物濃度がn^(-)型炭化珪素半導体層302よりも低いn^(-)型薄膜層350を形成する。このn^(-)型薄膜層350がチャネル形成用の表面チャネル層304を構成すると共に,上記したように熱酸化膜309の界面における電界強度を低減する役割を果たすn^(-)型薄膜層308を構成する。
【0095】このように,チャネル形成用の表面チャネル層304を形成する工程と,n^(-)型薄膜層308を形成する工程とを兼用することにより,従来に比して別途工程を増加させることなくn^(-)型薄膜層308を形成することができる。
〔図20(a)に示す工程〕n型不純物をイオン注入し,p型ベース層303上の所定領域にn^(+)型ソース領域305と,外周部領域の所定領域にコンタクト用のn^(+)型層311を形成する。」

オ 「【0099】〔図20(c)に示す工程〕フォトリソグラフィ工程を経て,p型領域307上に所定膜厚の酸化膜(SiO_(2 ))360を形成する。
〔図21(a)に示す工程〕熱酸化によってウェハ全面に熱酸化膜309を形成する。この熱酸化膜309がゲート酸化膜を構成する。そして,ポリシリコン等を堆積したのち,パターニングしてゲート電極306を形成する。
【0100】〔図21(b)に示す工程〕熱酸化膜309上を含むウェハ上に層間絶縁膜318を形成する。この後,層間絶縁膜318にコンタクトホールを形成したのち,アルミ配線をパターニングし,ゲート電極320,ソース電極312及びフィールドプレートとなる電極322を形成する。そして,ゲート電極320,ソース電極312及び電極322上にパッシベーション膜370を形成し,さらにウェハの裏面にドレイン電極313を形成して,図17に示すプレーナ型MOSFETが完成する。」

カ 図17には,以下のものが記載されている。
「n^(+)型炭化珪素半導体基板301と,
前記半導体基板301上に形成されたn^(-)型炭化珪素半導体層302と,
前記n^(-)型炭化珪素半導体層302の一部に複数形成されたp型ベース層303と,
複数の前記p型ベース層303の各々の表層の一部に形成されたn^(+)型ソース層305と,
前記n^(-)型炭化珪素半導体層302の,前記p型ベース層302とは別の領域に形成されたp型領域307と,
複数のp型ベース層303と前記n^(+)型ソース層305の上及び前記p型領域307上のp型ベース層303側に形成された酸化膜309と,
前記p型領域307上の前記p型ベース層303側とは反対側に形成された酸化膜360と,
前記酸化膜360上及び前記酸化膜309上に形成されたゲート電極層306と,
p型ベース層303上に形成されたコンタクトホールと,
ゲート電極層306と電気的に接続されたゲート電極320と,
炭化珪素半導体基板の裏面に設けられたドレイン電極313と,
を備えた縦型パワーMOSFET。」

(2)甲2発明
したがって,甲第2号証には,次の発明(以下,「甲2発明」という。)が記載されているものと認められる。
「n^(+)型炭化珪素半導体基板301と,
前記半導体基板301上に形成されたn^(-)型炭化珪素半導体層302と,
前記n^(-)型炭化珪素半導体層302の一部に複数形成されたp型ベース層303と,
複数の前記p型ベース層303の各々の表層の一部に形成されたn^(+)型ソース層305と,
前記n^(-)型炭化珪素半導体層302の,前記p型ベース層302とは別の領域に形成されたp型領域307と,
複数のp型ベース層303と前記n^(+)型ソース層305の上及び前記p型領域307上のp型ベース層303側に形成された酸化膜309と
前記p型領域307上の前記p型ベース層303側とは反対側に形成された酸化膜360と,
前記酸化膜360上及び前記酸化膜309上に形成されたゲート電極層306と,
p型ベース層303上に形成されたソースコンタクトホールと,
ゲート電極層306と電気的に接続されたゲート電極320と,
炭化珪素半導体基板の裏面に設けられたドレイン電極313と,
を備えた縦型パワーMOSFET。」

3 甲第3号証の記載と甲3発明
(1)甲第3号証
甲第3号証には,次のとおりの記載がある。

ア 「【0001】
【発明の属する技術分野】本発明は,炭化珪素半導体装置及びその製造方法に関し,特に絶縁ゲート型電界効果トランジスタ(以下,パワーMOSFETという)等,とりわけ縦型パワーMOSFETに適用して好適である。
【0002】
【従来の技術】本発明者らは,半導体装置のチップ外周領域における耐圧向上を図るべく特願平10-60190号を出願している。そして,この特願平10-60190号において,ガードリング構造を採用した半導体装置の耐圧向上を図れる構造を提案している。この構造を図5に示す。
【0003】図5に示すように,半導体装置は,セル領域と,セル領域の外周を囲むように形成された外周部領域とを有して構成されている。セル領域は,プレーナ型パワーMOSFETで構成されており,ゲート電極101に所定の電圧を印加することによって,ベース領域102の上部に位置しており,ソース領域103とn^(-)型エピタキシャル層104を繋ぐように形成された表面チャネル層105にチャネルを蓄積し,ソース電極106とドレイン電極107との間にドレイン電流を流すようになっている。
【0004】セル領域の外周部領域には,セル領域を囲むように,ブレークダウン防止用の素子分離層を構成するp型領域110と,ガードリングを構成する所定幅のp型領域111とが備えられている。p型領域110及びp型領域111は,n^(-)型炭化珪素半導体層104の表層部に形成されている。p型領域111は複数個形成されており,p型領域110からセル領域の外側に向かって所定間隔おきに配置されている。
【0005】そして,p型領域111のうち,最もセル領域から離れた位置にあるものは,フィールドプレートを構成する電極112に電気的に接続されている。さらに,ガードリング構造を構成する複数のp型領域111のそれぞれの間,p型領域111とp型領域110との間,及びp型領域111のうち最外周に位置するものからさらにセル領域の外側(セル領域から離れる側)において,n^(-)型炭化珪素半導体層104の上部には,n^(-)型エピタキシャル層104よりも不純物濃度が低いn^(-)型薄膜層113が備えられている。具体的には,n^(-)型薄膜層113は不純物濃度が1×10^(16)cm^(-3),膜厚が0.3μmで構成されている。つまり,n^(-)型薄膜層113はn^(-)型炭化珪素半導体層104よりも低濃度となっている。」

イ 図5には,以下のものが記載されている。
「ソース領域103が形成されているp型のベース領域102上に形成されたソースコンタクトホール,およびp型領域110上に形成されたウェルコンタクトホール,およびp型領域110上に形成されたウェルコンタクトホールを介して,p型領域とp型領域110とを電気的に接続するソース電極106,
を備えた炭化珪素半導体装置。」

(2)甲3発明
甲第3号証には,次の発明(以下,「甲3発明」という。)が記載されていると認められる。

「ソース領域103が形成されているp型のベース領域102に形成されたソースコンタクトホール,およびp型領域110上に形成されたウェルコンタクトホール,およびp型領域110上に形成されたウェルコンタクトホールを介して,p型領域とp型領域110とを電気的に接続するソース電極106を備えた炭化珪素半導体装置。」

4 甲第4号証の記載と甲4発明
(1)甲第4号証
甲第4号証には次の通りの記載がある。(翻訳は,特許異議申立書に添付された甲第4号証の抄訳文に基づいて当審が記載したものである。)

ア 「Clamped inductive switching was performed on packaged SiC DMOSFETs with a high-side SiC Shottky diode in parallel with the inductive load. Turn-on and turn-off waveforms are shown in Figures 5 and 6, respectively, In addition to supporting a DC current of 5 Amps(current density J=250 A/cm^(2)), these devices also withstand the capacitive surge current of 11 Amps(J=550 A/cm^(2)) during turn-on. In these devices, turn-on and turn off time is limited to 20ns by the use of an external 10Ω gate resister. 」 (1132頁1?6行)
(訳)クランプされた誘導性スイッチングが,誘導負荷と並列なハイサイドSiCショットキーダイオードを有するパッケージされたSiC DMOSNFETで実行される。スイッチのオン・オフの波形は図5及び図6に各々で示されている。5A(電流密度J=250A/cm^(2))の直流電流をサポートすることに加え,これらのデバイスは,スイッチがオンされている間,11A(電流密度J=550A/cm^(2))の容量性サージ電流に耐えることもできる。これらのデバイスにおいて,外部10Ωゲート抵抗を用いて,スイッチのオン・オフ時間は20nsに限られる。

イ 「Figure 5 SiC DMOSFET turn-on waveform switching 5 Amps at 600 Volts. A 10 Ω gate resistor is used and the gate voltage is driven from -8 to +25 Volts.」(1133頁左下欄図5のキャプション)
(訳) 図5 600V,5Aのスイッチングにおける,SiC DMOSFETのスイッチオンの波形。10Ωゲート抵抗が用いられ,ゲート電圧は-8から+25Vで駆動される。

ウ 「Figure 6 SiC DMOSFET turn-off waveform switching 5 Amps at 600 Volts. A 10 Ω gate resistor is used and the gate voltage is driven from +25 to -8 Volts.」(1133頁左下欄図6のキャプション)
(訳) 図6 600V,5Aのスイッチングにおける,SiC DMOSFETのスイッチオフの波形。10Ωゲート抵抗が用いられ,ゲート電圧は+25から-8Vで駆動される。

(2)甲4発明
前記(1)イ,ウより電源の変動は600Vであり,前記(1)アよりスイッチのオン・オフ時間は20nsであるから,甲第4号証には,次の発明(以下,「甲4発明」という。)が記載されていると認められる。

「30V/nsのスイッチング速度で動作するSiC MOSFET。」

5 甲第5号証の記載と甲5発明
(1)甲第5号証
甲第5号証には,次のとおりの記載がある。
「【0013】
そして,p型ベース層33とn^(-)型ドリフト層32との間のpn接合部における電界強度のピークが炭化珪素の絶縁破壊電界強度(例えば,約2MV/cm)に達する前に,ゲートトレンチ35底部のゲート酸化膜36が酸化膜の絶縁破壊電界強度(例えば,約10MV/cm)に先に達してしまい,理論耐圧よりも低い電圧で絶縁破壊を起こしてしまうという問題がある。」

(2)甲5発明
甲第5号証には,次の発明(以下,「甲5発明」という。)が記載されていると認められる。

「ゲート酸化膜の絶縁破壊強度が10MV/cmであること。」

6 甲第6号証の記載と甲6発明
(1)甲第6号証
甲第6号証には,次のとおりの記載がある。
「【0015】
図13に示すように,UMOSFETにおいては,p型ベース領域33とn^(-)型ドリフト層32との間のpn接合部41における電界強度のピークが炭化珪素の絶縁破壊電界強度(例えば,約2MV/cm)に達する前に,ゲートトレンチ35底部のゲート酸化膜36が酸化膜の絶縁破壊電界強度(例えば,約10MV/cm)に先に達してしまい,理論耐圧よりも低い電圧で絶縁破壊を起こしてしまうという問題がある。
【0016】
ここで,シリコン半導体を用いた場合,シリコンの絶縁破壊電界強度は約0.2MV/cmであり,酸化膜の絶縁破壊電界強度(例えば,約10MV/cm)より2桁低いため,ほとんどの場合,pn接合部41で先に絶縁破壊が起きる。しかしながら,炭化珪素(例えば,4H)を用いた場合,炭化珪素の絶縁破壊電界強度が2MV/cmと比較的大きく,酸化膜の絶縁破壊電界強度(例えば,約10MV/cm)と1桁しか違わないので,酸化膜で先に絶縁破壊が起きる可能性がシリコン半導体に比べて高くなる。」

(2)甲6発明
甲第6号証には,次の発明(以下,「甲6発明」という。)が記載されていると認められる。

「ゲート酸化膜の絶縁破壊強度が10MV/cmであること。」

7 甲第7号証の記載と甲7発明
(1)甲第7号証
甲第7号証には,次のとおりの記載がある。

ア 「【0024】
【発明の実施の形態】(第1実施形態)図1に,本発明の第1実施形態における半導体装置を示す。図1(a)は半導体装置のレイアウト図(上面図),図1(b)は図1(a)のA-A断面図,図1(c)は図1(a)のB-B断面図である。
【0025】図1に示すように,n^(+)型基板1の上には,例えば不純物濃度が1×10^(17)cm^(-3)以下とされたn^(-)型層2が形成されている。これらn^(+)型基板1及びn^(-)型層2によって半導体基板が構成されている。この半導体基板には複数のパワーMOSFETが備えられるセル部と,セル部の外周を囲むように備えられる外周部耐圧部とが形成される。
【0026】セル部は次のように構成されている。n^(-)型層2の表層部には,このn^(-)型層2の表面で終端するp型チャネルウェル3が形成されていると共に,p型チャネルウェル3よりも接合深さが深くされたp^(+)型ディープウェル4が形成されている。これらは,p型チャネルウェル3が例えば表面濃度5×10^(17)cm^(-3)以下,p^(+)型ディープウェル4が例えば表面濃度5×10^(17)cm^(-3)以上で構成されている。
【0027】また,p型チャネルウェル3の表層部には,このp型チャネルウェル3の表面で終端するn^(+)型ソース領域5が形成され,p型チャネルウェル3のうちn^(+)型ソース領域5とn^(-)型層2との間に挟まれた表面部分によりチャネル領域6が設定されるようになっている。
【0028】また,p型チャネルウェル3の表層部のうちn^(+)型ソース領域5を挟んでチャネル領域6が形成される部位の反対側には,p^(+)型コンタクト領域7が形成されている。
【0029】また,半導体基板の表面のうち少なくともチャネル領域6の上には,ゲート酸化膜8を介してPoly-Siゲート9が形成されている。このPoly-Siゲート9を覆うように熱酸化膜10および層間絶縁膜11が形成されており,層間絶縁膜11の上にソース電極12が形成されている。このソース電極12は,層間絶縁膜11およびゲート酸化膜8に形成されたコンタクトホールを介してn^(+)型ソース領域5およびp^(+)型コンタクト領域7に電気的に接続されている。
【0030】さらに,n^(+)型基板1の裏面側にはドレイン電極13が形成されている。そして,これら各構成によりパワーMOSFETが構成され,このようなパワーMOSFETが複数個備えられた構成となっている。
【0031】一方,外周部耐圧部は次のように構成されている。n^(-)型層2の表層部には,このn^(-)型層2の表層部で終端する外周部p型ウェル領域14が形成されている。この外周部p型ウェル領域14は部分的に熱拡散によって形成されており,この熱拡散によって形成された部分14aにおいて不純物濃度が薄く構成されている。また,外周部p型ウェル領域14の表層部には,この外周部p型ウェル領域14の表面で終端するようにp^(+)型コンタクト領域15が形成されている。
【0032】また,p^(+)型ウェル領域14の表面には,ゲート酸化膜8と共に厚さ1.2μmのフィールド酸化膜16が形成されている。具体的には,外周部耐圧部のうちセル部に近い側がゲート酸化膜8となっており,セル部から離れるとフィールド酸化膜16となっている。これらゲート酸化膜8とフィールド酸化膜16との継ぎ目の位置が,上述した外周部p型ウェル領域14のうち不純物濃度が薄く構成された部分と対応するように構成されている。例えば,この継ぎ目の位置は,外周部p型ウェル領域14のセル部側の端部から0.5μm以上セル部の外周側に位置している。
【0033】そして,これらゲート絶縁膜8およびフィールド酸化膜16を介してPoly-Siゲート9が延設され,Poly-Siゲート9を覆うように熱酸化膜10および層間絶縁膜11が形成されていると共に,層間絶縁膜11の上にソース電極12およびゲート電極17が形成されている。
【0034】さらに,p^(+)型ウェル領域14よりも外周において,n^(-)型層2の表面にはn^(+)型領域18が形成され,このn^(+)型領域18の表面にはn^(+)型領域18と電気的に接続されたEQR19が形成が形成されている。」

イ 図1には,以下の内容が記載されている。
「n型基板1と,
n型基板上の上面に形成されたn^(-)型層2と,
n^(-)型層2の表層の一部に複数形成されたp型チャネルウェル3と,
前記複数のp型チャネルウェル3の各々の表層の一部に形成されたn^(+)型ソース領域5と,
前記p型チャネルウェル3とは,別の領域に形成された外周部p型ウェル領域14と,
前記p型チャネルウェル3とn^(+)型ソース領域5及び外周部p型ウェル領域14上の前記前記p型チャネルウェル3側に形成されたゲート絶縁膜8と,
前記外周部p型ウェル領域14の前記p型チャネルウェル3側と反対側に形成されたフィールド酸化膜16と,
前記フィールド酸化膜16及び前記ゲート絶縁膜上に形成されたPoly-Siゲート電極9と,
前記p型チャネルウェル3内に形成されたコンタクトホール,及び前記外周部p型ウェル領域14上に形成されたコンタクホールを介して前記p型チャネルウェル3と前記外周部p型ウェル領域14とを電気的に接続するソース電極12と,
前記Poly-Siゲート電極9と電気的に接続されたゲート電極17と,
n型基板1の裏面に設けられたドレイン電極13と,
を備えた縦型MOS型パワー半導体装置。 」

(2)甲7発明
一般に「ゲート酸化膜」と「フィールド酸化膜」の膜厚は,フィールド酸化膜のほうが膜厚が大きいという技術常識を考慮すると,甲第7号証には,次の発明(以下,「甲7発明」という。)が記載されていると認められる。

「n型基板1と,
n型基板上の上面に形成されたn^(-)型層2と,
n^(-)型層2の表層の一部に複数形成されたp型チャネルウェル3と,
前記複数のp型チャネルウェル3の各々の表層の一部に形成されたn^(+)型ソース領域5と,
前記p型チャネルウェル3とは,別の領域に形成された外周部p型ウェル領域14と,
前記p型チャネルウェル3とn^(+)型ソース領域5及び外周部p型ウェル領域14上の前記前記p型チャネルウェル3側に形成されたゲート絶縁膜8と,
前記外周部p型ウェル領域14の前記p型チャネルウェル3側と反対側に形成されたフィールド酸化膜16と,
前記フィールド酸化膜16及び前記ゲート絶縁膜8上に形成されたPoly-Siゲート電極9と,
前記p型チャネルウェル3内に形成されたコンタクトホール,及び前記外周部p型ウェル領域14上に形成されたコンタクホールを介して前記p型チャネルウェル3と前記外周部p型ウェル領域14とを電気的に接続するソース電極12と,
前記Poly-Siゲート電極9と電気的に接続されたゲート電極17と,
n型基板1の裏面に設けられたドレイン電極13と,
を備えた縦型MOS型パワー半導体装置。」

8 甲第8号証の記載と甲8発明
(1)甲第8号証
甲第8号証には,次のとおりの記載がある。
「【0052】
ここで,第2のソース電極9を形成するフォトリソグラフィーの位置合わせ精度を考えると,第2のソース電極9は第1のソース電極8よりも少なくとも1μm以上広く作ることが好ましい。このようにすることによって,1μmの位置合わせずれがあっても,第1のソース電極8の上面および側面を第2のソース電極9で覆うことができる。
【0053】
次に,図2(g)に示す工程で,塩素系ガスを用いたRIEによってアルミニウム膜16(図2(f)に示す)をパターニングする。これにより,ゲート絶縁膜6の上にゲート電極10を形成すると同時に,ゲート電極10と同一材料のアルミニウムからなり,第1のソース電極8の上面および側面を完全に覆う第2のソース電極9を形成する。
【0054】
次に,図2(h)に示す工程で,基板上に,第2のソース電極9およびゲート電極10を覆う厚さ1μmのシリコン酸化膜からなる層間絶縁膜11を形成する。その後,CF_(4)やCHF_(3)等のフッ化炭素系のガスを用いたRIEを行うことにより,層間絶縁膜11に第2のソース電極9およびゲート電極10に到達するコンタクトホール12を開口する。このとき,第2のソース電極9およびゲート電極10の材料であるアルミニウムがエッチングストッパーの役目を果たす。」

(2)甲8発明
前記(1)の【0052】には,フォトリソグラフィーの位置合わせ精度誤差として1μmであることが記載され,また,【0054】には,層間絶縁膜11の厚みが1μmであることが記載されているから,甲第8号証には,次の発明(以下,「甲8発明」という。)が記載されていると認められる。

「フォトリソグラフィーの位置合わせ精度誤差と層間絶縁膜の厚みが同程度であること。」

第5 申立理由についての判断
1 本件発明1について
(1)取消理由1について
前記第3の1(1)について,本件発明1は,甲第1号証と甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明1と甲1発明の対比
まず,本件発明1と甲1発明とを対比する。

(ア)甲1発明の「炭化珪素よりなる半導体基板1」は,本件発明1の「炭化珪素半導体基板」に相当する。

(イ)甲1発明の「半導体基板上1の上面に形成されたn^(-)型炭化エピタキシャル成長層2」は,縦型MOSFETがオン状態の際,キャリアである電子がドレインに印加された電圧によってドリフトして移動する半導体層として機能するから,前記(ア)を考慮すると,本件発明1の「前記炭化珪素半導体基板の第1の主面に形成された第1導電型の炭化珪素材料を用いたドリフト層」に相当する。

(ウ)甲1発明の「前記炭化珪素エピタキシャル層の表層の一部に複数形成されたp^(+)型ベース領域3」は,前記(イ)を考慮すると,本件発明1の「前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域」に相当する。

(エ)甲1発明の「前記p^(+)型ベース領域3の各々の表層の一部に形成されたn^(+)型のソース領域4」は,前記(ウ)を考慮すると,本件発明1の「複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域」に相当する。

(オ)甲1発明の「前記n^(-)型炭化珪素エピタキシャル成長層2の表層のp^(+)型ベース領域3とは別の領域に形成された接合用p^(+)型領域20」は,前記(イ),(ウ)を考慮すると,本件発明の「前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域」に相当する。

(カ)甲1発明の「複数の前記p^(+)型ベース領域3とn^(+)型のソース領域4の上および接合用p^(+)型領域20上の前記p^(+)型ベース領域3側に形成されたゲート絶縁膜7」は,前記(ウ)ないし(オ)を考慮すると,本件発明1の「複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜」に相当する。

(キ)甲1発明の「接合用p^(+)型領域20上の前記p^(+)型ベース領域3側とは反対側に厚肉形成された絶縁膜23」は,絶縁膜として厚肉形成されているとの記載からゲート絶縁膜よりも膜厚が大きいものと認められるので,前記(ウ),(オ),(カ)を考慮すると,本件発明1の「前記第2のウェル領域の上の前記第1ウェル領域側とは反対型に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。

(ク)甲1発明の「前記絶縁膜23及び前記ゲート絶縁膜7上に形成されたゲート電極層8」は,前記カ,キを考慮すると,本件発明1の「前記フィールド絶縁膜上及び前記ゲート絶縁膜上に形成されたゲート電極」に相当する。

(ケ)甲1発明の「前記炭化珪素よりなる半導体基板1の裏面に設けられたドレイン電極11」は,前記(ア)を考慮すると,本件発明1の「前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極」に相当する。

(コ)甲1発明の「縦型パワーMOSFET」は,本件発明1の「電力用半導体装置」に相当する。

すると,本件発明1と甲1発明とは,下記(サ)の点で一致し,下記(シ)の点で相違する。

(サ)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(シ)相違点
相違点(1)
本件発明1では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記ウェルコンタクトホールの位置(Q)から前記ゲート絶縁膜と前記フィールド絶縁膜との境界(R)までの距離をx_(R)として,d_(ox)を前記ゲート絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態の前記ドレイン電極の電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数1である」のに対して,甲1発明では、前記所定の数式関係について明記されていない点。
相違点(2)
本件発明1では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲1発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明1では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲1発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
相違点(1)について検討する。
本件発明1は,高速でスイッチングするMOSFETを備えた電力用半導体装置において,スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる,信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり(本件明細書【0012】参照),当該絶縁破壊が起こるメカニズムとして,電力用半導体装置のMOSFETをオン状態からオフ状態にスイッチングするときに,MOSFETのドレイン電圧,すなわち,ドレイン電極の電圧が急激に上昇し,このドレイン電圧の上昇により,オフ状態時になるとPウェルとN^(-)ドレイン層との間にできる空乏層容量を介して,ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している(本件明細書【0006】)。そして,ゲートパッド下のPウェルの面積は非常に大きいので,ゲートパッド下のPウェルに変位電流が流れると,面積が大きなPウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために,Pウェル内に無視し得ない値の電圧が発生し,その結果,Pウェルがフィールドプレートを介してソース電極(通常アース電位に接続される)と電気的に接続されている箇所(コンタクトホール)から平面方向の距離が大きなPウェル内の位置では比較的大きな電位を発生し,ゲート電極とソース電極間の絶縁破壊を引き起こすことから(本件明細書【0009】参照),第2ウェル領域内のウェルコンタクトホールからの距離が最も大きい位置とウェルコンタクホールを結ぶ直線領域において,ゲート絶縁膜の絶縁破壊を引き起こさないという技術的課題に対する解決手段を見いだしたのが本件発明1と解される。ここで,この技術的課題については,本件発明1が特定の構造を有する電力用半導体装置について変位電流の流れに着目して独自に見いだしたものであり,甲第1号証,甲第3ないし甲第6号証を含めて当該技術的課題は開示されておらず,また,一般に知られている公知の技術的課題とも認められない。
そして,相違点(1)として記載された所定の数式関係は,本件発明1において見いだした独自の技術的課題に対する解決手段と位置づけられ,想到することは当業者にとって困難である。
以上の検討から,本件発明1は,当業者が甲第1号証と甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
したがって,本件発明1は甲第1号証と甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明1に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

(2)取消理由2について
前記第3の1(2)について,本件発明1は,甲第2号証と甲第1及び甲第3ないし甲第6号証により進歩性を有しないという点について検討する。
ア 本件発明1と甲2発明の対比
まず,本件発明1と甲2発明とを対比する。

(ア)甲2発明の「n^(+)型炭化珪素半導体基板301」は,本件発明1の「炭化珪素半導体基板」に相当する。

(イ)甲2発明の「前記半導体基板301上に形成されたn^(-)型炭化珪素半導体層302」は,前記(ア)を考慮すると,本件発明1の「前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層」に相当する。

(ウ)甲2発明の「前記n^(-)型炭化珪素半導体層302の一部に複数形成されたp型ベース層303」は,縦型MOSFETがオン状態の際,キャリアである電子がドレインに印加された電圧によってドリフトして移動する半導体層として機能するから,前記(ア),(イ)を考慮すると,本件発明1の「前記炭化珪素半導体基板の第1の主面に形成された第1導電型の炭化珪素材料を用いたドリフト層」に相当する。

(エ)甲2発明の「複数の前記p型ベース層303の各々の表層の一部に形成されたn^(+)型ソース層305」は,前記(ウ)を考慮して,本件発明1の「前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域」に相当する。

(オ)甲2発明の「前記n^(-)型炭化珪素半導体層302の,前記p型ベース層302とは別の領域に形成されたp型領域307」は,前記(イ),(ウ)を考慮して,本件発明1の「前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と」に相当する。

(カ)甲2発明の「複数のp型ベース層303と前記n^(+)型ソース層305の上及び前記p型領域307上のp型ベース層303側に形成された酸化膜309」は,ゲート酸化膜として機能するとの記載(前記第2の2(1)オ【0099】参照)から,前記(ウ)ないし(オ)を考慮して,本件発明1の「複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜」に相当する。

(キ)甲2発明の「前記p型領域307上の前記p型ベース層303側とは反対側に形成された酸化膜360」は,所定の膜厚を有することが記載されており(前記第2の2(1)オ【0099】参照),ゲート酸化膜は一般に薄膜層であることから,前記(ウ)を考慮して,本件発明1の「前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。

(ク)甲2発明の「前記酸化膜360上及び前記酸化膜309上に形成されたゲート電極層306」は,前記(カ),(キ)を考慮して,本件発明1の「前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極」に相当する。

(ケ)甲2発明の「炭化珪素半導体基板の裏面に設けられたドレイン電極313」は,前記(ア)を考慮して,「前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極」に相当する。

(コ)甲2発明の「縦型パワーMOSFET」は,本件発明1の「電力用半導体装置」に相当する。

すると,本件発明1と甲2発明とは,下記(サ)の点で一致し,下記(シ)の点で相違する。

(サ)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(シ)相違点
相違点(1)
本件発明1では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記ウェルコンタクトホールの位置(Q)から前記ゲート絶縁膜と前記フィールド絶縁膜との境界(R)までの距離をx_(R)として,d_(ox)を前記ゲート絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,NDを前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態の前記ドレイン電極の電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数1である」のに対して,甲2発明では、前記所定の数式関係について明記されていない点。
相違点(2)
本件発明1では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲2発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明1では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲2発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記1(1)イと同様の理由により,本件発明1は,当業者が甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
したがって,本件発明1は甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明1に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

(3)取消理由3について
前記第3の1(3)について,本件発明1は,甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。

ア 本件発明1と甲7発明の対比
まず,本件発明1と甲7発明とを対比する。

(ア)甲7発明の「n型基板1」は,下記相違点(2)を除いて,本件発明1の「半導体基板」に相当する。

(イ)甲7発明の「n型基板1上の上面に形成されたn^(-)型層2」は,縦型MOSFETがオン状態の際,キャリアである電子がドレインに印加された電圧によってドリフトして移動する半導体層として機能するから,前記(ア)を考慮すると,下記相違点(2)を除いて,本件発明1の「前記半導体基板の第1の主面に形成された,第1導電型のドリフト層」に相当する。

(ウ)甲7発明の「n^(-)型層2の表層の一部に複数形成されたp型チャネルウェル3」は,前記(イ)を考慮して,本件発明1の「前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域」に相当する。

(エ)甲7発明の「前記複数のp型チャネルウェル3の各々の表層の一部に形成されたn^(+)型ソース領域5」は,前記(ウ)を考慮すると,本件発明1の「複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域」に相当する。

(オ)甲7発明の「前記p型チャネルウェル3とは,別の領域に形成された外周部p型ウェル領域14」は,前記(ウ)を考慮すると,本件発明1の「複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域」に相当する。

(カ)甲7発明の「前記p型チャネルウェル3とn^(+)型ソース領域5及び外周部p型ウェル領域14上の前記前記p型チャネルウェル3側に形成されたゲート絶縁膜8」は,本件発明1の「複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜」に相当する。

(キ)甲7発明の「前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜16」は,本件発明1の「前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。

(ク)甲7発明の「前記フィールド酸化膜16及び前記ゲート絶縁膜8上に形成されたPoly-Siゲート電極9」は,前記(カ),(キ)を考慮すると,本件発明1の「前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極」に対応する。

(ケ)甲7発明の「n型基板1の裏面に設けられたドレイン電極13」は,前記(ア)を考慮すると,下記相違点(2)を除いて,「前記半導体基板の第2の主面に設けられたドレイン電極」に相当する。

(コ)甲7発明の「縦型MOS型パワー半導体装置」は,本件発明1の「電力用半導体装置」に相当する。

すると,本件発明1と甲7発明とは,下記(サ)の点で一致し,下記(シ)の点で相違する。

(サ)一致点
「半導体基板と,
前記半導体基板の第1の主面に形成された,第1導電型のドリフト層と,前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(シ)相違点
相違点(1)
本件発明1では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記ウェルコンタクトホールの位置(Q)から前記ゲート絶縁膜と前記フィールド絶縁膜との境界(R)までの距離をx_(R)として,d_(ox)を前記ゲート絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態の前記ドレイン電極の電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数1である」のに対して,甲7発明では、前記所定の数式関係について明記されていない点。
相違点(2)
本件発明1は,炭化珪素基板,炭化珪素材料を用いたドリフト層であるのに対して,甲7発明は,基板及びドリフト層について材料を明記していない点。
相違点(3)
本件発明1では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲7発明では,「ソースパッド」を有しない点。
相違点(4)
本件発明1では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲7発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記1(1)イと同様の理由により,本件発明1は,当業者が甲第7号証と甲第1ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
したがって,本件発明1は甲第7号証と甲第1ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明1に係る特許は特許法第29条第2項の規定に違反してされたものではない。

2 本件発明2について
(1)取消理由1について
前記第3の1(1)について,本件発明2は,甲第1号証と甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明2と甲1発明の対比
まず,本件発明2と甲1発明とを対比する。
本件発明2は,本件発明1と一部構成が重なることから,前記1(1)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明2と甲1発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備える電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明2では,「前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置(P’)から最近接の前記ウェルコンタクトホールの位置(Q’)を結ぶ直線上で,P’Q’間の距離をx_(P’)とし,前記ウェルコンタクトホールの位置(Q’)から前記ゲート絶縁膜と前記フィールド絶縁膜との境界(R’)までの距離をx_(R’)として,d_(ox)を前記ゲート絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態の前記ドレイン電極の電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数2である」のに対して,甲1発明では,前記所定の数式関係について明記されていない点。
相違点(2)
本件発明2では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲1発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明2では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲1発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
相違点(1)について検討する。
本件発明2は,本件発明1と同様に,高速でスイッチングするMOSFETを備えた電力用半導体装置において,スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる,信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり(本願明細書【0012】参照),当該絶縁破壊が起こるメカニズムとして,電力用半導体装置のMOSFETをオン状態からオフ状態にスイッチングするときに,MOSFETのドレイン電圧,すなわち,ドレイン電極の電圧が急激に上昇し,このドレイン電圧の上昇により,オフ状態時になるとPウェルとN^(-)ドレイン層との間にできる空乏層容量を介して,ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している(本願明細書【0006】)。そして,ゲートパッド下のPウェルの面積は非常に大きいので,ゲートパッド下のPウェルに変位電流が流れると,面積が大きなPウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために,Pウェル内に無視し得ない値の電圧が発生し,その結果,Pウェルがフィールドプレートを介してソース電極(通常アース電位に接続される)と電気的に接続されている箇所(コンタクトホール)から平面方向の距離が大きなPウェル内の位置では比較的大きな電位を発生し,ゲート電極とソース電極間の絶縁破壊を引き起こすことから(本願明細書【0009】参照),フィールド絶縁膜の下部の第2ウェル領域のうち,第1ウェル領域から遠い側の第2ウェル領域の外周の各位置から最近接のウェルコンタクトホールを結ぶ直線領域において,ゲート絶縁膜の絶縁破壊を引き起こさないという技術的課題に対する解決手段を見いだしたのが本件発明2と解される。ここで,この技術的課題については,本件発明2が特定の構造を有する電力用半導体装置について変位電流の流れに着目して独自に見いだしたものであり,甲第1号証,甲第3ないし甲第6号証を含めて当該技術的課題は開示されておらず,また,一般に知られている公知の技術的課題とも認められない。
そして,相違点(1)として記載された所定の数式関係は,本件発明2において見いだした独自の技術的課題に対する解決手段と位置づけられ,想到することは当業者にとって困難である。
以上の検討から,本件発明2は,当業者が甲第1号証と甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
したがって,本件発明2は甲第1号証と甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明2に係る特許は特許法第29条第2項の規定に違反してされたものではない。

(2)取消理由2について
前記第3の1(2)について,本件発明2は,甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明2と甲2発明の対比
まず,本件発明2と甲2発明とを対比する。
本件発明2は,本件発明1と一部構成が重なることから,前記1(2)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明2と甲2発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明2では,「前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置(P’)から最近接の前記ウェルコンタクトホールの位置(Q’)を結ぶ直線上で,P’Q’間の距離をx_(P’)とし,前記ウェルコンタクトホールの位置(Q’)から前記ゲート絶縁膜と前記フィールド絶縁膜との境界(R’)までの距離をx_(R’)として,d_(ox)を前記ゲート絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態の前記ドレイン電極の電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数2である」のに対して,甲2発明では,前記所定の数式関係について明記されていない点。
相違点(2)
本件発明2では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲2発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明2では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲2発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記2(1)イと同様の理由により,本件発明2は,当業者が甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明2は,甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明2に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

(3)取消理由3について
前記第3の1(3)について,本件発明2は,甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明2と甲7発明の対比
まず,本件発明2と甲7発明とを対比する。
本件発明2は,本件発明1と一部構成が重なることから,前記1(3)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明2と甲7発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「半導体基板と,
前記半導体基板の第1の主面に形成された,第1導電型のドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明2では,「前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置(P’)から最近接の前記ウェルコンタクトホールの位置(Q’)を結ぶ直線上で,P’Q’間の距離をx_(P’)とし,前記ウェルコンタクトホールの位置(Q’)から前記ゲート絶縁膜と前記フィールド絶縁膜との境界(R’)までの距離をx_(R)’として,d_(ox)を前記ゲート絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態の前記ドレイン電極の電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数2である」のに対して,甲7発明では、前記所定の数式関係について明記されていない点。
相違点(2)
本件発明2は,炭化珪素基板,炭化珪素材料を用いたドリフト層であるのに対して,甲7発明は,基板及びドリフト層について材料を明記していない点。
相違点(3)
本件発明2では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲7発明では,「ソースパッド」を有しない点。
相違点(4)
本件発明2では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲7発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記2(1)イと同様の理由により,本件発明2は,当業者が甲第7号証と甲第1ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明2は,甲第7号証と甲第1ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明2に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

3 本件発明3について
(1)取消理由1について
前記第3の1(1)について,本件発明3は,甲第1号証と甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明3と甲1発明の対比
まず,本件発明3と甲1発明とを対比する。
本件発明3は,本件発明1と一部構成が重なることから,前記1(1)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明3と甲1発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備える電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明3では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置(Q)から最も離れた位置に前記ゲート電極がある位置(S)と前記ウェルコンタクトホールの位置(Q)との距離をx_(S)として,d_(FL)を前記フィールド絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態のドレイン電圧とし,Emaxが10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数3である」のに対して,甲1発明では,前記所定の数式関係について明記されていない点。
相違点(2)
本件発明3では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲1発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明3では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲1発明では,「ゲートパッド」を有しない点。

イ 相違点に対する判断
相違点(1)について検討する。
本件発明3は,本件発明1と同様に,高速でスイッチングするMOSFETを備えた電力用半導体装置において,スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる,信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり(本件明細書【0012】参照),当該絶縁破壊が起こるメカニズムとして,電力用半導体装置のMOSFETをオン状態からオフ状態にスイッチングするときに,MOSFETのドレイン電圧,すなわち,ドレイン電極の電圧が急激に上昇し,このドレイン電圧の上昇により,オフ状態時になるとPウェルとN^(-)ドレイン層との間にできる空乏層容量を介して,ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している(本件明細書【0006】)。そして,ゲートパッド下のPウェルの面積は非常に大きいので,ゲートパッド下のPウェルに変位電流が流れると,面積が大きなPウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために,Pウェル内に無視し得ない値の電圧が発生し,その結果,Pウェルがフィールドプレートを介してソース電極(通常アース電位に接続される)と電気的に接続されている箇所(コンタクトホール)から平面方向の距離が大きなPウェル内の位置では比較的大きな電位を発生し,ゲート電極とソース電極間の絶縁破壊を引き起こすことから(本件明細書【0009】参照),第2ウェル領域内のウェルコンタクトホールまでの距離が最も大きい位置から最近接のウェルコンタクトホールを結ぶ直線領域において,フィールド絶縁膜の絶縁破壊を引き起こさないという技術的課題に対する解決手段を見いだしたのが本件発明3と解される。ここで,この技術的課題については,本件発明3が特定の構造を有する電力用半導体装置について変位電流の流れに着目して独自に見いだしたものであり,甲第1号証,甲第3ないし甲第6号証を含めて当該技術的課題は開示されておらず,また,一般に知られている公知の技術的課題とも認められない。
そして,相違点(1)として記載された所定の数式関係は,本件発明3において見いだした独自の技術的課題に対する解決手段と位置づけられ,想到することは当業者にとって困難である。
以上の検討から,本件発明3は,当業者が甲第1号証と甲第3ないし甲第6号証に記載された発明によって容易に発明をすることができたものとは認められない。

ウ 小括
したがって,本件発明3は甲第1号証と甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明3に係る特許は特許法第29条第2項の規定に違反してされたものではない。

(2)取消理由2について
前記第3の1(2)について,本件発明3は,甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明3と甲2発明の対比
まず,本件発明3と甲2発明とを対比する。
本件発明3は,本件発明1と一部構成が重なることから,前記1(2)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明3と甲1発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明3では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置(Q)から最も離れた位置に前記ゲート電極がある位置(S)と前記ウェルコンタクトホールの位置(Q)との距離をx_(S)として,d_(FL)を前記フィールド絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態のドレイン電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数3である」のに対して,甲2発明では,前記所定の数式関係について明記されていない点。
相違点(2)
本件発明3では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲2発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明3では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲2発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記3(1)イと同様の理由により,本件発明3は,当業者が甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明3は,甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明3に係る特許は特許法第29条第2項の規定に違反してされたものではない。

(3)取消理由3について
前記第3の1(3)について,本件発明3は,甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明3と甲7発明の対比
まず,本件発明3と甲7発明とを対比する。
本件発明3は,本件発明1と一部構成が重なることから,前記1(3)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明3と甲7発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「半導体基板と,
前記半導体基板の第1の主面に形成された,第1導電型のドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明3では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置(Q)から最も離れた位置に前記ゲート電極がある位置(S)と前記ウェルコンタクトホールの位置(Q)との距離をx_(S)として,d_(FL)を前記フィールド絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態のドレイン電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数3である」のに対して,甲7発明では、前記所定の数式関係について明記されていない点。
相違点(2)
本件発明3は,炭化珪素基板,炭化珪素材料を用いたドリフト層であるのに対して,甲7発明は,基板及びドリフト層について材料を明記していない点。
相違点(3)
本件発明3では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲7発明では,「ソースパッド」を有しない点。
相違点(4)
本件発明3では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲7発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記3(1)イと同様の理由により,本件発明3は,当業者が甲第7号証と甲第1ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明3は,甲第7号証と甲第1ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明3に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

4 本件発明4について
(1)取消理由1について
前記第3の1(1)について,本件発明4は,甲第1号証と甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明4と甲1発明の対比
まず,本件発明4と甲1発明とを対比する。
本件発明4は,本件発明1と一部構成が重なることから,前記1(1)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明4と甲1発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備える電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明4では,「前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置(P’)から最近接の前記ウェルコンタクトホールの位置(Q’)を結ぶ直線上で,P’Q’間の距離をx_(P’)とし,前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置(Q’)から最も離れた位置に前記ゲート電極がある位置(S’)までの距離をx_(S’)とし,d_(FL)を前記フィールド絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態のドレイン電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数4である」のに対して,甲1発明では,前記所定の数式関係について明記されていない点。
相違点(2)
本件発明4では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲1発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明4では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲1発明では,「ゲートパッド」を有しない点。

イ 相違点に対する判断
相違点(1)について検討する。
本件発明4は,本件発明1と同様に,高速でスイッチングするMOSFETを備えた電力用半導体装置において,スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる,信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり(本件明細書【0012】参照),当該絶縁破壊が起こるメカニズムとして,電力用半導体装置のMOSFETをオン状態からオフ状態にスイッチングするときに,MOSFETのドレイン電圧,すなわち,ドレイン電極の電圧が急激に上昇し,このドレイン電圧の上昇により,オフ状態時になるとPウェルとN^(-)ドレイン層との間にできる空乏層容量を介して,ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している(本件明細書【0006】)。そして,ゲートパッド下のPウェルの面積は非常に大きいので,ゲートパッド下のPウェルに変位電流が流れると,面積が大きなPウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために,Pウェル内に無視し得ない値の電圧が発生し,その結果,Pウェルがフィールドプレートを介してソース電極(通常アース電位に接続される)と電気的に接続されている箇所(コンタクトホール)から平面方向の距離が大きなPウェル内の位置では比較的大きな電位を発生し,ゲート電極とソース電極間の絶縁破壊を引き起こすことから(本件明細書【0009】参照),フィールド絶縁膜の下部の第2ウェル領域のうち最も第1ウェル領域側から遠い側の第ウェル領域の外周の各位置から最近接のウェルコンタクトホールを結ぶ直線領域において,フィールド絶縁膜の絶縁破壊を引き起こさないという技術的課題に対する解決手段を見いだしたのが本件発明4と解される。ここで,この技術的課題については,本件発明4が特定の構造を有する電力用半導体装置について変位電流の流れに着目して独自に見いだしたものであり,甲第1号証,甲第3ないし甲第6号証を含めて当該技術的課題は開示されておらず,また,一般に知られている公知の技術的課題とも認められない。
そして,相違点(1)として記載された所定の数式関係は,本件発明4において見いだした独自の技術的課題に対する解決手段と位置づけられ,想到することは当業者にとって困難である。
以上の検討から,本件発明4は,当業者が甲第1号証と甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明4は,甲第7号証と甲第1ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明4に係る特許は特許法第29条第2項の規定に違反してされたものではない。

(2)取消理由2について
前記第3の1(2)について,本件発明4は,甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明4と甲2発明の対比
まず,本件発明4と甲2発明とを対比する。
本件発明4は,本件発明1と一部構成が重なることから,前記1(2)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明4と甲2発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「炭化珪素半導体基板と,
前記炭化珪素半導体基板の第1の主面に形成された,第1導電型の炭化珪素材料を用いたドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記炭化珪素半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明4では,「前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置(P)から最近接の前記ウェルコンタクトホールの位置(Q)までの距離をx_(P)とし,直線PQ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置(Q)から最も離れた位置に前記ゲート電極がある位置(S)と前記ウェルコンタクトホールの位置(Q)との距離をxSとして,d_(FL)を前記フィールド絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態のドレイン電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数3である」のに対して,甲2発明では,前記所定の数式関係について明記されていない点。
相違点(2)
本件発明4では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲2発明では,「ソースパッド」を有しない点。
相違点(3)
本件発明4では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲2発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記4(1)イと同様の理由により,本件発明4は,当業者が甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明4は,甲第2号証と甲第1及び甲第3ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明4に係る特許は特許法第29条第2項の規定に違反してされたものではない。

(3)取消理由3について
前記第3の1(3)について,本件発明4は,甲第7号証と甲第1ないし甲第6号証に記載された発明により進歩性を有しないという点について検討する。
ア 本件発明4と甲7発明の対比
まず,本件発明4と甲7発明とを対比する。
本件発明4は,本件発明1と一部構成が重なることから,前記1(3)ア(ア)ないし(コ)で検討した内容を参照すると,本件発明4と甲7発明とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
「半導体基板と,
前記半導体基板の第1の主面に形成された,第1導電型のドリフト層と,
前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と,
複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と,
前記ドリフト層の表層の,前記第1ウェル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と,
前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と,
前記半導体基板の第2の主面に設けられたドレイン電極と,
を備えた電力用半導体装置。」

(イ)相違点
相違点(1)
本件発明4では,「前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置(P’)から最近接の前記ウェルコンタクトホールの位置(Q’)を結ぶ直線上で,P’Q’間の距離をx_(P’)とし,前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置(Q’)から最も離れた位置に前記ゲート電極がある位置(S’)までの距離をx_(S’)とし,d_(FL)を前記フィールド絶縁膜の厚さ,tをオン状態からオフ状態に切り替わる時間,R_(SH)を前記第2ウェル領域のシート抵抗,ε_(0)を真空の誘電率,ε_(S)を前記ドリフト層の比誘電率,qを素電荷,N_(D)を前記ドリフト層の実効第1導電型不純物濃度,V_(OFF)をオフ状態のドレイン電圧とし,E_(max)が10MV/cmであり,前記ドレイン電極の電圧V_(OFF)の時間微分を10V/nsecとするとき,所定の数式関係を満たし,前記所定の数式が数4である」のに対して,甲7発明では、前記所定の数式関係について明記されていない点。
相違点(2)
本件発明4は,炭化珪素基板,炭化珪素材料を用いたドリフト層であるのに対して,甲7発明は,基板及びドリフト層について材料を明記していない点。
相違点(3)
本件発明4では,「前記第1ウェル領域上に形成されたソースコンタクトホール,および,前記第2ウェル領域上に形成されたウェルコンタクトホールを介して第1ウェル領域と第2ウェル領域とを電気的に接続するソースパッド」を備えるのに対して,甲7発明では,「ソースパッド」を有しない点。
相違点(4)
本件発明4では,「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して,甲7発明では,「ゲートパッド」を有しない点。

イ 相違点についての判断
前記相違点(1)について前記4(1)イと同様の理由により,本件発明4は,当業者が甲第7号証と甲第1ないし甲第6号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。

ウ 小括
本件発明4は,甲第7号証と甲第1ないし甲第6号証に記載された発明によって進歩性は否定されず,本件発明4に係る特許は特許法第29条第2項の規定に違反してされたものではない。

5 本件発明5について
本件発明5は,本件発明1ないし4を引用し,さらに減縮したものであるから,本件発明1ないし4について取消理由1ないし3のいずれによっても進歩性が否定されない以上,甲第1ないし甲第7号証に記載された発明に基づいて本件発明5が進歩性を否定されることはない。
したがって,本件発明5に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

6 本件発明6について
本件発明6は,本件発明1ないし5を引用し,さらに減縮したものであるから,本件発明1ないし5について取消理由1ないし3のいずれによっても進歩性が否定されない以上,甲第1ないし甲第8号証に記載された発明に基づいて本件発明6が進歩性を否定されることはない。なお,甲第8号証には,本件発明6の相違点に関する内容は記載されていない。
したがって,本件発明6に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

7 本件発明7について
本件発明7は,本件発明1ないし6を引用し,さらに減縮したものであるから,本件発明1ないし6について取消理由1ないし3のいずれによっても進歩性が否定されない以上,甲第1ないし甲第7号証に記載された発明に基づいて本件発明7が進歩性を否定されることはない。
したがって,本件発明7に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

8 本件発明8について
本件発明8は,本件発明1ないし7を引用し,さらに減縮したものであるから,本件発明1ないし7について取消理由1ないし3のいずれによっても進歩性が否定されない以上,甲第1ないし甲第7号証に記載された発明に基づいて本件発明8が進歩性を否定されることはない。
したがって,本件発明8に係る特許は,特許法第29条第2項の規定に違反してされたものではない。

第6 むすび

したがって,特許異議の申し立ての理由及び証拠によっては,請求項1ないし8に係る特許を取り消すことはできない。
また,他に請求項1ないし8に係る特許を取り消すべき理由を発見しない。
よって,結論のとおり決定する。
 
異議決定日 2017-06-13 
出願番号 特願2014-233404(P2014-233404)
審決分類 P 1 651・ 121- Y (H01L)
最終処分 維持  
前審関与審査官 早川 朋一  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
須藤 竜也
登録日 2016-09-23 
登録番号 特許第6008145号(P6008145)
権利者 三菱電機株式会社
発明の名称 電力用半導体装置  
代理人 有田 貴弘  
代理人 松井 重明  
代理人 村上 加奈子  
代理人 倉谷 泰孝  
代理人 吉竹 英俊  
代理人 稲葉 忠彦  
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