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審決分類 審判 査定不服 発明同一 取り消して特許、登録 H01L
管理番号 1329388
審判番号 不服2017-706  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2017-01-18 
確定日 2017-07-04 
事件の表示 特願2015- 92719「半導体装置とその製造方法」拒絶査定不服審判事件〔平成27年 7月27日出願公開、特開2015-135992、請求項の数(2)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成16年7月20日に出願された特願2004-210989号の一部を平成22年3月8日に新たな出願とした特願2010-50058号,その一部を平成25年2月1日にさらに新たな出願とした特願2013-18260号,その一部を平成27年4月30日にさらに新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成27年 5月29日 審査請求・手続補正・上申書
平成28年 3月15日 拒絶理由通知
平成28年 5月23日 意見書・手続補正
平成28年 5月31日 出願人名義変更届
平成28年10月14日 拒絶査定(以下,「原査定」という。)
平成29年 1月18日 審判請求・手続補正

第2 原査定の概要
この出願の下記の請求項に係る発明は,その出願の日前の特許出願であって,その出願後に特許掲載公報の発行又は出願公開がされた下記の特許出願の願書に最初に添付された明細書,特許請求の範囲又は図面に記載された発明と同一であり,しかも,この出願の発明者がその出願前の特許出願に係る上記の発明をした者と同一ではなく,またこの出願の時において,その出願人が上記特許出願の出願人と同一でもないので,特許法第29条の2の規定により,特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・請求項 1
・引用文献等 1
出願人は意見書において,上記拒絶理由通知書において引用した出願1の願書に最初に添付した明細書及び図面(以下,「出願1明細書等」という。)には『閾値Vth=0の数式からHJFETのVthがゼロ以上なる条件を求める』という趣旨の記載があるが,Vthを正とするために半導体層7のアクセプタ濃度を高く設定する例のみ開示し,ゲート電極にオン電圧が印加されていないとき,半導体層7が空乏化するか,半導体層7の一部が空乏化される例のみ開示している旨主張している。
上記主張について検討する。上記拒絶理由通知書において引用した出願1明細書等(0027段落ないし0068段落,図1,図5,図8参照)には,バリア層8および半導体層7が完全空乏化することで発生する電位差を考慮した式(1)を満足する条件下で,半導体層7の膜厚を厚くすれば,アクセプタ濃度を小さくしても閾値を正にすることが可能なことが記載されている(図5参照)。出願1明細書等に記載された,バリア層8および半導体層7が完全空乏化することは,出願人が主張する補正された請求項1の式(1)および式(2)の条件を同時に満足することに相当する。また,閾値が正であることは,HJFETがノーマリオフであることを示し,バリア層が完全空乏化していることを意味する。
よって,上記出願人の主張を採用することは出来ず,その他の点については,上記拒絶理由通知書において検討したとおりであるから,本願の請求項1に係る発明は,上記拒絶理由通知書において引用した出願1明細書等に記載された発明であり,特許法第29の2の規定により特許を受けることができないものである。

・請求項 2
・引用文献等 1
上記請求項1で検討したとおり,出願人の主張は採用することはできない。
その他の点については,上記拒絶理由通知書で検討したとおりであるから,本願の請求項2に係る発明は,上記拒絶理由通知書において引用した出願1明細書等に記載された発明であり,特許法第29条の2の規定により特許を受けることができないものである。

<引用文献等一覧>
1.特願2004-54330号(特開2005-244072号)

第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項ないし第6項までの要件を満たしている。
審判請求時の補正によって請求項1,請求項2に「ノーマリオフ動作で動作する」という事項を追加する補正は,特許請求の範囲の減縮を目的とするものであり,同事項は,当初明細書の段落【0001】等に記載されているから,当該補正事項は新規事項を追加するものではない。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1,2に係る発明は,独立特許要件を満たすものである。

第4 本願発明
本願の請求項1,2に係る発明(以下,それぞれ「本願発明1」,「本願発明2」という。)は,平成29年1月18日付けの手続補正で補正された特許請求の範囲の請求項1,2に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
第1層と第2層と表面層が積層され,表面層の表面にゲート電極が接触しているノーマリオフで動作する半導体装置であり,
第1層は,第1種類のGaN系化合物半導体で構成されており,
第2層は,n型の第2種類のGaN系化合物半導体で構成されており,
表面層は,p型のGaN系化合物半導体で構成されており,
第1種類のGaN系化合物半導体のバンドギャップよりも第2種類のGaN系化合物半導体のバンドギャップの方が大きく,
ゲート電極にオン電圧が印加されていないときに,第2層と表面層が実質的に空乏化され,
以下の(1)及び(2)の式を満たすことを特徴とする半導体装置。
Xd<(2εNaVd/(qNd(Na+Nd)))^(1/2) ・・・・(1)
Xa<(2εNdVd/(qNa(Na+Nd)))^(1/2) ・・・・(2)
ここで,Xdは第2層の膜厚であり,Ndは第2層のドナー密度であり,Xaは表面層の膜厚であり,Naは表面層のアクセプタ密度であり,Vdは第2層と表面層で形成される拡散電位であり,εはGaN系化合物半導体の誘電率であり,qは電子電荷の絶対値である。
【請求項2】
第1層と第2層と表面層が積層され,表面層の表面にゲート電極が接触しており,ゲート電極にオン電圧が印加されていないときに,第2層と表面層が実質的に空乏化されるノーマリオフで動作する半導体装置の製造方法であり,
第1種類のGaN系化合物半導体からなる第1層上に,n型であって第1種類のGaN系化合物半導体のバンドギャップよりも大きなバンドギャップを有する第2種類のGaN系化合物半導体からなる第2層をエピタキシャル成長させる第2層成長工程と,
その第2層上に,p型のGaN系化合物半導体からなる表面層をエピタキシャル成長させる表面層成長工程と,
その表面層の表面にゲート電極を形成するゲート電極形成工程を有しており,
以下の(1)及び(2)の式を満たすことを特徴とする製造方法。
Xd<(2εNaVd/(qNd(Na+Nd)))^(1/2) ・・・・(1)
Xa<(2εNdVd/(qNa(Na+Nd)))^(1/2) ・・・・(2)
ここで,Xdは第2層の膜厚であり,Ndは第2層のドナー密度であり,Xaは表面層の膜厚であり,Naは表面層のアクセプタ密度であり,Vdは第2層と表面層で形成される拡散電位であり,εはGaN系化合物半導体の誘電率であり,qは電子電荷の絶対値である。」

第5 先願及び先願発明
1 先願について
(1)先願
原査定の拒絶の理由に引用された特願2004-54330号(特開2005-244072号公報)は,請求人も認めているように誤記であり,特願2003-58021号(特開2004-273486号公報参照)(以下,「先願」という。)が拒絶理由の対象となる正しい出願である。
したがって,以下,先願との関係について検討する。
先願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下,「先願明細書等」という。)には,次の記載がある。
ア 「【請求項6】
前記p型半導体層のp型不純物濃度およびその厚みが,次の(1)式および(2)式を満たすように位置する,請求項2?5のいずれかに記載の半導体装置。
(バリア層がn型不純物を含む場合):
(qN_(A)d_(A)^(2)/2ε)≧-φ_(B)+ΔE_(C)+ΔE_(F)+(qN_(D)d_(D)^(2)/2ε)+ (qσd_(D)/ε)................(1)
(バリア層がn型不純物を含まない場合):
(qN_(A)d_(A)^(2)/2ε)≧-φ_(B)+ΔE_(C)+ΔE_(F)+(qσd_(D)/ε)
.......................(2)
ただし,各記号の意味は次のとおりである。
N_(A)=バリア層内のp型不純物(アクセプタ)濃度
d_(A)=バリア層におけるp型不純物の厚さ
N_(D)=バリア層内のn型不純物(ドナー)濃度
d_(D)=バリア層の厚さ
φ_(B)=ゲート電極とバリア層表面の半導体の電気陰性度の差
ΔE_(C)=バリア層とチャネル層の伝導帯の差
ΔE_(F)=チャネル層における伝導帯からフェルミレベルまでの差
σ=分極電荷
q=電子の電荷
ε=誘電率」
イ 「【0001】
【発明の属する技術分野】
本発明は,半導体装置およびその製造方法に関し,より具体的にはノーマリオフを実現することができる,ヘテロ接合電界効果型の半導体装置およびその製造方法に関するものである。」
ウ 「【0027】
(実施の形態1)
図1は,本発明の実施の形態1における窒化物半導体を含むHJFETの構造を示す図である。図1において,SiC基板1に接してその上に形成されたバッファ層2を介在させて,厚み2μmのノンドープのGaN層からなるチャネル層3がエピタキシャル成長されている。そのチャネル層3の上に,チャネル層とヘテロ接合する,厚み30nmのノンドープのAl_(0.3)Ga_(0.7)Nからなるバリア層8が形成されている。ゲート電極5の下のバリア層8内にp型半導体層7が設けられている。本発明では,図1に示すように,ゲート電極5の下のバリア層8内にp型半導体層7が設けられていることに特徴がある。
【0028】
p型半導体層7は,少なくともゲート電極5の下,すなわち平面的に見てゲート電極と重なり,ゲート電極5とチャネル層3との間に位置させる。p型半導体層7が,上記のように少なくともゲート電極の下にあれば,バリア層の分極による電位差増大を減らす効果を得ることができる。したがって,図2に示すようにp型半導体層7が,ゲート電極5から離れてバリア層8の中に配置されていてもよい。また,p型半導体層7は,ゲート電極5の下に位置する部分を含めば,バリア層8全体にわたるように配置されていてもよい。ソース/ドレイン電極6は,オーミック特性が必要であるため,p型半導体層7は,ソース/ドレイン電極6の下に位置しないことがより好ましい。また,p型半導体層7は,ゲート電極5とソースまたはドレイン電極6との間の寄生抵抗を減らすために,このソース,ドレインの領域にも位置しないことが好ましい。したがって,より好ましくは,ゲート電界が及ぶ範囲すなわちゲート電極5の下およびその周辺にのみ位置するのがよい。
【0029】
p型半導体層7は,バリア層8内にあればよく,その位置,厚さ,濃度は(1)式または(2)式を満たすように設定される。しかし,バリア層8のチャネル側の正の電荷の効果を低減するするために配置するので,バリア層8のチャネル側に近いほうが厚さや濃度を小さくでき,より好ましい。なお,チャネル層3やp型不純物を含む部分7以外のバリア層8は,上記に例示したノンドープの構成だけでなく,n型不純物を含んでいてもよい。
【0030】
また,チャネル層3とバリア層8とは,これらチャネル層とバリア層との接合部において,チャネル層4のバンドギャップよりバリア層8のバンドギャップの方が大きければAl組成比はゼロよりも大きく,また1以下であれば,とくに0.3でなくてもよい。また,これらチャネル層およびバリア層もInAlGaNやInAlGaNAs等で構成されていても良い。これらの半導体は,上記のようにバンドギャップが広いため,素子を微細化しても,良好に動作する論理回路や高出力をスイッチできるパワーデバイスに用いることができる。
【0031】
チャネル層4の厚さは,0.1μm?3μm程度とし,そのn型不純物濃度はノンドープ(ゼロ)?1×10^(18)cm^(-3)程度,また,バリア層の厚さは5nm?50nm程度とし,n型不純物濃度はノンドープ(ゼロ)?1×10^(19)cm^(-3)程度とするのよい。このため,p型半導体層7の厚さは5nm?50nm程度とし,p型不純物濃度は1×10^(17)cm^(-3)以上の範囲に設定する。」
エ 図1には,ノンドープGaN層(チャネル層)3,ノンドープのAl_(0.3)Ga_(0.7)Nからなるバリア層8,p型半導体層7,が積層され,p型半導体層の表面にゲート電極5が接触しているノーマリオフで動作するヘテロ接合電界効果型トランジスタが記載されている。
(2)先願発明
前記(1)アないしエより,先願明細書等には次の発明(以下,「先願発明」という。)が記載されているものと認められる。
「ノンドープGaN層(チャネル層)3,ノンドープのAl_(0.3)Ga_(0.7)Nからなるバリア層8,p型半導体層7,が積層され,p型半導体層の表面にゲート電極5が接触しているノーマリオフで動作するヘテロ接合電界効果型トランジスタ。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と先願発明との対比
ア 先願発明の「ノンドープGaN層(チャネル層)3」は,GaN系化合物半導体で構成されているから,本願発明1の「第1層」に相当する。
イ 先願発明の「ノンドープのAl_(0.3)Ga_(0.7)Nからなるバリア層8」は,「ノンドープGaN層(チャネル層)3」上に形成され,不純物濃度についてn型不純物濃度が記載されていることから(前記第5の1(1)ウの,特に【0031】参照)n型のGaN系化合物半導体であり,また,バリア層8は,チャネル層3よりもバンドギャップが大きいことが記載されている(前記第5の1(1)ウの,特に【0030】参照)ので,前記アの記載を考慮すると、下記相違点1,2を除き,本願発明1の「第2層」に相当する。
ウ 先願発明の「p型半導体層7」は、ノンドープのAl_(0.3)Ga_(0.7)Nからなるバリア層8内にp型不純物を導入してp型としたものであり(前記第5の1(1)ウの、特に【0029】参照),その表面にゲート電極5が接触しているから,下記相違点1,2を除き本願発明1の「p型のGaN系化合物半導体で構成されて」いる「表面層」に相当する。
エ 先願発明の「ゲート電極5」,「ノーマリオフで動作するヘテロ接合電界効果型トランジスタ」は,各々本願発明の「ゲート電極」,「ノーマリオフで動作する半導体装置」に相当する。
オ すると,本願発明1と先願発明とは,下記カの点で一致し,下記キの点で相違すると認められる。
カ 一致点
「第1層と第2層と表面層が積層され,表面層の表面にゲート電極が接触しているノーマリオフで動作する半導体装置であり,
第1層は,第1種類のGaN系化合物半導体で構成されており,
第2層は,n型の第2種類のGaN系化合物半導体で構成されており,
表面層は,p型のGaN系化合物半導体で構成されており,
第1種類のGaN系化合物半導体のバンドギャップよりも第2種類のGaN系化合物半導体のバンドギャップの方が大きい半導体装置。」
キ 相違点
(ア)相違点1
本願発明1では,「ゲート電極にオン電圧が印加されていないときに,第2層と表面層が実質的に空乏化され」るのに対し,先願発明では,「バリア層8」と「p型半導体層7」が空乏化することについて明記されていない点。
(イ)相違点2
本願発明1において,「第2層」と「表面層」の膜厚については
「 Xd<(2εNaVd/(qNd(Na+Nd)))^(1/2) ・・・・(1)
Xa<(2εNdVd/(qNa(Na+Nd)))^(1/2) ・・・・(2)
ここで,Xdは第2層の膜厚であり,Ndは第2層のドナー密度であり,Xaは表面層の膜厚であり,Naは表面層のアクセプタ密度であり,Vdは第2層と表面層で形成される拡散電位であり,εはGaN系化合物半導体の誘電率であり,qは電子電荷の絶対値である。」の各式を満足する必要があるのに対し,
先願発明において,「バリア層8」は,膜厚についてバリア層8やp型半導体層7の濃度との関係の条件は規定されておらず,また「p型半導体層7」は膜厚及び不純物濃度について,以下の(3),(4)式を満足する形で規定されている点。
(バリア層がn型不純物を含む場合):
(qN_(A)d_(A)^(2)/2ε)≧-φ_(B)+ΔE_(C)+ΔE_(F)+(qN_(D)d_(D)^(2)/2ε)+(qσd_(D)/ε)................(3)
(バリア層がn型不純物を含まない場合):
(qN_(A)d_(A)^(2)/2ε)≧-φ_(B)+ΔE_(C)+ΔE_(F)+(qσd_(D)/ε)
...................... (4)
ただし,各記号の意味は次のとおりである。
N_(A)=バリア層内のp型不純物(アクセプタ)濃度
d_(A)=バリア層におけるp型不純物の厚さ
N_(D)=バリア層内のn型不純物(ドナー)濃度
d_(D)=バリア層の厚さ
φ_(B)=ゲート電極とバリア層表面の半導体の電気陰性度の差
ΔE_(C)=バリア層とチャネル層の伝導帯の差
ΔE_(F)=チャネル層における伝導帯からフェルミレベルまでの差
σ=分極電荷
q=電子の電荷
ε=誘電率。
(2)相違点についての判断
相違点1及び相違点2は,いずれも本願発明の「第2層」,「表面層」と先願発明の「バリア層8」,「p型半導体層」に関連しているのでまとめて検討する。
本願発明1は,p型半導体層となる「表面層」とn型半導体層となる「第2層」の接合によって両層に形成される空乏層を積極的に利用して閾値制御を行いノーマリオフ動作を実現している(本願明細書【0040】参照)。ノーマリオフ動作を実現するために調整し得るパラメータは,「表面層」と「第2層」の膜厚,濃度であり,実質的に完全空乏化をするための条件式が各々前記(1),(2)式として規定されている(本願明細書【0042】参照)。
他方,先願発明においてp型半導体層7の機能は,「バリア層8の分極による電位差増大を減らす効果」(【0028】参照)を得るためであり,「バリア層8内にp型半導体層が配置される場合」,その電位がp型半導体層7が配置されない場合と比較して「分極と逆向きに発生する」(【0036】参照)現象を利用してバリア層8及びチャネル層3のバンド構造を制御し,ノーマリオフ動作を実現する技術である。この動作を実現するために,p型半導体層7の膜厚や濃度を調整可能なパラメータとして位置づけており,そのためp型半導体層7に対して条件式が前記(3),(4)式として規定されている。
以上の検討から,本願発明は,先願発明とは異なる動作原理及び条件でノーマリオフ動作を実現しているものと認められる。
その結果,本願発明1においてゲート電極にオン電圧が印加されていないときに,「第2層と表面層が実質的に空乏化される」物理的現象は,異なる動作原理であることから先願発明において同じ現象が発生しているとは認められないから、相違点1は実質的な相違点である。
また,本願発明1の「表面層」と「第2層」の膜厚,濃度に関する条件は,両層の接合により形成される空乏層を制御してノーマリオフ動作をするために必須なものであり,先願発明のp型不純物層7による分極制御による閾値制御するためのp型不純物層の濃度,深さ等の条件式とは,性質を異にするものであるから、相違点2も実質的な相違点である。
したがって,本願発明と先願発明は、相違点1及び相違点2において実質的に相違しているので、本願発明は先願発明と同一とはいえない。
そして,本願発明1は,相違点1及び相違点2に係る構成を同時に備えることにより,安定的なノーマリオフ動作を確保するためにIII-V族化合物半導体のキャリア移動領域の不純物濃度を高く保つ必要がなくなり,安定したノーマリオフ動作と低いオン抵抗をともに得ることができる半導体装置を製造することができる,という有利な効果(本願明細書【0021】)を奏するものである。
(3)まとめ
したがって,本願発明1は,先願発明とは異なる発明であり,同一とはいえない。

2 本願発明2
(1)先願製造発明について
前記第5の1(1)より,先願明細書等には次の発明(以下,「先願製造方法発明」という。)が記載されていると認められる。
「ノンドープGaN層(チャネル層)3上に,ノンドープのAl_(0.3)Ga_(0.7)Nからなるバリア層8を形成する工程,その上にp型半導体層7を積層する工程,さらにp型半導体層7の表面にゲート電極5を形成する工程を有し,ノーマリオフで動作するヘテロ接合電界効果型トランジスタの製造方法。」
(2)本願発明2と先願製造方法発明との対比
前記第6の1(1)アないしオにおいて,「先願発明」を「先願製造方法発明」と読み替えて参照すると,本願発明2と先願製造方法発明とは下記カの点で一致し,下記キの点で相違する。
カ 一致点
「第1層と第2層と表面層が積層され,表面層の表面にゲート電極が接触しており,ゲート電極にオン電圧が印加されていないときにノーマリオフで動作する半導体装置の製造方法であり,
第1種類のGaN系化合物半導体からなる第1層上に,n型であって第1種類のGaN系化合物半導体のバンドギャップよりも大きなバンドギャップを有する第2種類のGaN系化合物半導体からなる第2層をエピタキシャル成長させる第2層成長工程と,
その第2層上に,p型のGaN系化合物半導体からなる表面層をエピタキシャル成長させる表面層成長工程と,
その表面層の表面にゲート電極を形成するゲート電極形成工程を有している半導体装置の製造方法。」
キ 相違点
(ア)相違点1
本願発明2では,ゲート電極にオン電圧が印加されていないときに,第2層と表面層が実質的に空乏化されるノーマリオフで動作する半導体装置の製造方法であるのに対して,先願製造方法発明では,第2層と表面層が実質的に空乏化される点について明記されていない点。
(イ)相違点2
本願発明2では,「第2層」と「表面層」の膜厚については、以下の(1)及び(2)の式,
「 Xd<(2εNaVd/(qNd(Na+Nd)))^(1/2 )・・・・(1)
Xa<(2εNdVd/(qNa(Na+Nd)))^(1/2 )・・・・(2)
ここで,Xdは第2層の膜厚であり,Ndは第2層のドナー密度であり,Xaは表面層の膜厚であり,Naは表面層のアクセプタ密度であり,Vdは第2層と表面層で形成される拡散電位であり,εはGaN系化合物半導体の誘電率であり,qは電子電荷の絶対値である。」
先願製造方法発明では,「バリア層8」については,膜厚についてバリア層8やp型半導体層7の濃度との関係の条件は規定されておらず,また「p型半導体層7」の膜厚及び不純物濃度について,以下の(3),(4)式、
(バリア層がn型不純物を含む場合):
(qN_(A)d_(A)^(2)/2ε)≧-φ_(B)+ΔE_(C)+ΔE_(F)+(qN_(D)d_(D)^(2)/2ε)+(qσd_(D)/ε).................(3)
(バリア層がn型不純物を含まない場合):
(qN_(A)d_(A)^(2)/2ε)≧-φ_(B)+ΔE_(C)+ΔE_(F)+(qσd_(D)/ε)
.......................(4)
ただし,各記号の意味は次のとおりである。
N_(A)=バリア層内のp型不純物(アクセプタ)濃度
d_(A)=バリア層におけるp型不純物の厚さ
N_(D)=バリア層内のn型不純物(ドナー)濃度
d_(D)=バリア層の厚さ
φ_(B)=ゲート電極とバリア層表面の半導体の電気陰性度の差
ΔE_(C)=バリア層とチャネル層の伝導帯の差
ΔE_(F)=チャネル層における伝導帯からフェルミレベルまでの差
σ=分極電荷
q=電子の電荷
ε=誘電率」
を満足する形で規定されている点。
(3)相違点の判断
前記第6の1(2)で検討したのと同じ理由により本願発明と先願製造方法発明は、相違点1及び相違点2において実質的に相違しているので、本願発明2は先願製造方法発明と同一とはいえない。
(4)まとめ
したがって,本願発明2は,先願製造方法発明とは異なる発明であり,同一とはいえない。

第7 原査定について
前記第6の1及び2のとおり,本願発明1及び本願発明2は,先願明細書等に記載された先願発明及び先願製造方法発明と同一でない。
したがって,原査定の理由を維持することはできない。

第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-06-19 
出願番号 特願2015-92719(P2015-92719)
審決分類 P 1 8・ 161- WY (H01L)
最終処分 成立  
前審関与審査官 杉山 芳弘棚田 一也須原 宏光  
特許庁審判長 飯田 清司
特許庁審判官 大嶋 洋一
小田 浩
発明の名称 半導体装置とその製造方法  
代理人 特許業務法人快友国際特許事務所  
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