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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1329442
審判番号 不服2016-14857  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2016-10-04 
確定日 2017-07-04 
事件の表示 特願2014- 1303「電力用半導体装置」拒絶査定不服審判事件〔平成26年 5月 8日出願公開、特開2014- 82521、請求項の数(12)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成23年2月8日の出願(国内優先権主張 平成22年4月6日,以下,左の日を「本願優先日」という。)である特願2012-022207号の一部を,平成26年1月8日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成26年 1月 8日 審査請求
平成26年11月17日 拒絶理由通知
平成27年 1月23日 意見書・手続補正
平成27年 9月 7日 拒絶理由通知
平成27年10月28日 意見書
平成28年 6月28日 拒絶査定(以下,「原査定」という。)
平成28年10月 4日 審判請求・手続補正
平成29年 3月14日 上申書

第2 原査定の概要
この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
・請求項1
・引用文献等1?3
・備考
引用文献1の全文,特に第1実施例(図1?3),第2実施例(図4?6)を参照のこと。
引用文献1に記載された発明において,例えば引用文献2(特に段落0084参照),引用文献3(特に段落0006参照)に記載された,周知のSiCのようなワイドバンドギャップ材料からなる半導体基板を用いることは,当業者が容易になし得たことである。

・請求項2
・引用文献等2?4
・備考
引用文献4の全文,特に3ページ左上欄11行?右上欄1行,3ページ右下欄2行?4ページ右下欄8行,第1図?第4図を参照のこと。
引用文献4に記載された発明において,例えば引用文献2(特に段落0084参照),引用文献3(特に段落0006参照)に記載された,周知のSiCのようなワイドバンドギャップ材料からなる半導体基板を用いることは,当業者が容易になし得たことである。

・請求項1?12
・引用文献等2?3,5
・備考
引用文献5の全文,特に第1実施例(図1?19),第2実施例(図20?22)を参照のこと。
引用文献5に記載された発明において,例えば引用文献2(特に段落0084参照),引用文献3(特に段落0006参照)に記載された,周知のSiCのようなワイドバンドギャップ材料からなる半導体基板を用いることは,当業者が容易になし得たことである。

・請求項4?12
・引用文献等1?5
・備考
引用文献1又は4に記載された発明において,引用文献5(特に第1実施例,図1?19参照)に記載された,ラッチアップ対策又はターンオフ時間の短縮のために,ボンディングパッド(15a)下のp型パッドウエル層(8)に高不純物濃度で低抵抗とされたp型パッド層(9)を設け,このp型パッド層(9)をコンタクトホール(10b)を介してソース電極(14)と接続させる技術を適用することは,当業者が容易になし得たことである。
<引用文献等一覧>
引用文献1 特開平07-249765号公報
引用文献2 特開2007-207784号公報
引用文献3 特開2009-252811号公報
引用文献4 特開平03-252166号公報
引用文献5 特開平04-229661号公報

第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって,補正後の請求項1及び2は出願当初の明細書段落【0021】,【0025】,【0077】及び【0089】並びに図3及び4に記載されていた発明特定事項により限定され,補正後の請求項4は選択肢が削除されたものであるが,当該補正事項は,特許請求の範囲の減縮を目的とするものであり,新規事項を追加するものではない。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1,2及び4に係る発明は,独立特許要件を満たすものである。
また,審判請求時の補正によって,明細書の段落【0012】が補正されたが,当該補正事項は,新規事項を追加するものではない。

第4 本願発明
本願の請求項1-12に係る発明(以下,それぞれ「本願発明1」-「本願発明12」という。)は,審判請求時の補正で補正された特許請求の範囲の請求項1-12に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
ワイドバンドギャップ材料からなる第1導電型又は第2導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上と,前記第2ウェル領域上の前記セル領域側と,に形成されたゲート絶縁膜と,
前記第2ウェル領域上の前記セル領域側とは反対側に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲート配線と,
を備え,
前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において,前記第2ウェルコンタクトホールは,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ,かつ,前記ゲート配線よりも前記セル領域側に形成されたこと
を特徴とする電力用半導体装置。
【請求項2】
ワイドバンドギャップ材料からなる第1導電型又は第2導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上と,前記第2ウェル領域上の前記セル領域側と,に形成されたゲート絶縁膜と,
前記第2ウェル領域上の前記セル領域側とは反対側に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲートパッドと,
を備え,
前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において,前記第2ウェルコンタクトホールは,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ,かつ,前記ゲートパッドよりも前記セル領域側に形成されたこと
を特徴とする電力用半導体装置。
【請求項3】
前記セル領域内に形成された第2導電型の第1ウェル領域を備え,
前記第2ウェル領域は,前記第1ウェル領域の第2導電型の不純物濃度以上である第2導電型の不純物濃度を有すること
を特徴とする請求項1又は2に記載の電力用半導体装置。
【請求項4】
ワイドバンドギャップ材料からなる第1導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上と,前記第2ウェル領域上の前記セル領域側と,に形成されたゲート絶縁膜と,
前記第2ウェル領域上の前記セル領域側とは反対側に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記セル領域内に形成された第2導電型の第1ウェル領域と,
を備え,
前記第2ウェル領域は,前記第1ウェル領域の第2導電型の不純物濃度を超える第2導電型の不純物濃度を有すること
を特徴とする電力用半導体装置。
【請求項5】
前記フィールド絶縁膜は,膜厚が0.3μm以上3μm以下であること
を特徴とする請求項1乃至4のいずれか1項に記載の電力用半導体装置。
【請求項6】
前記第2ウェル領域は,前記第2ウェルコンタクトホールの下部に第2導電型の第2ウェルコンタクト領域を備え,
前記第2ウェルコンタクト領域は,前記第2ウェル領域の第2導電型の不純物濃度よりも高い第2導電型の不純物濃度を有すること
を特徴とする請求項1乃至5のいずれか1項に記載の電力用半導体装置。
【請求項7】
前記第2ウェルコンタクト領域は,3×10^(18)cm^(-3)以上1×10^(21)cm^(-3)以下の第2導電型の不純物濃度を有すること
を特徴とする請求項6に記載の電力用半導体装置。
【請求項8】
前記ワイドバンドギャップ材料が炭化珪素であること
を特徴とする請求項1乃至7のいずれか1項に記載の電力用半導体装置。
【請求項9】
前記第2ウェル領域の前記フィールド絶縁膜と前記ゲート絶縁膜との境界から前記ゲート絶縁膜側への張り出し長さは,0μmより大きく,かつ100μm以下であること
を特徴とする請求項1乃至8のいずれか1項に記載の電力用半導体装置。
【請求項10】
前記第2ウェル領域の前記フィールド絶縁膜と前記ゲート絶縁膜との境界から前記ゲート絶縁膜側への張り出し長さは,20μm以下であること
を特徴とする請求項9に記載の電力用半導体装置。
【請求項11】
前記ゲート電極上と前記フィールド絶縁膜上に形成された層間絶縁膜を備え,
前記第2ウェルコンタクトホールは,前記フィールド絶縁膜と前記層間絶縁膜とを貫通して形成されたこと
を特徴とする請求項1乃至10のいずれか1項に記載の電力用半導体装置。
【請求項12】
前記第2ウェル領域の表層の一部に,前記第2ウェル領域内の他の領域よりも第2導電型の不純物濃度が高い高不純物濃度ウェル領域と,
を備え,
前記フィールド絶縁膜は,前記ゲート電極と前記高不純物濃度ウェル領域に挟まれた領域に形成されたこと
を特徴とする請求項1乃至11のいずれか1項に記載の電力用半導体装置。」

第5 引用文献及び引用発明等
1 引用発明1について
(1)引用文献1
原査定の拒絶の理由に引用された特開平07-249765号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審にて付加した。以下同じ。)
ア 「【0001】
【産業上の利用分野】本発明は,モータ駆動用インバータ用,電源用及びイグナイタ用等の高耐圧,大電流のパワースイッチング素子として用いる絶縁ゲート型電界効果トランジスタに関する。」
イ 「【0008】このガードリング領域での電界値E_(G)は,ドレイン電極12にサージ電圧が印加された場合上昇し,衝突イオン化による電子-正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値E_(G) は,ガードリング部5の平面パターンにおいて,直線パターン部よりも,ある曲率半径で曲がっているコーナパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のソース電極11あるいはソース電極引き回し線11aに流れ出し,電子はp^(+) 層基板1に流れ新たな正孔が注入される。この時電流は図13中の矢印で示される流れを発生する。このうち電流aは,p層4に沿って引き回される細いソース電極引き回し線11aを介してソース電極パッド30まで至るため,その配線により抵抗が大きく,ソース電極11に直接流れる電流bに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に,より多くの電流が集中する。
【0009】この結果,ガードリング曲線パターン部近傍のセル領域のp層9を大電流aが流れ,電圧降下の発生によりn^(+) 層6-p層9間のpn接合が順バイアスされ,寄生トランジスタの動作を誘発し電流集中により破壊し易い。この破壊耐量を向上するためにはガードリング部の耐圧を大きくする必要がある。ガードリング領域の耐圧を向上するには,ガードリング領域に形成する拡散層の深さを深くするか,拡散層の数を増やすことにより達成できる。しかし拡散層の深さを深くすることは横方向の拡散距離も増加するため,ガードリング領域の面積が増加する。さらに一般的にガードリング領域の拡散層は,ホトマスク枚数を節約するためにセル領域の拡散層と同時に形成されるため,セル領域の拡散層の幅も増加しさらにチップ面積が増加するという問題が生ずる。またガードリング領域に形成する拡散層の数を増やすことはやはりガードリング領域の増加を伴い,チップ面積の増加につながる。
【0010】また,MOSFETにおいても,半導体基板1がn型であることから,半導体基板1からの少数キャリア(この場合正孔)の注入は発生しないが,ガードリング領域での高電界発生時に衝突イオン化キャリアの流れによりガードリング曲線パターン部近傍のセル領域のp層9を大電流が流れ,電圧降下の発生によりn^(+)層6-p層9間のpn接合が順バイアスされ,寄生トランジスタの動作を誘発し電流集中により破壊し易く,同様の問題がある。
【0011】本発明は上記問題に鑑みてなされたもので,絶縁ゲート型電界効果トランジスタのチップ面積を増加させることなく,サージ電圧が印加されガードリング領域の電界値が上昇したときの,素子の破壊耐量を向上させるようにすることを目的とする。」
ウ 「【0003】以下,IGBTを例にとって説明する。図13は,IGBTのセル領域及びその外側に配置される高耐圧化手段としてのガードリング部の断面図である。これを製造工程に従って説明する。まず,半導体基板でありp^(+) 層1(第1半導体層)を用意し,この上に気相成長法により高抵抗のn^(-) 層2(第2半導体層)を形成する。次に3?6μmの深さにp層3(第3半導体層),p層4(第5半導体層)及びp層5(ガードリング部)を選択拡散法により同時に形成する。そして選択拡散法によりp層9,n^(+) 層6(第4半導体層)を形成する。なお,以上の製造工程において,n^(-) 層2の表面を酸化して形成されたゲート絶縁膜としてのゲート酸化膜7の上に形成されたゲート電極8をマスクとして,いわゆるDSA技術によりp層9とn^(+) 層(ソース領域)6が自己整合的に形成され,これによりチャネルが形成される。その後,層間絶縁膜10を形成して,続いてp層3及びn^(+) 層6及びp層4にオーミック接触を形成するために,上部の酸化膜にコンタクト孔を開口し,アルミニウムを数μm蒸着し,選択エッチングしてソース電極11,ゲート電極引き回し線15,ソース電極引き回し線11aを形成する。また,p^(+) 層1の裏面に金属膜を蒸着して,ドレイン電極12を形成する。
【0004】以上の断面構造を有する素子の平面パターンを図14に示す。図14において,図13のソース電極11は平面においてストライプ形状の開口部パターン22を形成し,p領域3及び9からなるpウエル領域とともに所定の間隔で繰り返し配置されることによりセル領域Aを形成している。このセル領域Aの前面にはソース電極11が形成されている。また,セル領域Aの終端部を囲むようにp領域4が配置され,この上部にソース電極引き回し線11a,ゲート電極引き回し線15,ソース電極パッド30及びゲート電極パッド31が形成されている。図13の21,25はソース電極引き回し線11a,ゲート電極引き回し線15の絶縁開口部である。なお,ソース電極引き回し線11aは,素子全体の電位を固定し,動作時の電位の不均一さをなくすために設けられている。」
エ 「【0022】
【実施例】
(第1実施例)図1乃至図3に本発明の第1実施例を示す。この第1実施例はnチャネルIGBTに適用したもので,全体の平面パターンは図14に示すものと同様であり,図14のC領域(ガードリング領域コーナ部で,4隅とも同一構成であるので,その内の1つを例にとりC領域とする)において,図1に示す拡大図のような構成とした点で特徴を有する。図2,図3は,それぞれ図1のa-a’,b-b’断面図である。ただし,それぞれの断面図は,ガードリング領域までを示した。以下,全ての実施例においても同様である。尚,従来技術の図13に示した構造と同一箇所には,同一符号を付与する。
【0023】すなわち,図13,図14の従来技術と相違する点は,図1のパターン平面図および図2の断面図に示すように,ガードリング領域コーナ部近傍のセル領域及びp領域4において,セル領域のソース電極11が外周に延在した領域11bを設けp領域4に絶縁膜開口部23を介して接触する構成とした点である。このような構成において,ソース電極11に対してドレイン電極12が正の電位となるようなサージ電圧が印加される時,ガードリング領域コーナ部近傍で高電界が発生し,衝突イオン化によりキャリアが発生する。この発生したキャリアによる電流がセル領域のソース電極11に流れる時,セル領域のソース電極11が外周に延在しp領域4に接触する領域11bから電流が抜き取りとられ,セル領域へ流れ込む電流を減少させる。すなわち,領域11bは上記電流をセル領域のソース電極11に直接バイパスする電流バイパス部をなし,この作用によって,上記電流によるpウエル領域とソース領域6間が順方向バイアスされるのを抑制してラッチアップを防ぎ,その結果,高電流まで破壊耐量を向上させることができる。
【0024】なお,この実施例において,図2に示す領域すなわちコーナ部領域11bによる電流バイパス部が形成されているが,図3に示す領域,すなわち直線部には領域15によるゲート電極引き回し線が形成されている。また,どちらの領域においても最外周にソース電極引き回し線11aが形成されている。」
オ 「【0024】・・・
(第2実施例)図4乃至図6に本発明の第2実施例を示す。図4は図1と同じくC領域の拡大図,図5,図6は,それぞれ図4のa-a’,b-b’断面図である。
【0025】この実施例においては,セル領域のソース電極11が外周に延在しp領域4に接触するとともに,さらに少なくとも,素子コーナ部近傍のガードリング部5の平面パターンが直線パターンを有する領域の内側に位置するp領域4上で,セル領域のソース電極11がp領域4上に延在しp領域4に接触する領域26と,セル領域のゲート電極8がp領域4上に延在しゲート引き回し線15と接触する領域27が交互に配置される構成としている。
【0026】これにより,電流抜き取り領域面積を面内で増加させ,セル領域に流れ込む電流より減少させ,ラッチアップ発生を抑制し破壊耐量をさらに向上させることができる。又,本実施例のパターンをセル部終端部全域に適用すれば,キャリア抜きとり電極11bは,コンタクト孔26を介し,P領域4と,接触するために,外周電位固定の役目を同時に果たし,これよりソース引き回し線11aは不要となり,領域4の面積が削減できる。又,チャネル部反転層形成時動作において,チャネルを介した電子電流の流れに対する,p^(+) 層1から注入される正孔を抜きとる効果があるため,正孔電流集中を抑制し,ラッチアップ耐量を向上する効果もある。」
カ 図5には,半導体基板であるp^(+) 層1の上に形成されたn^(-) 層2と,その表層の一部にそれぞれ形成されたp層3及びp領域4と,p層3上とp領域4上に形成されたゲート酸化膜7と,p層3上に形成された開口部パターン22と,セル領域のソース電極11がp領域4上に延在しp領域4に接触する領域26と,前記領域26よりもp層3とは反対側のp領域4の上方に形成されたゲート引き回し線15を備える,IGBT,が記載されていると認められる。
キ 図6には,半導体基板であるp^(+) 層1の上に形成されたn^(-) 層2と,その表層の一部にそれぞれ形成されたp層3及びp領域4と,p層3上に形成されたゲート酸化膜7と,p層3上に形成された開口部パターン22と,セル領域のゲート電極8がp領域4上に延在しゲート引き回し線15と接触する領域27を備え,前記延在部の下にはゲート酸化膜7の膜厚部がある,IGBT,が記載されていると認められる。
ク 図4には,領域26が,開口部パターン22よりゲート電極の延在部側に形成されることが記載されている。
(2)引用発明1
前記(1)より,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「半導体基板であるp^(+) 層1の上に形成されたn^(-) 層2と,n^(-) 層2の表層の一部にそれぞれ形成されたp層3及びp領域4と,p層3上に形成されたゲート酸化膜7と,p層3上に形成された開口部パターン22とを備え,セル領域のソース電極11がp領域4上に延在しp領域4に接触する領域26で,前記領域26よりもp層3とは反対側のp領域4の上方に形成されたゲート引き回し線15があるものと,セル領域のゲート電極8がp領域4上に延在しゲート引き回し線15と接触する領域27で,前記p領域4上の延在部の下にはゲート酸化膜7の膜厚部があるもの,が交互に配置される,IGBT。」
2 周知技術について
(1)引用文献2
原査定の拒絶の理由に引用された特開2007-207784号公報には,図面とともに,次の記載がある。
「【0084】
また,半導体としてシリコン(Si)を用いたMOSFETを説明したが,半導体としては,例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【0085】
また,MOSFETに限らず,本発明は,スーパージャンクション構造を有する素子であれば,MOSFETとSBD(Schottky Barrier Diode)との混載素子,IGBT(Insulated Gate Bipolar Transistor)などの素子でも適用可能である。」
(2)引用文献3
原査定の拒絶の理由に引用された特開2009-252811号公報には,図面とともに,次の記載がある。
「【0006】
炭化珪素は珪素と比べて優れた物性値を有しており,次世代のパワーデバイス用半導体材料として期待されている。」
(3)周知技術
前記(1)及び(2)より,次の技術的事項は本願優先日前に周知技術であったと認められる。
「パワーデバイス用半導体材料として炭化ケイ素などのワイドバンドギャップ半導体を用いること。」
3 引用発明4について
(1)引用文献4
原査定の拒絶の理由に引用された特開平03-252166号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
ア 「[発明の目的]
(産業上の利用分野)
本発明は電力制御に用いられるMOS型電界効果トランジスタに関するもので,特にモータ制御におけるドレイン及びソース間に内蔵されたダイオードを積極的に使用するトランジスタに係わる。」(1頁左下欄17行-同右下欄3行)
イ 「ここで,FETセルには,N^(-)型低濃度シリコンエピタキシャル層(コレクタに相当)2,P型ベース領域(ベースに相当)4及びN^(+)型ソース領域(エミッタに相当)5からなる寄生バイポーラトランジスタTrが形成されている。また,トランジスタTrのベースは,ベース抵抗RBを介してソース接続用パッド8に接続されている。よって,N^(-)型低濃度シリコンエピタキシャル層2へ注入されたキャリアが,リカバリー時にFETセルを通ってソース接続用パッド8に抜けていく際,ベース抵抗R_(B)の存在によりトランジスタTrのエミッタに対し,ベース電位が高くなる。これにより,トランジスタTrが順バイアス状態となるため,これがオン状態となり,N^(+)型ソース領域5直下に電流集中が生じ,破壊に至ってしまう。
(発明が解決しようとする課題)
このように,従来は,D-MOSFETに構造的に存在する寄生トランジスタに起因し,これを例えばモータ制御用インバータ回路に用いた場合,使用条件によってはD-MOSFETを破壊してしまうという欠点があった。
そこで,本発明は,いかなる使用条件によっても,構造的に存在する寄生トランジスタに起因するD-MOSFETの破壊を招くことがない,破壊耐量の大きなMOS型電界効果トランジスタを提供することを目的とする。」(3頁左上欄6行-同右上欄12行)
ウ 「第1図は本発明の一実施例に係わるD-MOSFETのチップ全体を示す平面図である。また,第2図は前記第1図のB-B´線に沿う断面図,第3図は前記第1図のC-C´線に沿う断面図である。さらに,第4図は前記第1図のゲート接続用パッド21付近を詳細に示すものである。ここで,11はN^(+)型高濃度シリコン基板,12はN^(-)型低濃度シリコンエピタキシャル層,13はドレイン電極,14はP型ベース領域,15はN^(+)型ソース領域,16はゲート絶縁膜,17はゲート電極,18は層間絶縁膜,19はソース接続用パッド,19aはソース配線,20はP型不純物拡散領域,21はゲート接続用パッド,21aはゲート配線である。
N^(+)型高濃度シリコン基板11上には,N^(-)型低濃度シリコンエピタキシャル層12が形成されており,N^(+)型高濃度シリコン基板11及びN^(-)型低濃度シリコンエピタキシャル層12によって,D-MOSFETのドレイン領域が形成されている。また,N^(-)型低濃度シリコンエピタキシャル層12内にはP型ベース領域14が形成され,又P型ベース領域14内にはN^(+)型ソース領域15が形成されている。さらに,N^(-)型低濃度シリコンエピタキシャル層12及びP型ベース領域14上には,N^(+)型ソース領域15の一部表面上まで延在するゲート絶縁膜16と,これを介してゲート電極17が形成されている。ゲート電極17上には,層間絶縁膜18が形成されている。また,FETセルの全てのP型ベース領域14及びN^(+)型ソース領域15は,層間絶縁膜18の所定の位置に形成されたコンタクトホールを介してソース接続用パッド19に接続されている。このソース接続用パッド19は,ソース配線19aに接続されている。また,ゲート電極17は,層間絶縁膜18の一部に形成されたコンタクトホールを介してゲート配線21a及びゲート接続用パッド21に接続されている。さらに,ゲート接続用パッド21直下及びチップ縁部のN^(-)型低濃度シリコンエピタキシャル層12内には,P型不純物拡散領域20が形成されている。チップ縁部のP型不純物拡散領域20上,及びゲート接続用パッド21からのゲート配線21aの引出部22を除き,ゲート接続用パッド21を取り囲むようにソース配線19aが配線されている。なお,ソース配線19aは,チップ縁部でP型不純物拡散領域20にコンタクトされると共に,ゲート接続用パッド21直下のP型不純物拡散領域20の周囲でこれにコンタクトされている(第4図において,コンタクト部を一点破線で示す。)。
このような構成のD-MOSFETでは,P型不純物拡散領域20とN^(-)型低濃度シリコンエピタキシャル層12とで形成されるダイオードD_(R)において,フォワードバイアス時には,P型不純物拡散領域20からN^(-)型低濃度シリコンエピタキシャル層12へキャリアが注入される(第3図中破線で示す。)。また,リバースバイアス時には,N^(-)型低濃度シリコンエピタキシャル層12に注入されたキャリアが,P型不純物拡散領域20を介してソース配線19aへ抜けていく(第3図中一点破線で示す。)。即ち,リカバリー時,P型不純物拡散領域20に隣接したFETセルへのキャリアの注入を防止できる。このため,N^(+)型ソース領域15直下に電流集中が生じることもなく,破壊耐量の大きなD-MOSFETが得られる。
なお,本発明では,ゲート接続用パッド21の位置は重要ではない。即ち,ゲート接続用パッド21の設けられる位置にとらわれず本発明を適用できる。」(3頁右下欄2行-4頁左下欄6行)
エ 第3図には,N^(+)型高濃度シリコン基板11上に形成されたN^(-)型低濃度シリコンエピタキシャル層12と,N^(-)型低濃度シリコンエピタキシャル層12の表層の一部に形成されたP型ベース領域14と,ゲート接続用パッド21直下及びチップ縁部のN^(-)型低濃度シリコンエピタキシャル層12の表層に形成されたP型不純物拡散領域20と,P型ベース領域14上に延在するゲート絶縁膜16と,ゲート絶縁膜16上のゲート電極17と,P型不純物拡散領域20上に形成されゲート絶縁膜16より膜厚の大きな層間絶縁膜18と,P型ベース領域14上に形成されたコンタクトホールと,コンタクトホールを介してP形ベース領域14と接続するソース接続用パッド19と,ゲート絶縁膜16と層間絶縁膜18との境界よりP型ベース領域14とは反対側に形成されたコンタクトホールを介してP型不純物拡散領域20と接続するソース配線19aと,P型不純物拡散領域20の上方に形成されたゲート接続用パッド21とを備えた,D-MOSFET,が記載されていると認められる。
(2)引用発明4
前記(1)より,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「N^(+)型高濃度シリコン基板11上に形成されたN^(-)型低濃度シリコンエピタキシャル層12と,N^(-)型低濃度シリコンエピタキシャル層12の表層の一部に形成されたP型ベース領域14と,ゲート接続用パッド21直下及びチップ縁部のN^(-)型低濃度シリコンエピタキシャル層12の表層に形成されたP型不純物拡散領域20と,P型ベース領域14上に延在するゲート絶縁膜16と,ゲート絶縁膜16上のゲート電極17と,P型不純物拡散領域20上に形成されゲート絶縁膜16より膜厚の大きな層間絶縁膜18と,P型ベース領域14上に形成されたコンタクトホールと,コンタクトホールを介してP形ベース領域14と接続するソース接続用パッド19と,ゲート絶縁膜16と層間絶縁膜18との境界よりP型ベース領域14とは反対側に形成されたコンタクトホールを介してP型不純物拡散領域20と接続するソース配線19aで,ソース配線19aはソース接続用パッド19と接続されるものと,P型不純物拡散領域20の上方に形成されたゲート接続用パッド21で,ゲート接続用パッド21はゲート配線21aとゲート電極17と接続されたもの,とを備えた,D-MOSFET。」
4 引用発明5について
(1)引用文献5
原査定の拒絶の理由に引用された特開平04-229661号公報(以下,「引用文献5」という。)には,図面とともに,次の記載がある。
ア 「【0001】
【産業上の利用分野】本発明は電力用スイッチング素子として用いられる絶縁ゲート型バイポーラトランジスタに関するものである。」
イ 「【0003】図25は,nチャネル型の絶縁ゲート型バイポーラトランジスタの模型的な要部縦断面図を示したものであり,主要な構成部はp^(+)型ドレイン層1,n^(-)型ドレイン層2,ゲート酸化膜3,ゲート電極4,p型ベース層5,n^(+)型ソース層6,チャネル7,層間絶縁膜10,ソース電極14,ドレイン電極16からなっている。
【0004】ソース電極14に対し,ゲート電極4に一定のしきい値電圧以上の電圧を印加すると,ゲート電極4下のp型ベース層5の表面が反転して電子のチャネル7を形成し,このチャネル7を通って,n^(+)型ソース層6からn^(-)型ドレイン層2に電子が流入する。流入した電子はn^(-)型ドレイン層2の電位を下げ,ドレイン側のp^(+)n^(-)接合を順バイアスする。この結果,p^(+)型ドレイン層1からn^(-)型ドレイン層2に少数キャリアである正孔が流入する。この正孔の注入によって,n^(-)型ベース層2は導電率変調を受け,抵抗値が大幅に下がり,大電流を流すことが可能となる。
【0005】
【発明が解決しようとする課題】しかしながら,この絶縁ゲート型バイポーラトランジスタでは素子を流れる電流密度が大きくなるとn^(+)型ソース層6下のp型ベース層5内において横方向抵抗による電圧降下が大きくなり,n^(+)型ソース層6とp型ベース層5との間の接合が順バイアスされてn^(+)型ソース層6からp型ベース層5に電子が流入し,p^(+)型ドレイン層1,n^(-)型ドレイン層2,p型ベース層5およびn^(+)型ソース層6から構成される寄生サイリスタによりサイリスタ動作に入ってしまい,ゲート・ソース間バイアスを零にしても半導体素子の電流をオフすることができなくなるという所謂ラッチアップ現象が引き起こされる。そのため,ゲートにより制御できる電流値はこのラッチアップ現象により制限されてしまう(ラッチアップ電流の低下)。なお,このラッチアップ現象は素子をターンオフする際に,より発生しやすい。
【0006】また,絶縁ゲート型バイポーラトランジスタにおいてn^(-)型ドレイン層2に注入された少数キャリアである正孔は,ゲート電極4に印加した電圧を零にしてチャネル7の電子の流れを止めてもn^(-)型ドレイン層2に蓄積されており,この正孔がソース電極14を介して排出されるか,あるいは電子との再結合により消滅するまでは電流が流れ続け,ターンオフ時間が長くなってしまう。そのため,絶縁ゲート型バイポーラトランジスタを電力用スイッチング素子として,例えばPWM(Pulse Width Modulation)方式のモータ制御等に採用する場合,電流のスイッチング周波数を高められなくなり,電力制御範囲が限られてしまうことになる。
【0007】これらラッチアップ現象および正孔蓄積によるターンオフ時間の増大は,絶縁ゲート型バイポーラトランジスタの繰り返し配置されたセルの縁端部等の特定の場所で発生しやすい。」
ウ 「【0023】
【実施例】以下,本発明を図に示す実施例に基づいて説明する。図1?3は,本発明第1実施例を適用した絶縁ゲート型バイポーラトランジスタのゲート電極パッド(ボンディングパッド15a)近傍の構造を示すものであり,図1はその表面パターン構造を示す模式的平面図,図2は図1におけるA-A断面図,図3は図1におけるB-B断面図である。なお,図25?27と対応する部分には同一符号が付してある。
【0024】以下,これを製造工程に従って詳細に説明する。まず,半導体基板であるp^(+)型シリコン基板を用意し,これにエピタキシャル成長により低不純物濃度で比抵抗30〔Ω-cm〕の半導体層であるn^(-)型層を約100〔μm〕形成する。これらのp^(+)型シリコン基板およびn^(-)型層により,図4に示すように,各々p^(+)型ドレイン層1,n^(-)型ドレイン層2が形成される。
・・・
【0033】上記の如く製造された絶縁ゲート型バイポーラトランジスタには,図1?3に示すように,ゲートボンディングパッド15a下のp型パッドウェル層8に高不純物濃度で低抵抗とされたp^(++)型パッド層9が形成されており,さらにこのp^(++)型パッド層9が領域20においてコンタクトホール10bを介してソース電極14とオーミック接触している。従って,素子動作時にゲート電極パッド領域下部のp^(+)型ドレイン層1よりn^(-)型ドレイン層2に注入される正孔(少数キャリア)は,該ゲート電極パッド領域に近接する基本セル領域(縁端セル)12に流れ込む前に,p型パッドウェル層8,p^(++)型パッド層9,p^(++)型パッド層9の領域20およびコンタクトホール10bを介してソース電極14に抜き取られることになる。また,p^(++)型パッド層9は正孔にとって低抵抗の経路となるため,縁端セル12とゲートボンディングパッド15a下との境界領域30における正孔も領域20からソース電極14に抜き取られやすい。すなわち,縁端セル12への正孔の集中はなくなり,該縁端セル12でのラッチアップ現象発生によるラッチアップ電流値の低下は防止され,しかしてラッチアップ電流値の向上が実現できる。
【0034】また,ゲート・ターンオフ時にゲートボンディングパッド15a下部に蓄積された正孔は,上述のように素子動作時にp^(++)型パッド層9の領域20よりソース電極14に抜き取られているのに加えて,同じくこの低抵抗とされたp^(++)型パッド層9を通って領域20よりすばやくソース電極14に流れるため,ターンオフ時間の短縮が実現できる。」
エ 図2には,半導体基板であるp^(+)型ドレイン層1の上に形成されたn^(-)型ドレイン層2と,n^(-)型ドレイン層2の表層の一部に形成された基本セル領域12と,ゲートボンディングパッド15a下のn^(-)型ドレイン層2の表層に形成された高不純物濃度で低抵抗とされたp^(++)型パッド層9と,基本セル領域12上に形成されたゲート酸化膜3と,p^(++)型パッド層9上に形成され,ゲート酸化膜3より膜厚の大きな層間絶縁膜10と,ゲート酸化膜上に形成されるゲート電極4と,基本セル領域12上に形成されたコンタクトホールと,p^(++)型パッド層9上の,ゲート酸化膜3と層間絶縁膜10との境界より基本セル領域12側とは反対側に形成されたコンタクトホール10bと,基本セル領域12上に形成されたコンタクトホールとコンタクトホール10bとを介して基本セル領域12とp^(++)型パッド層9とを電気的に接続するソース電極14と,基本セル領域12内に形成されたp型ベース層5とを備えた,絶縁ゲート型バイポーラトランジスタ,が記載されていると認められる。
(2)引用発明5
前記(1)より,引用文献5には次の発明(以下,「引用発明5」という。)が記載されていると認められる。
「半導体基板であるp^(+)型ドレイン層1の上に形成されたn^(-)型ドレイン層2と,n^(-)型ドレイン層2の表層の一部に形成された基本セル領域12と,ゲートボンディングパッド15a下のn^(-)型ドレイン層2の表層に形成された高不純物濃度で低抵抗とされたp^(++)型パッド層9と,基本セル領域12上に形成されたゲート酸化膜3と,p^(++)型パッド層9上に形成され,ゲート酸化膜3より膜厚の大きな層間絶縁膜10と,ゲート酸化膜上に形成されるゲート電極4と,基本セル領域12上に形成されたコンタクトホールと,p^(++)型パッド層9上の,ゲート酸化膜3と層間絶縁膜10との境界より基本セル領域12側とは反対側に形成されたコンタクトホール10bと,基本セル領域12上に形成されたコンタクトホールとコンタクトホール10bとを介して基本セル領域12とp^(++)型パッド層9とを電気的に接続するソース電極14と,基本セル領域12内に形成されたp型ベース層5と,を備えた,絶縁ゲート型バイポーラトランジスタ。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「半導体基板であるp^(+) 層1」は,下記相違点1を除いて,本願発明1の「第2導電型の半導体基板」に相当する。
イ 引用発明1の「半導体基板であるp^(+) 層1の上に形成されたn^(-) 層2」は,引用発明1の「前記半導体基板の第1の主面側に形成された第1導電型のドリフト層」に相当する。
ウ 引用発明1の「n^(-) 層2の表層の一部にそれぞれ形成されたp層3及びp領域4」は,それぞれ本願発明1の「前記ドリフト層の表層の一部に形成されたセル領域」及び「前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域」に相当する。
エ 引用発明1の「p層3上に形成されたゲート酸化膜7」は,下記相違点2を除いて,本願発明1の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
オ 引用発明1の「ゲート酸化膜7の膜厚部」は,「p領域4上の延在部の下にある」から,下記相違点2を除いて,本願発明1の「前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
カ 引用発明1の「セル領域のゲート電極8がp領域4上に延在し」の「ゲート電極8」は,前記ウないしオを考慮すると,本願発明1の「前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極」に相当する。
キ 引用発明1の「p層3上に形成された開口部パターン22」は,本願発明1の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
ク 引用発明1の「セル領域のソース電極11がp領域4上に延在しp領域4に接触する領域26」は,前記第5の1(1)クを考慮すると,本願発明1の「前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホール」に相当し,かつその「ソース電極11」は,本願発明1の「前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッド」に相当する。
ケ 引用発明1の「ゲート引き回し線15」は,「セル領域のゲート電極8がp領域4上に延在し」たものであるから,本願発明1の「前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲート配線」に相当する。
コ 引用発明1の「IGBT」は,電力用途に用いられる(前記第5の1(1)ア)から,下記相違点1ないし3を除いて,本願発明1の「電力用半導体装置」に相当する。
サ すると,本願発明1と引用発明1とは,下記シの点で一致し,下記スの点で相違すると認められる。
シ 一致点
「第2導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲート配線と,
を備えること,
を特徴とする電力用半導体装置。」
ス 相違点
(ア)相違点1
本願発明1の「半導体基板」は「ワイドバンドギャップ材料からなる」のに対し,引用発明1の「半導体基板であるp^(+) 層1」はその材料が特定されていない点。
(イ)相違点2
本願発明1の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成されるのに対し,引用発明1の「ゲート酸化膜7」は「p層3上に形成され」,同「ゲート酸化膜7の厚膜部」は「p領域4」上に形成される点。
(ウ)相違点3
本願発明1では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において,前記第2ウェルコンタクトホールは,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ,かつ,前記ゲート配線よりも前記セル領域側に形成され」るのに対し,引用発明1ではそうではない点。
(2)本願発明1と引用発明5との対比
引用発明5の「半導体基板であるp^(+)型ドレイン層1」,「n^(-)型ドレイン層2」,「基本セル領域12」,「p^(++)型パッド層9」,「ゲート酸化膜3」,「層間絶縁膜10」及び「絶縁ゲート型バイポーラトランジスタ」は,それぞれ本願発明1の「第2導電型の半導体基板」,「第1導電型のドリフト層」,「セル領域」,「第2導電型の第2ウェル領域」,「ゲート絶縁膜」,「フィールド絶縁膜」及び「電力用半導体装置」に相当する。
すると,本願発明1と引用発明5とは,下記アの点で一致し,下記イの点で相違すると認められる。
ア 一致点
「第2導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上に形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
を備えたこと
を特徴とする電力用半導体装置。」
イ 相違点
(ア)相違点4
本願発明1の「半導体基板」は「ワイドバンドギャップ材料からなる」のに対し,引用発明5の「半導体基板であるp^(+)型ドレイン層1」はシリコン基板である(前記第5の4(1)ウ【0024】)点。
(イ)相違点5
本願発明1の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成されるのに対し,引用発明5の「ゲート酸化膜」は「p^(++)型パッド層9」上には形成されず,同「層間絶縁膜10」は「p^(++)型パッド層9上に形成され」る点。
(ウ)相違点6
本願発明1の「ゲート電極」は,「前記フィールド絶縁膜上に形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する」のに対し,引用発明5の「ゲート電極4」はそうなっていない点。
(エ)相違点7
本願発明1では「前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲート配線」を備えるのに対し,引用発明5では「ゲートボンディングパッド15a」を備える点。
(オ)相違点8
本願発明1では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において,前記第2ウェルコンタクトホールは,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ,かつ,前記ゲートパッドよりも前記セル領域側に形成され」るのに対し,引用発明5ではそもそも「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分」がない点。
(3)相違点についての判断
ア まず,相違点2について検討する。「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成される点,すなわち,フィールド絶縁膜より層厚の小さなゲート絶縁膜が第2ウェル領域上まで形成される点は,いずれの引用文献にも記載も示唆もない。
なお,引用文献1の図3には「ゲート酸化膜7」の膜厚の小さな部分がp層4上にかかっているかのような記載があるが,同図が前提とする従来技術を示す図13(前記第5の1(1)エ【0022】)では,膜厚の小さな部分はp層4上にかかっていないこと,引用文献1には他にゲート酸化膜7の膜厚の小さな部分をp層4上にかからしめることについて一切記載がないこと,及び同3図は概念図であり正確な位置関係を表しているとはいえないこと,から,引用文献1にフィールド絶縁膜より層厚の小さなゲート絶縁膜が第2ウェル領域上まで形成される点が記載されているとは認められない。
そして,本願発明1は,相違点2に係る構成と相違点3に係る構成を同時に備えることで,Pウェル内を流れる変位電流が,層厚の小さなゲート絶縁膜の直下に達する前に,ソース電極と電気的に接続されている箇所から変位電流を抜くことができ,したがって,電力用半導体装置を高速駆動した場合においても,ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき,より信頼性の高い電力用半導体装置を提供することができる(本願明細書【0008】ないし【0013】)という,格別の有利な効果を奏するものである。
イ してみると,他の相違点について検討するまでもなく,本願発明1は,引用発明1に基づいて,引用文献2ないし5に記載された発明から,当業者が容易に発明をすることができたとはいえない。
ウ 相違点5及び相違点8についても,前記アと同様であるから,他の相違点について検討するまでもなく,本願発明1は,引用発明5に基づいて,引用文献1ないし4に記載された発明から,当業者が容易に発明をすることができたとはいえない。
(4)まとめ
したがって,本願発明1は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2について
(1)本願発明2と引用発明4との対比
ア 引用発明4の「N^(+)型高濃度シリコン基板11」は,下記相違点9を除いて,本願発明2の「第1導電型の半導体基板」に相当する。
イ 引用発明4の「N^(+)型高濃度シリコン基板11上に形成されたN^(-)型低濃度シリコンエピタキシャル層12」は,本願発明2の「前記半導体基板の第1の主面側に形成された第1導電型のドリフト層」に相当する。
ウ 引用発明4の「N^(-)型低濃度シリコンエピタキシャル層12の表層の一部に形成されたP型ベース領域14」は,本願発明2の「前記ドリフト層の表層の一部に形成されたセル領域」に相当する。
エ 引用発明4の「ゲート接続用パッド21直下及びチップ縁部のN^(-)型低濃度シリコンエピタキシャル層12の表層に形成されたP型不純物拡散領域20」は,本願発明2の「前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域」に相当する。
オ 引用発明4の「P型ベース領域14上に延在するゲート絶縁膜16」は,下記相違点10を除いて,本願発明2の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
カ 引用発明4の「P型不純物拡散領域20上に形成されゲート絶縁膜16より膜厚の大きな層間絶縁膜18」は,下記相違点10を除いて,本願発明2の「前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
キ 引用発明4の「ゲート絶縁膜16上のゲート電極17」は,下記相違点11を除いて,本願発明2の「前記ゲート絶縁膜上に形成されるゲート電極」に相当する。
ク 引用発明4の「P型ベース領域14上に形成されたコンタクトホール」は,本願発明2の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
ケ 引用発明4の「ゲート絶縁膜16と層間絶縁膜18との境界よりP型ベース領域14とは反対側に形成されたコンタクトホール」は,本願発明2の「前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホール」に相当する。
コ 引用発明4の「コンタクトホールを介してP形ベース領域14と接続するソース接続用パッド19と,ゲート絶縁膜16と層間絶縁膜18との境界よりP型ベース領域14とは反対側に形成されたコンタクトホールを介してP型不純物拡散領域20と接続するソース配線19aで,ソース配線19aはソース接続用パッド19と接続されるもの」は,「ソース接続用パッド19」及び「ソース配線19a」は一体のものと認められ,これは,本願発明2の「前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッド」に相当すると認められる。
サ 引用発明4の「P型不純物拡散領域20の上方に形成されたゲート接続用パッド21で,ゲート接続用パッド21はゲート配線21aとゲート電極17と接続されたもの」は,本願発明2の「前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲートパッド」に相当すると認められる。
シ 引用発明4の「D-MOSFET」は,電力用途に用いられる(前記第5の3(1)ア)から,下記相違点9ないし12を除いて,本願発明2の「電力用半導体装置」に相当する。
ス すると,本願発明2と引用発明4とは,下記セの点で一致し,下記ソの点で相違する。
セ 一致点
「第1導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上に形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲートパッドと,
を備えたこと
を特徴とする電力用半導体装置。」
ソ 相違点
(ア)相違点9
本願発明2では「ワイドバンドギャップ材料からなる半導体基板」であるのに対し,引用発明4では「シリコン基板」である点。
(イ)相違点10
本願発明2の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「第2ウェル領域の前記セル領域側とは反対側」に形成されるのに対し,引用発明4の「ゲート絶縁膜16」は「P型不純物拡散領域20」上に形成されず,同「層間絶縁膜18」は「P型不純物拡散領域20」上に形成される点。
(ウ)相違点11
本願発明2の「ゲート電極」は,「前記フィールド絶縁膜上に形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する」のに対し,引用発明4の「ゲート電極17」は「P型不純物拡散領域20」上に形成されない点。
(エ)相違点12
本願発明2では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において,前記第2ウェルコンタクトホールは,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ,かつ,前記ゲートパッドよりも前記セル領域側に形成される」のに対し,引用発明4ではそもそも「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分」がない点。
(2)本願発明2と引用発明5との対比
引用発明5の「半導体基板であるp^(+)型ドレイン層1」,「n^(-)型ドレイン層2」,「基本セル領域12」,「p^(++)型パッド層9」,「ゲート酸化膜3」,「層間絶縁膜10」,「ゲートボンディングパッド15a」及び「絶縁ゲート型バイポーラトランジスタ」は,それぞれ本願発明2の「第2導電型の半導体基板」,「第1導電型のドリフト層」,「セル領域」,「第2導電型の第2ウェル領域」,「ゲート絶縁膜」,「フィールド絶縁膜」,「ゲートパッド」及び「電力用半導体装置」に相当する。
すると,本願発明1と引用発明5とは,下記アの点で一致し,下記イの点で相違すると認められる。
ア 一致点
「第2導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上に形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記第2ウェル領域の上方に形成され,前記ゲート電極と電気的に接続されたゲートパッドと,
を備えたこと
を特徴とする電力用半導体装置。」
イ 相違点
(ア)相違点13
本願発明2の「半導体基板」は「ワイドバンドギャップ材料からなる」のに対し,引用発明5の「半導体基板であるp^(+)型ドレイン層1」はシリコン基板である(前記第5の4(1)ウ【0024】)点。
(イ)相違点14
本願発明2の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成されるのに対し,引用発明5の「ゲート酸化膜」は「p^(++)型パッド層9」上には形成されず,同「層間絶縁膜10」は「p^(++)型パッド層9上に形成され」る点。
(ウ)相違点15
本願発明2の「ゲート電極」は,「前記フィールド絶縁膜上に形成され,前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する」のに対し,引用発明5の「ゲート電極4」はそうなっていない点。
(エ)相違点16
本願発明2では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において,前記第2ウェルコンタクトホールは,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ,かつ,前記ゲートパッドよりも前記セル領域側に形成され」るのに対し,引用発明5ではそもそも「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分」がない点。
(3)相違点についての判断
ア まず,相違点10について検討する。「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成される点,すなわち,フィールド絶縁膜より層厚の小さなゲート絶縁膜が第2ウェル領域上まで形成される点は,いずれの引用文献にも記載も示唆もない。
なお,引用文献1の図3には「ゲート酸化膜7」の膜厚の小さな部分がp層4上にかかっているかのような記載があるが,同図が前提とする従来技術を示す図13(前記第5の1(1)エ【0022】)では,膜厚の小さな部分はp層4上にかかっていないこと,引用文献1には他にゲート酸化膜7の膜厚の小さな部分をp層4上にかからしめることについて一切記載がないこと,及び同3図は概念図であり正確な位置関係を表しているとはいえないこと,から,引用文献1にフィールド絶縁膜より層厚の小さなゲート絶縁膜が第2ウェル領域上まで形成される点が記載されているとは認められない。
そして,本願発明2は,相違点10に係る構成と相違点12に係る構成を同時に備えることで,Pウェル内を流れる変位電流が,層厚の小さなゲート絶縁膜の直下に達する前に,ソース電極と電気的に接続されている箇所から変位電流を抜くことができ,したがって,電力用半導体装置を高速駆動した場合においても,ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき,より信頼性の高い電力用半導体装置を提供することができる(本願明細書【0008】ないし【0013】)という,格別の有利な効果を奏するものである。
イ してみると,他の相違点について検討するまでもなく,本願発明2は,引用発明4に基づいて,引用文献1ないし3及び5に記載された発明から,当業者が容易に発明をすることができたとはいえない。
ウ 相違点14及び相違点16についても,前記アと同様であるから,他の相違点について検討するまでもなく,本願発明2は,引用発明5に基づいて,引用文献1ないし4に記載された発明から,当業者が容易に発明をすることができたとはいえない。
(4)まとめ
したがって,本願発明2は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
3 本願発明3について
本願発明3は,本願発明1又は2の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1又は2のとおり,本願発明1又は2が引用文献1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明3についても,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
4 本願発明4について
(1)本願発明4と引用発明1との対比
ア 引用発明1の「半導体基板であるp^(+) 層1」は,下記相違点17を除いて,本願発明4の「半導体基板」に相当する。
イ 引用発明1の「半導体基板であるp^(+) 層1の上に形成されたn^(-) 層2」は,引用発明4の「前記半導体基板の第1の主面側に形成された第1導電型のドリフト層」に相当する。
ウ 引用発明1の「n^(-) 層2の表層の一部にそれぞれ形成されたp層3及びp領域4」は,それぞれ本願発明4の「前記ドリフト層の表層の一部に形成されたセル領域」及び「前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域」に相当する。
エ 引用発明1の「p層3上に形成されたゲート酸化膜7」は,下記相違点18を除いて,本願発明4の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
オ 引用発明1の「ゲート酸化膜7の膜厚部」は,「p領域4上の延在部の下にある」から,下記相違点18を除いて,本願発明4の「前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
カ 引用発明1の「セル領域のゲート電極8がp領域4上に延在し」の「ゲート電極8」は,前記ウないしオを考慮すると,本願発明4の「前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成されるゲート電極」に相当する。
キ 引用発明1の「p層3上に形成された開口部パターン22」は,本願発明4の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
ク 引用発明1の「セル領域のソース電極11がp領域4上に延在しp領域4に接触する領域26」は,前記第5の1(1)クを考慮すると,本願発明4の「前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホール」に相当し,かつその「ソース電極11」は,本願発明1の「前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッド」に相当する。
ケ 引用発明1の「p層3」は,本願発明4の「前記セル領域内に形成された第2導電型の第1ウェル領域」に相当する。
コ 引用発明1の「IGBT」は,電力用途に用いられる(前記第5の1(1)ア)から,下記相違点17ないし19を除いて,本願発明1の「電力用半導体装置」に相当する。
サ すると,本願発明4と引用発明1とは,下記シの点で一致し,下記スの点で相違すると認められる。
シ 一致点
「半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上と,前記フィールド絶縁膜上とに形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記セル領域内に形成された第2導電型の第1ウェル領域と,
を備えたこと,
を特徴とする電力用半導体装置。」
ス 相違点
(ア)相違点17
本願発明4の「半導体基板」は「ワイドバンドギャップ材料からなる第1導電型」であるのに対し,引用発明1の「半導体基板であるp^(+) 層1」はp型であり,かつその材料が特定されていない点。
(イ)相違点18
本願発明4の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成されるのに対し,引用発明1の「ゲート酸化膜7」は「p層3上に形成され」,同「ゲート酸化膜7の厚膜部」は「p領域4」上に形成される点。
(ウ)相違点19
本願発明4では「前記第2ウェル領域は,前記第1ウェル領域の第2導電型の不純物濃度を超える第2導電型の不純物濃度を有する」のに対し,引用発明1ではそうなっていない点。
(2)本願発明4と引用発明4との対比
ア 引用発明4の「N^(+)型高濃度シリコン基板11」は,下記相違点20を除いて,本願発明4の「第1導電型の半導体基板」に相当する。
イ 引用発明4の「N^(+)型高濃度シリコン基板11上に形成されたN^(-)型低濃度シリコンエピタキシャル層12」は,本願発明4の「前記半導体基板の第1の主面側に形成された第1導電型のドリフト層」に相当する。
ウ 引用発明4の「N^(-)型低濃度シリコンエピタキシャル層12の表層の一部に形成されたP型ベース領域14」は,本願発明4の「前記ドリフト層の表層の一部に形成されたセル領域」に相当する。
エ 引用発明4の「ゲート接続用パッド21直下及びチップ縁部のN^(-)型低濃度シリコンエピタキシャル層12の表層に形成されたP型不純物拡散領域20」は,本願発明4の「前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域」に相当する。
オ 引用発明4の「P型ベース領域14上に延在するゲート絶縁膜16」は,下記相違点21を除いて,本願発明4の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
カ 引用発明4の「P型不純物拡散領域20上に形成されゲート絶縁膜16より膜厚の大きな層間絶縁膜18」は,下記相違点21を除いて,本願発明4の「前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
キ 引用発明4の「ゲート絶縁膜16上のゲート電極17」は,下記相違点22を除いて,本願発明4の「前記ゲート絶縁膜上に形成されるゲート電極」に相当する。
ク 引用発明4の「P型ベース領域14上に形成されたコンタクトホール」は,本願発明4の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
ケ 引用発明4の「ゲート絶縁膜16と層間絶縁膜18との境界よりP型ベース領域14とは反対側に形成されたコンタクトホール」は,本願発明4の「前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホール」に相当する。
コ 引用発明4の「コンタクトホールを介してP形ベース領域14と接続するソース接続用パッド19と,ゲート絶縁膜16と層間絶縁膜18との境界よりP型ベース領域14とは反対側に形成されたコンタクトホールを介してP型不純物拡散領域20と接続するソース配線19aで,ソース配線19aはソース接続用パッド19と接続されるもの」は,「ソース接続用パッド19」及び「ソース配線19a」は一体のものと認められ,これは,本願発明4の「前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッド」に相当すると認められる。
サ 引用発明4の「P型ベース領域14」は,本願発明4の「前記セル領域内に形成された第2導電型の第1ウェル領域」に相当すると認められる。
シ 引用発明4の「D-MOSFET」は,電力用途に用いられる(前記第5の3(1)ア)から,下記相違点20ないし23を除いて,本願発明4の「電力用半導体装置」に相当する。
ス すると,本願発明4と引用発明4とは,下記セの点で一致し,下記ソの点で相違する。
セ 一致点
「第1導電型の半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上に形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記セル領域内に形成された第2導電型の第1ウェル領域と,
を備えたこと
を特徴とする電力用半導体装置。」
ソ 相違点
(ア)相違点20
本願発明4では「ワイドバンドギャップ材料からなる半導体基板」であるのに対し,引用発明4では「シリコン基板」である点。
(イ)相違点21
本願発明4の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「第2ウェル領域の前記セル領域側とは反対側」に形成されるのに対し,引用発明4の「ゲート絶縁膜16」は「P型不純物拡散領域20」上に形成されず,同「層間絶縁膜18」は「P型不純物拡散領域20」上に形成される点。
(ウ)相違点22
本願発明4の「ゲート電極」は,「前記フィールド絶縁膜上に形成される」のに対し,引用発明4の「ゲート電極17」は「層間絶縁膜18」上に形成されない点。
(エ)相違点23
本願発明4では「前記第2ウェル領域は,前記第1ウェル領域の第2導電型の不純物濃度を超える第2導電型の不純物濃度を有する」のに対し,引用発明4ではそうなっていない点。
(3)本願発明4と引用発明5との対比
引用発明5の「半導体基板であるp^(+)型ドレイン層1」,「n^(-)型ドレイン層2」,「基本セル領域12」,「p^(++)型パッド層9」,「ゲート酸化膜3」,「層間絶縁膜10」及び「絶縁ゲート型バイポーラトランジスタ」は,それぞれ本願発明4の「第2導電型の半導体基板」,「第1導電型のドリフト層」,「セル領域」,「第2導電型の第2ウェル領域」,「ゲート絶縁膜」,「フィールド絶縁膜」及び「電力用半導体装置」に相当する。
すると,本願発明1と引用発明5とは,下記アの点で一致し,下記イの点で相違すると認められる。
ア 一致点
「半導体基板と,
前記半導体基板の第1の主面側に形成された第1導電型のドリフト層と,
前記ドリフト層の表層の一部に形成されたセル領域と,
前記ドリフト層の表層の一部で,前記セル領域とは別の領域に形成された第2導電型の第2ウェル領域と,
前記セル領域上に形成されたゲート絶縁膜と,
前記第2ウェル領域上に形成され,前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と,
前記ゲート絶縁膜上に形成されるゲート電極と,
前記セル領域上に形成されたソースコンタクトホールと,
前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホールと,
前記ソースコンタクトホールと前記第2ウェルコンタクトホールとを介して前記セル領域と前記第2ウェル領域とを電気的に接続するソースパッドと,
前記セル領域内に形成された第2導電型の第1ウェル領域と,
を備え,
前記第2ウェル領域は,前記第1ウェル領域の第2導電型の不純物濃度を超える第2導電型の不純物濃度を有するたこと
を特徴とする電力用半導体装置。」
イ 相違点
(ア)相違点24
本願発明4の「半導体基板」は「ワイドバンドギャップ材料からなる第1導電型」であるのに対し,引用発明5の「半導体基板であるp^(+)型ドレイン層1」はシリコン基板であり(前記第5の4(1)ウ【0024】),かつp型である点。
(イ)相違点25
本願発明4の「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成されるのに対し,引用発明5の「ゲート酸化膜」は「p^(++)型パッド層9」上には形成されず,同「層間絶縁膜10」は「p^(++)型パッド層9上に形成され」る点。
(ウ)相違点26
本願発明4の「ゲート電極」は,「前記フィールド絶縁膜上に形成される」のに対し,引用発明5の「ゲート電極4」は「層間絶縁膜10」上に形成されない点。
(4)相違点についての判断
ア 相違点17及び相違点19について検討する。相違点19に係る構成については,引用発明5に開示されているが,これは絶縁ゲート型バイポーラトランジスタにおいて生じるラッチアップ現象及び正孔蓄積によるターンオフ時間の増大を課題とする(前記第5の4(1)イ)ものである。一方,相違点17を解消しようとすると,引用発明1におけるp型の半導体基板を第1導電型すなわちn型に置き換えなければならず,するとIGBT(絶縁ゲート型バイポーラトランジスタ)の基本構成が失われてしまうから,結局相違点17に係る構成と相違点19に係る構成とは,課題解決手段として両立せず,両者を同時に解消することは,当業者にとって困難である。
イ さらに,相違点18について検討する。「ゲート絶縁膜」は「前記第2ウェル領域上の前記セル領域側」に形成され,同「フィールド絶縁膜」は「前記第2ウェル上の前記セル領域側とは反対側」に形成される点,すなわち,フィールド絶縁膜より層厚の小さなゲート絶縁膜が第2ウェル領域上まで形成される点は,いずれの引用文献にも記載も示唆もない。
なお,引用文献1の図3には「ゲート酸化膜7」の膜厚の小さな部分がp層4上にかかっているかのような記載があるが,同図が前提とする従来技術を示す図13(前記第5の1(1)エ【0022】)では,膜厚の小さな部分はp層4上にかかっていないこと,引用文献1には他にゲート酸化膜7の膜厚の小さな部分をp層4上にかからしめることについて一切記載がないこと,及び同3図は概念図であり正確な位置関係を表しているとはいえないこと,から,引用文献1にフィールド絶縁膜より層厚の小さなゲート絶縁膜が第2ウェル領域上まで形成される点が記載されているとは認められない。
そして,本願発明4は,「前記第2ウェル領域上の,前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第2ウェルコンタクトホール」と合わさることにより,Pウェル内を流れる変位電流が,層厚の小さなゲート絶縁膜の直下に達する前に,ソース電極と電気的に接続されている箇所から変位電流を抜くことができ,したがって,電力用半導体装置を高速駆動した場合においても,ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき,より信頼性の高い電力用半導体装置を提供することができる(本願明細書【0008】ないし【0013】)という,格別の有利な効果を奏するものである。
ウ してみると,本願発明4は,引用発明1に基づいて,引用文献2ないし5に記載された発明から,当業者が容易に発明をすることができたとはいえない。
エ 相違点23について検討する。相違点23に係る構成については,引用発明5に開示されているが,これは絶縁ゲート型バイポーラトランジスタにおいて生じるラッチアップ現象及び正孔蓄積によるターンオフ時間の増大を課題とする(前記第5の4(1)イ)ものである。すると,D-MOSFETである引用発明4に引用発明5に開示された技術を採用する動機づけに欠ける。
オ また,相違点21については,前記イと同様である。
カ してみると,本願発明4は,引用発明4に基づいて,引用文献1ないし3及び5に記載された発明から,当業者が容易に発明をすることができたとはいえない。
キ 相違点24について検討する。引用発明5は,絶縁ゲート型バイポーラトランジスタにおいて生じるラッチアップ現象及び正孔蓄積によるターンオフ時間の増大を課題とし(前記第5の4(1)イ)これを解決するものである。一方,相違点24を解消しようとすると,引用発明5におけるp^(+)型ドレイン層1を第1導電型すなわちn型に置き換えなければならず,するとIGBT(絶縁ゲート型バイポーラトランジスタ)の基本構成が失われてしまうから,引用発明5において相違点24を解消することは阻害要因があるというべきである。
ク また,相違点25については,前記イと同様である。
ケ してみると,本願発明4は,引用発明5に基づいて,引用文献1ないし4に記載された発明から,当業者が容易に発明をすることができたとはいえない。
(5)まとめ
したがって,本願発明4は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
5 本願発明5ないし12について
本願発明5ないし12は,本願発明1,2又は4の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1,2又は4のとおり,本願発明1,2又は4が引用文献1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明5ないし12についても,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

第7 原査定について
前記第6で検討したように,本願発明1ないし12は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
したがって,原査定を維持することはできない。

第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-06-20 
出願番号 特願2014-1303(P2014-1303)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 早川 朋一  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 電力用半導体装置  
代理人 松井 重明  
代理人 倉谷 泰孝  
代理人 稲葉 忠彦  
代理人 村上 加奈子  
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