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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 5項独立特許用件 取り消して特許、登録 H01L
管理番号 1330043
審判番号 不服2016-13941  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2016-09-16 
確定日 2017-07-25 
事件の表示 特願2013-520779「埋め込み構造およびその製造方法」拒絶査定不服審判事件〔平成24年 1月26日国際公開、WO2012/012338、平成25年10月10日国内公表、特表2013-538445、請求項の数(14)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、2011年(平成23年)7月18日(パリ条約による優先権主張外国庁受理 2010年7月20日 米国(US),2010年7月28日 米国(US),2011年7月15日 米国(US))を国際出願日とする出願であって、平成27年9月25日付け拒絶理由通知に対して、同年12月16日付けで手続補正がなされたが、平成28年5月6日付けで拒絶査定がなされ、これに対し、同年9月16日付けで拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。

第2 原査定の概要
原査定(平成28年5月6日付け拒絶査定)の概要は次のとおりである。
(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.米国特許出願公開第2010/0148316号明細書
2.国際公開第2010/010910号
3.特開2001-102475号公報(周知技術を示す文献)
4.特開2000-294694号公報(周知技術を示す文献)
5.特開2002-246722号公報

第3 審判請求時の補正について
審判請求時の補正(以下、「本件補正」という。)は、特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
(1)請求項1ないし7について
本件補正は、請求項1に記載された発明を特定するための事項である、「第1ダイ」について、「(i)第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有し、前記第1ダイの前記第2面は前記第1ダイの電気信号をルーティングする第1ボンドパッドを有する」との限定を付加し、「第1ダイ」の「基板の層」への取付について、「前記第1ダイの前記第1面を基板の層に取り付け、かつ、前記第1ダイの前記第2面をインタポーザの第1面へ取り付ける段階であって、前記インタポーザは第1ビアを有し、かつ、前記インタポーザは(i)前記第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有する」との限定を付加し、「第1ダイ」の「基板」への埋め込みについて、「前記基板の前記1つ以上の更なる層が、(i)前記第1ダイの前記第3面および前記第4面、並びに(ii)前記インタポーザの前記第3面および前記第4面に取り付けられるように、前記第1ダイ及び前記インタポーザを前記基板に埋め込む」との限定を付加し、「第2ダイ」の「1つ以上の更なる層」への結合について、「前記第2ダイは、前記第2ダイの電気信号をルーティングする第2ボンドパッドを有する第1面を持つ」との限定を付加し、さらに、「第2ダイ」について、「電気信号が前記第1ダイと前記第2ダイとの間で(i)前記第1ダイの前記第1ボンドパッド、(ii)前記インタポーザの前記第1ビア、(iii)前記基板の前記1つ以上の更なる層内に部分的に配置されたルーティング構造、及び(iv)前記第2ダイの前記第2ボンドパッドを介してルーティングされるように、前記基板の前記1つ以上の更なる層に結合され、前記1つ以上の更なる層の少なくとも一部分が(i)前記第1ダイと前記インタポーザとの組み合わせおよび(ii)前記第2ダイの間に位置し」との限定を付加するものであるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
なお、本件補正後の請求項2ないし7に係る発明は、本件補正後の請求項1に係る発明を更に限定したものである。

(2)請求項8ないし14について
本件補正は、請求項8に記載された発明を特定するための事項である、「コア材」について、「インタポーザが埋め込まれた」との限定を付加し、「第1ダイ」について、「(i)第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有し、前記第1ダイの前記第2面は前記第1ダイの電気信号をルーティングする第1ボンドパッドを有し、前記第1ダイの前記第1面が前記第1ラミネート層に取り付けられ、かつ、前記第1ダイの前記第2面は前記インタポーザの第1面へ取り付けられ、前記インタポーザは第1ビアを有し、かつ前記インタポーザは、(i)前記第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有し、前記コア材が(i)前記第1ダイの前記第3面および前記第4面、並びに(ii)前記インタポーザの前記第3面および前記第4面に取り付けられるように」との限定を付加し、「第2ダイ」について、「前記第2ダイの電気信号をルーティングする第2ボンドパッドを有する第1面を持つ第2ダイ」との限定を付加し、そして、「第1ダイ」と「第2ダイ」とのルーティングについて、「(i)前記第1ダイの前記第1ボンドパッド、(ii)前記インタポーザの前記第1ビア、(iii)前記コア材内に部分的に配置されたルーティング構造、及び(iv)前記第2ダイの前記第2ボンドパッドを介して電気信号がルーティングされるように」との限定を付加するものであるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
なお、本件補正後の請求項9ないし14に係る発明は、本件補正後の請求項8に係る発明を更に限定したものである。

(3)独立特許要件について
下記の「第4 本願補正発明」から「第6 対比・判断」までに示すように、本件補正後の請求項1ないし14に係る発明(以下、それぞれ「本願補正発明1」ないし「本願補正発明14」という。)は、独立特許要件を満たすものである。

第4 本願補正発明
本願補正発明1ないし14は、平成28年9月16日付け手続補正により補正された特許請求の範囲の請求項1ないし14に記載された事項により特定される、以下のとおりの発明である。
「 【請求項1】
第1ダイを用意する段階であって、前記第1ダイは、(i)第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有し、前記第1ダイの前記第2面は前記第1ダイの電気信号をルーティングする第1ボンドパッドを有する、第1ダイを用意する段階と、
前記第1ダイの前記第1面を基板の層に取り付け、かつ、前記第1ダイの前記第2面をインタポーザの第1面へ取り付ける段階であって、前記インタポーザは第1ビアを有し、かつ、前記インタポーザは(i)前記第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有する、取り付ける段階と、
前記基板の1つ以上の更なる層を形成して、前記基板の前記1つ以上の更なる層が、(i)前記第1ダイの前記第3面および前記第4面、並びに(ii)前記インタポーザの前記第3面および前記第4面に取り付けられるように、前記第1ダイ及び前記インタポーザを前記基板に埋め込む段階と、
第2ダイを前記1つ以上の更なる層に結合する段階であって、前記第2ダイは、前記第2ダイの電気信号をルーティングする第2ボンドパッドを有する第1面を持つ、結合する段階と、
ヒートシンクを前記第2ダイに結合する段階と
を備え、
前記第2ダイは、電気信号が前記第1ダイと前記第2ダイとの間で(i)前記第1ダイの前記第1ボンドパッド、(ii)前記インタポーザの前記第1ビア、(iii)前記基板の前記1つ以上の更なる層内に部分的に配置されたルーティング構造、及び(iv)前記第2ダイの前記第2ボンドパッドを介してルーティングされるように、前記基板の前記1つ以上の更なる層に結合され、前記1つ以上の更なる層の少なくとも一部分が(i)前記第1ダイと前記インタポーザとの組み合わせおよび(ii)前記第2ダイの間に位置し、
前記第2ダイは、前記第2ダイの前記第1面で前記1つ以上の更なる層に結合され、
前記ヒートシンクは、熱伝導性化合物を介して、前記第2ダイの前記第1面とは反対側の前記第2ダイの第2面で前記第2ダイに結合され、
前記ヒートシンクは前記第1ダイには結合されない、
方法。
【請求項2】
第2ダイを前記1つ以上の更なる層に結合する段階は、はんだボールを用いて前記第2ダイを前記1つ以上の更なる層に結合する段階を有する請求項1に記載の方法。
【請求項3】
前記第2ダイと前記1つ以上の更なる層との間にアンダーフィル材を設ける段階をさらに備える請求項2に記載の方法。
【請求項4】
第3ダイを用意する段階と、
前記第3ダイを前記基板の層に取り付ける段階と
をさらに備え、
前記第3ダイは、前記第3ダイの電気信号をルーティングする第3ボンドパッドを有する面を持ち、
前記基板の1つ以上の更なる層を形成して、前記第1ダイを前記基板に埋め込む段階は、前記基板の1つ以上の更なる層を形成して、前記第3ダイを前記基板に埋め込む段階を有し、
前記第2ダイは、前記第3ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記1つ以上の更なる層に結合される
請求項1に記載の方法。
【請求項5】
第3ダイを用意する段階は、前記第3ダイを、前記第1ダイの横に、実質的に隣り合わせ配列で設ける段階を有する請求項4に記載の方法。
【請求項6】
第3ダイを用意する段階は、前記第3ダイを、前記第1ダイの上に、前記第3ダイおよび前記第1ダイが実質的に積み重ね配列となるように設ける段階を有する請求項4に記載の方法。
【請求項7】
第4ダイを用意する段階と、
第5ダイを用意する段階と
をさらに備え、
前記第4ダイは、前記第4ダイの電気信号をルーティングする第4ボンドパッドを有する面を持ち、
前記第5ダイは、前記第5ダイの電気信号をルーティングする第5ボンドパッドを有する面を持ち、
前記第3ダイは、前記第1ダイの上に、前記第3ダイおよび前記第1ダイが実質的に積み重ね配列となるように設けられ、
前記第5ダイは、前記第4ダイの上に、前記第5ダイおよび前記第4ダイが実質的に積み重ね配列となるように設けられ、
前記第1ダイおよび前記第3ダイと、前記第4ダイおよび前記第5ダイとは、実質的に隣り合わせ配列に配置され、
前記基板の1つ以上の更なる層を形成して前記第1ダイを前記基板に埋め込む段階は、前記基板の1つ以上の更なる層を形成して前記第4ダイおよび前記第5ダイを前記基板に埋め込む段階を有し、
前記第2ダイは、前記第4ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記1つ以上の更なる層に結合され、
前記第2ダイは、前記第5ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記1つ以上の更なる層に結合される
請求項6に記載の方法。
【請求項8】
(i)第1ラミネート層、(ii)第2ラミネート層、および(iii)前記第1ラミネート層と前記第2ラミネート層との間に配置され、インタポーザが埋め込まれたコア材を有する基板と、
前記第1ラミネート層に結合された第1ダイであって、前記第1ダイは、(i)第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有し、前記第1ダイの前記第2面は前記第1ダイの電気信号をルーティングする第1ボンドパッドを有し、前記第1ダイの前記第1面が前記第1ラミネート層に取り付けられ、かつ、前記第1ダイの前記第2面は前記インタポーザの第1面へ取り付けられ、前記インタポーザは第1ビアを有し、かつ前記インタポーザは、(i)前記第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有し、前記コア材が(i)前記第1ダイの前記第3面および前記第4面、並びに(ii)前記インタポーザの前記第3面および前記第4面に取り付けられるように、前記基板の前記コア材に埋め込まれた第1ダイと、
前記第2ラミネート層に結合された第2ダイであって、前記第2ダイの電気信号をルーティングする第2ボンドパッドを有する第1面を持つ第2ダイと、
前記第2ダイに結合されたヒートシンクと
を備え、
前記第2ダイが、前記第1ダイと前記第2ダイとの間で(i)前記第1ダイの前記第1ボンドパッド、(ii)前記インタポーザの前記第1ビア、(iii)前記コア材内に部分的に配置されたルーティング構造、及び(iv)前記第2ダイの前記第2ボンドパッドを介して電気信号がルーティングされるように、前記第2ラミネート層に結合されており、前記第2ラミネート層は前記第1ダイおよび前記第2ダイの間に位置し、
前記第2ダイは、前記第2ダイの前記第1面で前記第2ラミネート層に結合され、
前記ヒートシンクは、熱伝導性化合物を介して、前記第2ダイの前記第1面とは反対側の前記第2ダイの第2面で前記第2ダイに結合され、
前記ヒートシンクは前記第1ダイには結合されない、
装置。
【請求項9】
前記第2ダイが、はんだボールを介して前記第2ラミネート層に結合されている請求項8に記載の装置。
【請求項10】
前記第2ダイと前記第2ラミネート層との間にアンダーフィル材をさらに備える請求項9に記載の装置。
【請求項11】
前記第1ラミネート層に結合された第3ダイであって、前記第3ダイの電気信号をルーティングする第3ボンドパッドを有する面を持つ第3ダイをさらに備え、
前記第3ダイが、前記基板の前記コア材に埋め込まれ、
前記第2ダイが、前記第3ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合されている
請求項8に記載の装置。
【請求項12】
前記第3ダイが、(i)前記第1ダイに対して実質的に隣り合わせ配列、または、(ii)前記第1ダイに対して実質的に積み重ね配列、のいずれかに配置されている請求項11に記載の装置。
【請求項13】
前記第1ラミネート層に結合された第4ダイであって、前記第4ダイの電気信号をルーティングする第4ボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第4ダイと、
前記第1ラミネート層に結合された第5ダイであって、前記第5ダイの電気信号をルーティングする第5ボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第5ダイと
をさらに備え、
前記第3ダイが、前記第1ダイの上に、前記第3ダイおよび前記第1ダイが、実質的に積み重ね配列となるように配置され、
前記第5ダイが、前記第4ダイの上に、前記第5ダイおよび前記第4ダイが、実質的に積み重ね配列となるように配置され、
前記第1ダイおよび前記第3ダイと、前記第4ダイおよび前記第5ダイとが、実質的に隣り合わせ配列に配置され、
前記第2ダイが、前記第4ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合され、
前記第2ダイが、前記第5ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合されている
請求項11に記載の装置。
【請求項14】
前記第1ダイがメモリ装置であり、前記第2ダイが、1つ以上のシステム・オン・チップ(SoCs)を有する集積回路である請求項8から13のいずれか1項に記載の装置。」

第5 引用文献
(1)引用文献1
原査定の拒絶の理由に引用された、上記引用文献1(米国特許出願公開第2010/0148316号明細書)には、「SEMICONDUCTOR DEVICE AND METHOD(当審仮訳:半導体装置及び方法)」について、図面とともに以下の記載がある(なお、下線は当審で付与した。)。

ア.「【0042】 In FIG.3b,core semiconductor die 106 and 108 are vertically stacked over carrier 100 with solder paste or conductive material such as tape or epoxy.Semiconductor die 106 and 108 each include a substrate with an active area containing analog or digital circuits implemented as active devices,passive devices,conductive layers,and dielectric layers formed within the die and electrically interconnected accrding to the electrical design of the die.For example,thecircuitmayincludeoneormoretransistors,diodes,inductors,inductors,capacitors,resistors,and other circuit elements formed within the active area of die 106 and 108 to implement application specific integrated circuit(ASIC) or memory devices.・・・」(当審仮訳:図3bでは、コア半導体ダイ106および108は、半田ペーストまたはテープまたはエポキシのような導電性材料でキャリア100の上に垂直に積み重ねられる。半導体ダイ106および108の各々は、能動素子、受動素子、導電層と、ダイ内に形成された誘電体層として実装され、ダイの電気的設計に従って相互接続された電気的アナログまたはデジタル回路を含有する活性領域を有する基板を含む。例えば、回路は、1つ以上のトランジスタ、ダイオード、インダクタ、コンデンサ、抵抗器、及びASIC(Application Specific Integrated Circuit)やメモリ装置を実現するためにダイ106と108の活性領域内に形成される他の回路要素を含むことができる。・・・)

イ.「【0043】 In FIG.3c,an insulating layer 112 is deposited around the stacked semiconductor die 106-108.The insulating layer 112 can be a thermosetting resin or photo-curable resin,such as epoxy resin,phenol resin,cyanate resin,fiberglass,fluorocarbon resin,poly(tetrafluoroethylene)(PTFE)resin,polyphenylene oxide(PPO)resin,or poly(phenylene ether)(PPE)resin.The core semiconductor die 106-108 are thus embedded within insulating layer 112.」(当審仮訳:図3cでは、積層された半導体ダイ106-108の周囲に絶縁層112を堆積する。絶縁層112は、熱硬化型樹脂、光熱硬化型樹脂、エポキシ樹脂、フェノール樹脂、シアネート樹脂、繊維ガラス、フッ素樹脂、ポリ(テトラフルオロエチレン)(PTFE)樹脂、PPO(ポリデニレンオキサイド)樹脂、ポリ(フェニレンエーテル)(PPE)樹脂であってもよい。コア半導体ダイ106-108は絶縁層112内に埋設されている。)

ウ.「【0047】 In FIG.3d,a topside interconnect structure 120 is formed over conductive layer118 and semiconductor die 108.The interconnect structure 120 includes conductive layers and signal traces 122,which are separated by insulating layers 124.・・・The interconnect structure 120 is electrically connected to TSVs 110 and the active and passive devices within semiconductor die 106 and 108 to form functional electrical circuits according to the electrical design and function of the semiconductor die.(当審仮訳:図3dにおいて、導電層118と、半導体ダイ108上に形成される上側配線構造120が設けられている。相互接続構造120は、導電性層および信号配線122は、絶縁層124によって分離されているとを備えている。・・・相互接続構造120は、電気的に半導体ダイ106および108内のシリコン貫通ビア110及び能動および受動デバイスに接続された半導体ダイの電気的設計および機能に係る機能的電気回路を形成する。)

エ.「【0049】 A bottom-side interconnect structure 130 is formed over conductive layer 104 and semiconductor die 106.The interconnect structure 130 includes conductive layers and signal traces 132,which are separated by insulating layers 134.・・・The interconnect structure 130 is electrically connected to TSVs 110 and the active and passive devices within semiconductor die 106 and 108 to form functional electrical circuits according to the electrical design and function of the semiconductor die.(当審仮訳:下側相互接続構造130は、導電層104と半導体ダイ106上に形成される。相互接続構造130は、導電性層および信号配線132は、絶縁層134によって分離されているとを備えている。・・・相互接続構造130は、電気的に半導体ダイ106および108内のシリコン貫通ビア110及び能動および受動デバイスに接続された半導体ダイの電気的設計および機能に係る機能的電気回路を形成する。」
オ.「【0051】 In FIG.3e,a semiconductor die 140 is mounted to conductive layer 128 with solder bumps 142.An underfill material 144,such as epoxy,polymeric material,film,or other non-conductive material,is deposited under semiconductor die 140.Semiconductor die 140 is electrically connected to semiconductor die 106 and 108 through solder bumps 142,conductive layers 127 and 128,interconnect structures 120 and 130,and TSV 110.(当審仮訳:図3eでは、はんだバンプ142を介して導電層128に取り付けられている半導体ダイ140が設けられている。エポキシ、ポリマー材料、フィルム、又は他の非導電性材料のような、アンダーフィル材144は、半導体ダイ140の下に堆積される。半導体ダイ140は、はんだバンプ142、導電層127および128は、相互接続構造120および130と、TSV110を介して半導体チップ106、108に電気的に接続される。」

・上記「ア.」の記載事項によれば、半導体ダイ106および108は、半田ペーストまたはテープまたはエポキシのような導電性材料でキャリア100の上に垂直に積み重ねられる。
・上記「イ.」の記載事項によれば、積層された半導体ダイ106および108の周囲に絶縁層112が堆積されている。
・上記「ウ.」の記載事項、及び図3eによれば、半導体ダイ108上に上側相互接続構造120が形成され、上側相互接続構造120は、信号配線122を備えている。
・上記「エ.」の記載事項、及び図3eによれば、下側相互接続構造130上に半導体ダイ106が形成されている。
・上記「オ.」の記載事項、及び図3eによれば、半導体ダイ140が、はんだバンプ142および上側相互接続構造120を介して半導体チップ106、108に電気的に接続されている。

したがって、上記記載事項及び図面を総合勘案すると、引用文献1には、次の発明(以下、「引用発明」という。)が記載されている。
「下側相互接続構造130上に複数の半導体ダイ106および108が垂直に積み重ねて形成され、
積層された前記半導体ダイ106および108の周囲に絶縁層112が堆積され、
前記半導体ダイ108上に上側相互接続構造120が形成され、該上側相互接続構造120は、信号配線122を備え、
半導体ダイ140が、はんだバンプ142および前記上側相互接続構造120を介して半導体チップ106および108に電気的に接続される、
方法。」

(2)引用文献2
同じく原査定の拒絶の理由に引用された、上記引用文献2(国際公開第2010/010910号)には、「半導体装置」について、図面とともに以下の記載がある(なお、下線は当審で付与した。)。

カ.「[0150] 次に、図7(c)に示すとおり、位置マークが設けられた支持体25上に、半導体素子13を電極端子14が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子13のパッドピッチは20?150μm、ピン数は1000?2000ピンの狭ピッチ、多ピンの半導体素子13とした。
[0151] 次に、図7(d)に示すとおり、半導体素子13の電極端子14面と側面が同時に覆われるように絶縁層A(15)を積層する。」

上記記載事項及び図面を総合勘案すると、引用文献2には、次の技術事項が記載されている。
「半導体素子の電極端子面と側面に絶縁層を積層すること。」

(3)引用文献3
同じく原査定の拒絶の理由に引用された、上記引用文献3(特開2001-102475号公報)には、「半導体素子用パッケージ」について、図面とともに以下の記載がある(なお、下線は当審で付与した。)。

キ.「【0022】 本発明によれば、上記の半導体素子AをパッケージBの表面にロウ付け実装した構造において、半導体素子Aの上面、すなわち、半導体素子AのパッケージBへの実装面の反対側の面には、絶縁基板1より熱膨張係数が低い高熱伝導性蓋体(以下、単にリッドという。)12が高熱伝導性樹脂11によって接着されている。さらにはリッド12は、絶縁基板1と接着剤13によって接合される。」

上記記載事項及び図面を総合勘案すると、引用文献3には、次の技術事項が記載されている。
「半導体素子に高熱伝導性蓋を接合すること。」

(4)引用文献4
同じく原査定の拒絶の理由に引用された、上記引用文献4(特開2000-294694号公報)には、「半導体装置」について、図面とともに以下の記載がある(なお、下線は当審で付与した。)。

ク.「【0007】 図3はさらにもう一種の強化型BGAパッケージ半導体装置(30)の構造を示す。これはプリント基板材質に類似の基板(32)を採用してチップ(31)を結合してある。これと前述の二つの従来の技術の違いは、図3の半導体装置では、チップ(31)がインナーはんだバンプ(37)により直接基板(32)の金属回路(321) の所定の位置に加圧溶接され、チップ(31)の周縁と基板(32)の間に環状に一周のモールド樹脂(35)が注入されてその接合部分の回路を保護し並びに装置の信頼性を確保していることにある。ディスク状ヒートシンク(36)が同様に導熱性の良好なエポキシ樹脂(38)でチップ(31)の背面、即ち非作動面と基板(32)の周囲の位置で接合されている。」

したがって、上記記載事項及び図面を総合勘案すると、引用文献4には、次の技術事項が記載されているといえる。
「チップの背面にヒートシンクを接合すること。」

(5)引用文献5
同じく原査定の拒絶の理由に引用された、上記引用文献5(特開2002-246722号公報)には、「プリント配線板」について、図面とともに以下の記載がある(なお、下線は当審で付与した。)。

ケ.「【0077】 次に、第1実施形態の第4改変例に係る多層プリント配線板について、図11を参照して説明する。上述した第1実施形態では、多層プリント配線板内にICチップを収容した。これに対して、第4改変例では、多層プリント配線板内にICチップ20を収容すると共に、表面にICチップ120を載置してある。内蔵のICチップ20としては、発熱量の比較的小さいキャシュメモリが用いられ、表面のICチップ120としては、演算用のCPUが載置されている。」

したがって、上記記載事項及び図面を総合勘案すると、引用文献5には、次の技術事項が記載されているといえる。
「多層プリント配線板内にキャシュメモリチップを収容すると共に表面にCPUチップを載置すること。」

(6)引用文献6
前置報告で新たに引用された、国際公開第2008/142764号(以下、「引用文献6」という。)には、「積層型パッケージ端子間配線方法」について、図面とともに以下の記載がある(なお、下線は当審で付与した。)。

コ.「[0081] (C)他の実施形態
上記実施形態においては、半導体チップモジュールの取付層(最下層)が半導体チップでなるものを示したが、取付層(最下層)を、インターポーザにするようにしても良い。ここで、インターポーザの材質を、他の層の半導体チップと同じ材質とすることは熱の影響が同様であって好ましい態様である。例えば、半導体チップの基板材料がシリコンであれば、インターポーザの材質もシリコンにする。また、インターポーザの材質として、絶縁性が高く、熱変化に強いセラミックを適用するようにしても良い。」

したがって、上記記載事項及び図面を総合勘案すると、引用文献6には、次の技術事項が記載されているといえる。
「半導体チップモジュールの最下層をインターポーザとすること。」

第6 対比・判断
1.本願補正発明1について
(1)対比
本願補正発明1と引用発明とを対比すると、
ア.引用発明の「複数の半導体ダイ106および108」は、本願補正発明1の「第1ダイ」に相当し、そして、引用発明は、上記「第5(1)ア.」や図3aおよび図3bの記載から、複数の半導体ダイ106および108が形成されているのであるから、半導体ダイ106および108を用意することは当然のことであり、また、「半導体ダイ」が、形状として第1面、前記第1面に対向する第2面、前記第1面に垂直な第3面および前記第1面に垂直な第4面を有することはごく普通であるから、本願補正発明1と引用発明とは、「第1ダイを用意する段階であって、前記第1ダイは、第1面、前記第1面に対向する第2面、前記第1面に垂直な第3面および前記第1面に垂直な第4面を有する、第1ダイを用意する」段階を備える点で共通する。
ただし、本願補正発明1では、「第1ダイ」は、単層であるのに対し、引用発明では、複数の半導体ダイ106および108が垂直に積み重ねて形成されている点で相違している。
また、本願補正発明1では、「前記第1ダイの前記第2面は前記第1ダイの電気信号をルーティングする第1ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。

イ.引用発明の「下側相互接続構造130」は、本願補正発明1の「基板の層」に相当するから、引用発明の「下側相互接続構造130上に複数の半導体ダイ106および108が垂直に積み重ねて形成され」は、本願補正発明1の「前記第1ダイの前記第1面を基板の層に取り付ける」段階に相当する。
ただし、本願補正発明1では、「前記第1ダイの前記第2面をインタポーザの第1面へ取り付ける」旨特定するのに対し、引用発明では、インタポーザを備えていない点で相違している。

ウ.引用発明の「絶縁層112」は、本願補正発明1の「基板の1つ以上の更なる層」に相当しているから、引用発明の「積層された前記半導体ダイ106および108の周囲に絶縁層112が堆積され」は、本願補正発明1の「前記基板の1つ以上の更なる層を形成して、前記基板の前記1つ以上の更なる層が、前記第1ダイの前記第3面および前記第4面に取り付けられるように、前記第1ダイを前記基板に埋め込む」段階に相当する。
ただし、本願補正発明1では、前記基板の前記1つ以上の更なる層が、前記第1ダイの前記第3面および前記第4面、並びに「(ii)前記インタポーザの前記第3面および前記第4面」に取り付けられるように、前記第1ダイ及び「前記インタポーザ」を前記基板に埋め込む旨特定するのに対し、引用発明では、インタポーザを備えていない点で相違している。

エ.引用発明の「半導体ダイ140」は、本願補正発明1の「第2ダイ」に相当し、引用発明の「上側相互接続構造120」は、本願補正発明1の「1つ以上の更なる層」にも相当し、そして、図3eを参照すると、半導体ダイ140は、上側相互接続構造120に結合されているから、本願補正発明1と引用発明とは、「第2ダイを前記1つ以上の更なる層に結合する段階であって、前記第2ダイは、第1面を持つ、結合する」段階を備える点で共通する。
ただし、本願補正発明1では、「前記第2ダイの電気信号をルーティングする第2ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。

オ.引用発明の「信号配線122」は、本願補正発明1の「ルーティング構造」に相当し、そして、引用発明の「半導体ダイ140」は、「上側相互接続構造120」を介して「半導体ダイ106および108」に電気的に接続されるのであるから、本願補正発明1と引用発明とは、「前記第2ダイは、電気信号が前記第1ダイと前記第2ダイとの間で前記基板の前記1つ以上の更なる層内に部分的に配置されたルーティング構造を介してルーティングされるように、前記基板の前記1つ以上の更なる層に結合され、前記1つ以上の更なる層の少なくとも一部分が前記第1ダイおよび前記第2ダイの間に位置」する点で共通する。
ただし、本願補正発明1では、前記第2ダイは、電気信号が前記第1ダイと前記第2ダイとの間で「前記第1ダイの前記第1ボンドパッド、前記インタポーザの前記第1ビア」、前記基板の前記1つ以上の更なる層内に部分的に配置されたルーティング構造、及び「前記第2ダイの前記第2ボンドパッド」を介してルーティングされるように、前記基板の前記1つ以上の更なる層に結合され、前記1つ以上の更なる層の少なくとも一部分が前記第1ダイと「前記インタポーザとの組み合わせ」および前記第2ダイの間に位置する旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。

よって、本願補正発明1と引用発明とは、
「第1ダイを用意する段階であって、前記第1ダイは、第1面、前記第1面に対向する第2面、前記第1面に垂直な第3面および前記第1面に垂直な第4面を有する、第1ダイを用意する段階と、
前記第1ダイの前記第1面を基板の層に取り付ける段階と、
前記基板の1つ以上の更なる層を形成して、前記基板の前記1つ以上の更なる層が、前記第1ダイの前記第3面および前記第4面に取り付けられるように、前記第1ダイを前記基板に埋め込む段階と、
第2ダイを前記1つ以上の更なる層に結合する段階であって、前記第2ダイは、第1面を持つ、結合する段階と、
を備え、
前記第2ダイは、電気信号が前記第1ダイと前記第2ダイとの間で前記基板の前記1つ以上の更なる層内に部分的に配置されたルーティング構造を介してルーティングされるように、前記基板の前記1つ以上の更なる層に結合され、前記1つ以上の更なる層の少なくとも一部分が前記第1ダイおよび前記第2ダイの間に位置し、
前記第2ダイは、前記第2ダイの前記第1面で前記1つ以上の更なる層に結合される、
方法。」
である点で一致し、以下の点で相違する。

(相違点1)
本願補正発明1では、「第1ダイ」は、単層であるのに対し、引用発明では、複数の半導体ダイ106および108が垂直に積み重ねて形成されている点。

(相違点2)
「第1ダイ」の「第2面」について、本願補正発明1では、「前記第1ダイの電気信号をルーティングする第1ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点。

(相違点3)
本願補正発明1では、前記第1ダイの前記第1面を基板の層に取り付け、かつ、「前記第1ダイの前記第2面をインタポーザの第1面へ取り付ける段階であって、前記インタポーザは第1ビアを有し、かつ、前記インタポーザは(i)前記第1面、(ii)前記第1面に対向する第2面、(iii)前記第1面に垂直な第3面および(iv)前記第1面に垂直な第4面を有する」旨特定するのに対し、引用発明では、引用発明では、インタポーザを備えていない点。

(相違点4)
本願補正発明1では、前記基板の前記1つ以上の更なる層が、(i)前記第1ダイの前記第3面および前記第4面、「並びに(ii)前記インタポーザの前記第3面および前記第4面」に取り付けられるように、前記第1ダイ「及び前記インタポーザ」を前記基板に埋め込む旨特定するのに対し、引用発明では、インタポーザを備えていない点。

(相違点5)
「第2ダイ」の「第1面」について、本願補正発明1では、「前記第2ダイの電気信号をルーティングする第2ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点。

(相違点6)
本願補正発明1では、「ヒートシンクを前記第2ダイに結合する」段階を備えているのに対し、引用発明では、そのような段階を備えていない点。

(相違点7)
本願補正発明1では、前記第2ダイは、電気信号が前記第1ダイと前記第2ダイとの間で「(i)前記第1ダイの前記第1ボンドパッド、(ii)前記インタポーザの前記第1ビア」、(iii)前記基板の前記1つ以上の更なる層内に部分的に配置されたルーティング構造、及び「(iv)前記第2ダイの前記第2ボンドパッド」を介してルーティングされるように、前記基板の前記1つ以上の更なる層に結合され、前記1つ以上の更なる層の少なくとも一部分が(i)前記第1ダイと「前記インタポーザとの組み合わせ」および(ii)前記第2ダイの間に位置」する旨特定するのに対し、引用発明では、そのような特定を有していない点。

(相違点8)
本願補正発明1では、「前記ヒートシンクは、熱伝導性化合物を介して、前記第2ダイの前記第1面とは反対側の前記第2ダイの第2面で前記第2ダイに結合され」る旨特定するのに対し、引用発明では、そのような特定を有していない点。

(相違点9)
本願補正発明1では、「前記ヒートシンクは前記第1ダイには結合されない」旨特定するのに対し、引用発明では、そのような特定を有していない点。

(2)判断
まず、上記(相違点4)について検討する。
上記引用文献1には、絶縁層112内に埋設された半導体ダイ106および108の各々は、能動素子、受動素子、導電層と、ダイ内に形成された誘電体層として実装されたアナログまたはデジタル回路を含有する活性領域を有すると記載されており(上記摘示事項「ア.」)、本願補正発明1の第1ダイの第2面に相当する、引用発明の複数の半導体ダイ106および108の第2面、すなわち半導体ダイ108の第2面をインタポーザへ取り付ける構成は記載も示唆もない。また、引用発明の積層された半導体ダイ106および108のうち、垂直に積み重ねられた上側の半導体ダイ108をインタポーザとすることも、上記引用文献1には、記載も示唆もなされていない。
さらに、上記引用文献2ないし5には、インタポーザに関する記載はないし、前置報告で新たに引用された上記引用文献6にも、半導体チップモジュールの最下層をインターポーザとすることが記載されているのみである。
そうすると、引用発明と上記引用文献2ないし6に記載された技術事項を組み合わせたとしても、本願補正発明1の「前記基板の1つ以上の更なる層を形成して、前記基板の前記1つ以上の更なる層が、(i)前記第1ダイの前記第3面および前記第4面、並びに(ii)前記インタポーザの前記第3面および前記第4面に取り付けられるように、前記第1ダイ及び前記インタポーザを前記基板に埋め込む」という構成を容易に想到し得たとはいえない。 したがって、相違点4に係る発明特定事項を導き出すことはできない。

よって、他の相違点(相違点1ないし3,5ないし9)について検討するまでもなく、本願補正発明1は、引用発明及び引用文献2ないし6に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。

2.本願補正発明2ないし7について
本件補正後の請求項2ないし7に係る発明は、本願補正発明1をさらに限定したものであるから、本願補正発明1と同様に、引用発明及び引用文献2ないし6に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。

3.本願補正発明8について
本願補正発明8は、実質的に本願補正発明1とはカテゴリーを相違するものであり、本願補正発明8の構成要件である「インタポーザが埋め込まれたコア材を有する基板において、コア材が(i)第1ダイの第3面および第4面、並びに(ii)インタポーザの第3面および第4面に取り付けられるように、基板のコア材に埋め込まれた第1ダイを備える」点は、本願補正発明1と同様に、引用発明及び引用文献2ないし6に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。

4.本願補正発明9ないし14について
本件補正後の請求項9ないし14に係る発明は、本願補正発明8をさらに限定したものであるから、本願補正発明8と同様に、引用発明及び引用文献2ないし6に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。

5.対比・判断のまとめ
上記「1.」ないし「4.」に記述したように、本願補正発明1ないし14は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。

第7 原査定について
上記「第4 本願補正発明」から「第6 対比・判断」で検討したとおり、本願補正発明1ないし14は、拒絶査定において引用された上記引用文献1ないし5に基づいて当業者が容易に発明をすることができたとはいえない。したがって、原査定の理由を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-07-12 
出願番号 特願2013-520779(P2013-520779)
審決分類 P 1 8・ 575- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 多田 幸司深沢 正志  
特許庁審判長 井上 信一
特許庁審判官 森川 幸俊
酒井 朋広
発明の名称 埋め込み構造およびその製造方法  
代理人 龍華国際特許業務法人  
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