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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1330966
審判番号 不服2016-8869  
総通号数 213 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-09-29 
種別 拒絶査定不服の審決 
審判請求日 2016-06-15 
確定日 2017-08-22 
事件の表示 特願2013-523267「集積フィンベースの電界効果トランジスタ(FinFET)およびその製造方法」拒絶査定不服審判事件〔平成24年 2月 9日国際公開、WO2012/018789、平成25年 9月19日国内公表、特表2013-536577、請求項の数(18)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成23年8月2日(パリ条約による優先権主張 外国庁受理2010年8月2日、米国)を国際出願日とする外国語特許出願であって、その手続の経緯は以下のとおりである。

平成25年 4月 1日 特許法第184条の4第1項の規定による翻訳文提出
平成26年 7月30日 審査請求
平成27年 5月25日 拒絶理由通知
平成27年 8月31日 意見書
平成28年 2月12日 拒絶査定
平成28年 6月15日 審判請求・手続補正書
平成29年 3月22日 当審による最後の拒絶理由通知
平成29年 6月28日 意見書・手続補正書

第2 本願発明
本願の請求項1ないし18に係る発明(以下、それぞれ「本願発明1」ないし「本願発明18」という。)は、平成29年6月28日付け手続補正書による補正後の特許請求の範囲の請求項1ないし18に記載される事項により特定されるとおりであって、そのうち本願発明1は、次のとおりのものと認める。
「【請求項1】
集積フィンベース電界効果トランジスタ(FinFET)を含む装置であって、
バルク領域と、
前記バルク領域の第1の部分内に配置される、複数の実質的に平行な浅溝アイソレーション(STI)領域と、
前記バルク領域の第2の部分において、前記複数のSTI領域のうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、
前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域と、
複数のゲート領域であって、それぞれが、前記複数のフィン領域のそれぞれの部分と前記複数のSTI領域のそれぞれの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域と、
を備える装置。」

第3 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成27年 5月25日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものです。
なお、意見書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考

●理由(特許法第29条第2項)について

・請求項1
・引用文献等1
引用文献1には、ソース領域及びドレイン領域と、チャネルフィン8と、ゲート20とを有するFinFETが記載されている(第3欄第1行-第4欄第50行、図1,2参照)。
また、引用文献1には、FinFETを形成する基板として、図2に記載されたSOI基板に代えて、図3に記載された基板を用いることができる旨記載されている(第4欄第51行-第4欄第65行、図3参照)。そして、このように形成されたFinFETは、チャネルフィン8が酸化シリコン膜32上に形成され、ソース領域及びドレイン領域がシリコン基板30上に形成されるものである。
ここで、請求項1に係る発明と引用文献1に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項1に係る発明は、『浅溝アイソレーション(STI)領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献1に記載された発明は、FinFETを複数有していない点(以下、『相違点1』とする。)。
上記相違点1について検討する。
FinFETのような半導体素子を基板上に複数形成することにより、半導体集積回路を形成することは、文献を挙げるまでもなく周知である。
したがって、引用文献1に記載された発明において、FinFETを複数形成することは、当業者が容易になし得たことである。
ここで、出願人は意見書において『具体的に説明すると、引用文献1のFIG.3には、横方向に平行に延びた形状を有する2つの酸化シリコン膜32と、各酸化シリコン膜32の間に配置されるソースSおよびドレインDと、ソースSおよびドレインDを接続するように配置されるチャネルフィンCと、が開示されております。 しかしながら、引用文献1には、チャネルフィンCが、2つの酸化シリコン膜32の接続部分において、各酸化シリコン膜32の延在方向と水平な方向に延びるように設けられていることが単に開示されているに過ぎず、各酸化シリコン膜32の延在方向と垂直な方向に延びるように設けられていることについて何等言及されておりません。 したがって、引用文献1には、本願請求項1に係る発明の『フィン領域』と同等の構成、すなわち『前記複数のSTI領域に実質的に垂直に配置され、・・・、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第2の部分とを含む』という構成と同等の構成が何等開示又は示唆されておらず、当該構成に想到する動機付けとなり得る事項が全く存在しないことが明らかであります。』と主張している。
当該主張について検討する。
引用文献1に記載された発明は、チャネル長方向に延びる2つの酸化シリコン膜32を有しているが、これと同時に、2つの酸化シリコン膜32を結ぶ方向(すなわちチャネル幅方向)にも酸化シリコン膜32を有しており、当該チャネル幅方向に延びる酸化シリコン膜32上に形成たチャネルフィン8を有している(図3参照)。つまり、引用文献1に記載された発明は、チャネル幅方向に延びる酸化シリコン膜32と、チャネル幅方向と直交する方向であるチャネル長方向に延びるチャネルフィン8とを有する発明である。
したがって、引用文献1には、本願発明の『フィン領域』に相当する構成であるチャネルフィン8が記載されているといえる。
よって、出願人の上記主張は認められない。
したがって、先の拒絶理由のとおり、本願の請求項1に係る発明は、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

・請求項2-18
・引用文献等1,3-5
先の拒絶理由のとおり、本願の請求項2-18に係る発明は、引用文献1,3-5に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

・請求項1
・引用文献等2
引用文献2には、ソース・ドレイン部6bと、チャネル領域15と、ゲート電極10とを有するフィン型トランジスタが記載されている(段落0013-0032、図1-9参照)。
そして、引用文献2に記載された発明のチャネル領域15は、絶縁層4上に形成されるものである。
ここで、請求項1に係る発明と引用文献2に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項1に係る発明は、『浅溝アイソレーション(STI)領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献2に記載された発明は、フィン型トランジスタを複数有していない点(以下、『相違点2』とする。)。
上記相違点2について検討する。
引用文献2には、『本発明は、半導体装置及びその製造方法に関し、具体的には半導体集積回路などを構成するMIS(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にFin型チャネルトランジスタの構造を有する半導体装置及びその製造方法に関する。』(段落0001)と記載されている。
これを踏まえれば、引用文献2に記載された発明において、図1に記載されたフィン型トランジスタを複数形成することは、当業者が容易になし得たことである。
ここで、出願人は意見書において『また、引用文献2の図1(a)?(c)には、横方向(A-A線方向)に平行に延びた形状を有する複数の絶縁層4と、各絶縁層4の間に配置されるソース・ドレイン部6bと、ソース・ドレイン部6bを接続するように配置されるチャネル部6aと、が開示されております。 しかしながら、引用文献2には、チャネル部6aが、複数の絶縁層4の延在方向と水平な方向(A-A線方向)に延びるように設けられていることが単に開示されているに過ぎず、複数の絶縁層4の延在方向と垂直な方向(B-B線方向)に延びるように設けられていることについて何等言及されておりません。 したがって、引用文献2には、本願請求項1に係る発明の『フィン領域』と同等の構成、すなわち『前記複数のSTI領域に実質的に垂直に配置され、・・・、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第2の部分とを含む』という構成と同等の構成が何等開示又は示唆されておらず、当該構成に想到する動機付けとなり得る事項が全く存在しないことが明らかであります。』と主張している。
当該主張について検討する。
引用文献2に記載された発明の絶縁層4は、チャネル長方向に延びるとともに、チャネル幅方向にも延びて形成されており、当該チャネル幅方向に延びる絶縁層4上に半導体フィン6が形成されている。つまり、引用文献2に記載された発明は、チャネル幅方向に延びる絶縁層4と、チャネル幅方向と直交する方向であるチャネル長方向に延びる半導体フィン6とを有する発明である。
したがって、引用文献2には、本願発明の『フィン領域』に相当する構成である半導体フィン6が記載されているといえる。
よって、出願人の上記主張は認められない。
したがって、先の拒絶理由のとおり、本願の請求項1に係る発明は、引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

・請求項1-6,13-18
・引用文献等2-5
先の拒絶理由のとおり、本願の請求項1-6,13-18に係る発明は、引用文献2-5に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

＜引用文献等一覧＞
1.米国特許第6413802号明細書
2.特開2008-244413号公報
3.特開2002-280562号公報
4.特表2005-528810号公報
5.特開2003-264232号公報」

また、平成27年5月25日付け拒絶理由通知の概要は、次のとおりである。
「(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

(1)
・請求項1
・引用文献等1
・備考
引用文献1には、ソース領域及びドレイン領域と、チャネルフィン8と、ゲート20とを有するFinFETが記載されている(第3欄第1行-第4欄第50行、図1,2参照)。
また、引用文献1には、FinFETを形成する基板として、図2に記載されたSOI基板に代えて、図3に記載された基板を用いることができる旨記載されている(第4欄第51行-第4欄第65行、図3参照)。そして、このように形成されたFinFETは、チャネルフィン8が酸化シリコン膜32上に形成され、ソース領域及びドレイン領域がシリコン基板30上に形成されるものである。
ここで、請求項1に係る発明と引用文献1に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項1に係る発明は、『浅溝アイソレーション(STI)領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献1に記載された発明は、FinFETを複数有していない点(以下、『相違点1』とする。)。
上記相違点1について検討する。
FinFETのような半導体素子を基板上に複数形成することにより、半導体集積回路を形成することは、文献を挙げるまでもなく周知である。
したがって、引用文献1に記載された発明において、FinFETを複数形成することは、当業者が容易になし得たことである。

・請求項2,3
・引用文献等1
・備考
引用文献1には、ソース領域とドレイン領域は、エピタキシャル成長によって形成することができる旨記載されている(第4欄第55行-第4欄第57行参照)。
また、引用文献1には、チャネル膜の材料として、例えば、アモルファスシリコンが挙げられている(第5欄第34行-第5欄第35行参照)。
したがって、請求項2,3に係る発明と引用文献1に記載された発明とを比較すると、両者は、上記相違点1において相違する。
上記相違点1については、既に検討したとおりである。

・請求項4-6
・引用文献等1,3,4
・備考
請求項4-6に係る発明と引用文献1に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項4に係る発明は『前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備え』、請求項5に係る発明は『前記複数のフィン領域が、ダイヤモンドべースの膜の複数の部分を備え』、請求項6に係る発明は『前記複数のフィン領域が、カーボンナノチューブの膜の複数の部分を備える』のに対して、引用文献1に記載された発明は、チャネルフィン8が、本願の請求項4-6に対応する材料を有していない点(以下、『相違点2』とする。)。
上記相違点2について検討する。
引用文献3に『前述した各実施形態では、半導体基板および半導体層の材料としてシリコンを用いる例を示したが、』『ダイヤモンド、ガリウムヒ素、』『などの他の半導体を用いることもできる。』(段落0048)、引用文献4に『半導体フィルム508はシリコンフィルムであることが理想的ではあるが、他の実施形態として、』『ヒ化ガリウム(GaAｓ)、』『カーボン・ナノチューブなどの他の種類の半導体フィルムであってもよい。』(段落0022)と記載されている。このように、FinFETの半導体層の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブは知られていた。
したがって、引用文献1に記載された発明において、チャネルフィン8の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブを採用することは、当業者が容易になし得たことである。

・請求項7-12
・引用文献等1,3,4
・備考
引用文献1に記載された発明の酸化シリコン膜32は、シリコン基板30の一部をエッチングし、充填することによって形成されたものである(第4欄第55行-第4欄第57行参照)。
したがって、請求項7-12に係る発明と引用文献1に記載された発明とを比較すると、両者は、上記相違点1,2において相違する。
上記相違点1,2については、既に検討したとおりである。

・請求項13-18
・引用文献等1,3-5
・備考
請求項13-18に係る発明と引用文献1に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項13-18に係る発明は、『集積回路設計システムによって実行されるときに、前記集積回路設計システムに集積フィンベース電界効果トランジスタ(FinFET)を作成させる複数の実行可能な命令を備えるコンピュータ可読媒体』のに対して、引用文献1に記載された発明は、FinFET及びFinFETの製造方法に係る発明である点(以下、『相違点3』とする。)。
上記相違点3について検討する。
引用文献5に、『本発明の第2の態様は、FinFET形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、』(段落0011)と記載されている。
これを踏まえれば、引用文献1に記載された発明において、FinFETを生成するためのコンピュータ可読のプログラム・コードを、コンピュータが使用可能な媒体に記録することは、当業者が容易になし得たことである。

(2)
・請求項1
・引用文献等2
・備考
引用文献2には、ソース・ドレイン部6bと、チャネル領域15と、ゲート電極10とを有するフィン型トランジスタが記載されている(段落0013-0032、図1-9参照)。
そして、引用文献2に記載された発明のチャネル領域15は、絶縁層4上に形成されるものである。
ここで、請求項1に係る発明と引用文献2に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項1に係る発明は、『浅溝アイソレーション(STI)領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献2に記載された発明は、フィン型トランジスタを複数有していない点(以下、『相違点4』とする。)。
上記相違点4について検討する。
引用文献2には、『本発明は、半導体装置及びその製造方法に関し、具体的には半導体集積回路などを構成するMIS(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にFin型チャネルトランジスタの構造を有する半導体装置及びその製造方法に関する。』(段落0001)と記載されている。
これを踏まえれば、引用文献2に記載された発明において、図1に記載されたフィン型トランジスタを複数形成することは、当業者が容易になし得たことである。

・請求項2,3
・引用文献等2
・備考
引用文献2に、『次に、図8に表したように、シリコンからなる支持基板2を種結晶としてシリコンをエピタキシャル成長することにより、ソース・ドレイン部6bを形成する。すなわち、開口4aに埋め込み領域6cが形成され、さらにその上にソースドレイン部6bが形成される。』(段落0028)と記載されている。
したがって、請求項2,3に係る発明と引用文献2に記載された発明とを比較すると、両者は、上記相違点4において相違する。
上記相違点4については、既に検討したとおりである。

・請求項4-6
・引用文献等2-4
・備考
請求項4-6に係る発明と引用文献2に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項4に係る発明は『前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備え』、請求項5に係る発明は『前記複数のフィン領域が、ダイヤモンドべースの膜の複数の部分を備え』、請求項6に係る発明は『前記複数のフィン領域が、カーボンナノチューブの膜の複数の部分を備える』のに対して、引用文献2に記載された発明は、チャネル領域15が、本願の請求項4-6に対応する材料を有していない点(以下、『相違点5』とする。)。
上記相違点5について検討する。
上述したとおり、引用文献3,4に記載されているように、FinFETの半導体層の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブは知られていた。
したがって、引用文献2に記載された発明において、チャネル領域15の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブを採用することは、当業者が容易になし得たことである。

・請求項13-18
・引用文献等2-5
・備考
請求項13-18に係る発明と引用文献2に記載された発明とを比較すると、両者は、以下の点において相違する。
請求項13-18に係る発明は、『集積回路設計システムによって実行されるときに、前記集積回路設計システムに集積フィンベース電界効果トランジスタ(FinFET)を作成させる複数の実行可能な命令を備えるコンピュータ可読媒体』のに対して、引用文献2に記載された発明は、フィン型トランジスタ及びフィン型トランジスタの製造方法に係る発明である点(以下、『相違点6』とする。)。
上記相違点6について検討する。
引用文献5に、『本発明の第2の態様は、FinFET形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、』(段落0011)と記載されている。
これを踏まえれば、引用文献2に記載された発明において、フィン型トランジスタを生成するためのコンピュータ可読のプログラム・コードを、コンピュータが使用可能な媒体に記録することは、当業者が容易になし得たことである。

＜引用文献等一覧＞
1.米国特許第6413802号明細書
2.特開2008-244413号公報
3.特開2002-280562号公報
4.特表2005-528810号公報
5.特開2003-264232号公報」

2 原査定の理由についての当審の判断
(1)引用文献の記載事項及び引用発明
ア 引用文献1の記載事項及び引用発明1
(ア)引用文献1の記載事項
原査定の理由に引用され、本願についての優先権の主張の基礎とした出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許第6413802号明細書(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は、参考のために、当審において付したものである。以下において同じ。また、訳は当審において作成したものである。)
a「FIG.1 is a perspective view of a FinFet device make in accordance with an embodiment of the invention.
FIGS.2(a)-2(f) are perspective views illustrating steps and fabricating a double gate FinFET device in accordance an embodiment of the invention.
FIG.3 is a perspective view illustrating an alternative embodiment of the invention employing epitaxial crystallization.
FIG.4 is a perspective view illustrating a stacked FinFET device operating as a CMOS transistor pair.
FIG.5 is a perspective view of another embodiment of the invention having a plurality of channels between source and drain regions.
FIG.6 is a perspective view illustrating a step in fabricating the device of FIG.5 in accordance with an embodiment of the invention.」(第2欄51行ないし67行)
(訳.図1は、本発明の一実施形態によるFinFeｔデバイスの斜視図である。
図2(a)ないし図2(f)は、本発明の一実施形態による、ダブルゲートFinFeｔデバイスの製造の工程を示す斜視図である。
図3は、エピタキシャル結晶化を用いた、本発明の代替的な実施形態を示す斜視図である。
図4は、CMOSトランジスタ対として動作する積層FinFeｔデバイスを示す斜視図である。
図5は、ソース領域とドレイン領域の間に複数のチャネルを有する、本発明の他の実施形態の斜視図である。
図6は、本発明の一実施形態による、図5のデバイスを製造する際の工程を示す斜視図である。)
b「Referring now to the drawing, FIG.1 illustrates in perspective a FinFET transistor in accordance with an embodiment of the present invention. In this embodiment, the device is fabricated on insulative layer 2 (e.g. SIMOX) and includes a silicon drain island 4 and a source island 6 connected by a silicon fin or channel 8. The source, drain, and channel are covered by a dielectric layer 9 (hard mask), and a gate extends across the channel fin 8 and is isolated therefrom by gate oxide and the hard mask 9. The channel extends horizontally on the substrate 2 with the gates in planes on either side of the channel. Thus, inversion layers are formed on both sides of the channel. The structure has the advantage of providing double gates to effectively suppress SCE and enhance drive current. Since the channels are parallel planes, there is no problem with comer effects, and since the fin is very thin, doping of the fin is not required to suppress SCE. The threshold voltage of the device can be controlled by adjusting the work function of the gate, for example, by using silicon-germanium alloy or a refractory metal or is compound such as titanium nitride.」(第3欄3行ないし22行)
(訳.ここで図面を参照すると、図1は、本発明の一実施形態によるFinFETトランジスタを斜視で描いたものである。この実施形態では、デバイスは絶縁層2(例えばSIMOX)の上に製造され、シリコンフィン又はチャネル8で連結されるシリコンのドレインアイランド4とソースアイランド6を含む。ソース、ドレイン及びチャネルは誘電体層9(ハードマスク)で覆われ、ゲートはチャネルフィン8と交差して延びるとともに、ゲート酸化膜とハードマスク9によってチャネルフィン8と離隔される。チャネルは基板2上を水平に延び、チャネルの両側の面にはゲートがある。こうして、チャネルの両側に反転層が形成される。該構造は、SCEを効果的に抑制し駆動電流を高めるダブルゲートを提供するという利点を有する。チャネルが平行面であるから、カマー効果(当審注.「コーナー効果」の誤記と認める。)の問題がなく、また、フィンが非常に薄いため、SCEの抑制のためにフィンをドープする必要がない。例えばシリコンゲルマニウム合金、高融点金属又は窒化チタンなどの化合物を用いてゲートの仕事関数を調整することによって、該デバイスのしきい電圧を制御することができる。)
c「FIGS.2A-2F are perspective views illustrating steps in fabricating a double gate MOSFET device in accordance with one embodiment of the invention. In FIG.2A, a substrate such as a silicon on insulator (SOI) SIMOX structure is provided including a silicon substrate 10, a buried oxide layer 12, and a silicon layer 14 on the buried oxide. The width of the transistor is effectively defined by the thickness of silicon layer 14 since the device width, upon inclusion of the double channels, is twice the SOI film thickness. On the exposed major surface of silicon layer 14 is formed a hard mask 16 of an insulating layer such as silicon oxide, silicon nitride, a low dielectric constant material, or other suitable etchant insulator which allows the use of aggressive etch chemistries such as plasma etching.」(第3欄23行ないし36行)
(訳.図2Aないし2Fは、本発明の一実施形態によるダブルゲートMOSFETデバイスの製造における各工程を示す斜視図である。図2Aでは、シリコン基板10、埋め込み酸化層12及び埋め込み酸化層の上のシリコン層14を含むシリコンオンインシュレータ(SOI)SIMOX構造のような基板が提供される。ダブルチャネルを含むことにより、デバイスの幅はSOIフィルムの厚さの二倍であるから、トランジスタの幅はシリコン層14の厚さによって有効に定めることができる。シリコン層14の露出した主面上には、酸化シリコン、窒化シリコン、低誘電率材料、又はプラズマエッチングなどの強いエッチ化学作用の利用を可能とするその他の適切なエッチャント絶縁膜などの絶縁層であるハードマスク16が形成される。)
d「After the hard mask deposition, a photoresist is applied to the hard mask to define a pattern through use of optical lithography, electron beam lithography, x-ray lithography, or other conventional means to produce a chemical etchant mask 18 as shown in FIG.2B. The orientation of mask 18 (and the underlying Fin to be etched) on the surface of the wafer relative to the crystallographic orientation of the silicon material may be chosen to enhance electrical properties of the device such as carrier mobility. A 1-0-0 crystallographic orientation on the surface provides highest mobility.」(第3欄37行ないし47行)
(訳.ハードマスクの堆積後、図2Bに示す化学的エッチャントマスク18を形成する光リソグラフィ、電子ビームリソグラフィ、X線リソグラフィその他の公知の手段を用いて、パターンを画定するためのフォトレジストがハードマスクに適用される。シリコン材料の結晶方位と関連するウェハ表面上のマスク18(及びその下のエッチすべきフィン)の方向は、キャリア移動度等のデバイスの電気的特性を向上するように選択することができる。表面での1-0-0結晶方位が、最も高い移動度を提供する。)
e「After the mask definition, an etch process is used to pattern the hard mask and the device fin structure, and thereafter the lithographic mask is removed as shown in FIG.2C. At this point, a sacrificial oxidation process may be used to repair any damage done to the Fin surface during the etch process. Oxidation may also be used to reduce the Fin width, thereby allowing sublithographic dimensions to be achieved. The oxide is then stripped to expose the thin, clean Fin and a gate dielectric is grown or deposited thereon. This may be thermally grown silicon oxide or deposited silicon oxide, silicon nitride, a high dielectric constant material, or other dielectric insulator which is suitable for use as a gate dielectric. Next, gate material is deposited over the surface which can be polysilicon, silicon-germanium, a refractory metal or compounds such as titanium nitride or molybdenum, or other suitable conductive material. As shown in FIG.2D, gate mask 22 is defined and then the underlying gate material is etched to form gate 20 with the etching stopping on the gate oxide and the insulator layer 12. Gate 20 is electrically isolated from the transistor structure by the gate oxide and the hard mask 16 overlying the transistor structure.」(第3欄48行ないし第4欄3行)
(訳.マスクの画定後、ハードマスクとデバイスフィン構造を形成するためにエッチ工程が用いられ、その後、図2Cに示されるようにリソグラフィーマスクが除去される。この時点で、エッチプロセス中に生じたフィン表面のダメージを修復するために、犠牲酸化工程を用いてもよい。フィンの幅を減らすために酸化を用いることもでき、これにより、サブリソグラフィックの寸法を得ることができる。その後、酸化膜は剥がされ、薄くて綺麗なフィンが露出し、その上にゲート絶縁層が成長又は堆積される。これは、酸化シリコンを熱成長させるか、酸化シリコン、窒化シリコン、高誘電率素材その他のゲート絶縁膜に適した誘電絶縁物を堆積することで行うことができる。次に、ゲート材料が表面上に堆積されるが、このゲート材料は、ポリシリコン、シリコンゲルマニウム、窒化チタンやモリブデンなどの高融点金属又は化合物、又はその他の適切な導電材料でよい。図2Dに示されるように、ゲートマスク22が画定され、その下のゲート材料がエッチされてゲート20が形成され、ゲート酸化膜と絶縁層12の上でエッチが停止する。ゲート20は、トランジスタ構造を覆うゲート酸化膜とハードマスク16によって、トランジスタ構造から電気的に離隔される。)
f「After definition of gate 20, masking material 22 can be stripped. At this point, a light implant of appropriate dopants may be used to form a lightly doped drain (LDD) or extension region. Next, a spacer is formed on the sidewalls of the gate and the channel by deposition and selective etching of a dielectric such as silicon nitride or silicon dioxide. The spacer on the sidewalls of the channel can be removed if desired by using an additional etching leaving gate spacers 24 on either side of gate 20 as shown in FIG.2E.」(第4欄4行ないし13行)
(訳.ゲート20の画定後、マスク材料22は剥離しても良い。このとき、LDD又は拡張領域を形成するために、適切なドーパントを低濃度注入することができる。次に、窒化シリコンまたは二酸化シリコンなどの誘電体を堆積及び選択エッチすることにより、ゲートとチャネルの側壁にスペーサが形成される。必要に応じて、図2Eに示すようにゲート20の両側にゲートスペーサ24を残しつつ、追加のエッチングによってチャネル側壁のスペーサを取り除いてもよい。)
g「After spacer formation, the hard mask 16 over the source and drain can be removed to enable direct access to the underlying source and drain material. This can be achieved by anisotropically etching the hard mask such that it is removed over the source and drain islands. Doping of the source and drain regions make them electrically conductive. The gate may also be doped at this step if necessary. Doping may be accomplished by high end implantation, gas immersion laser doping, ion shower doping, solid or gas source diffusion, or other conventional means. The dopant species is chosen to achieve the required device characteristics, either N-type or P-type, including dopant concentrations. Angled shallow ion implantation may be used to dope the sides and top of the source and drain regions without completely amorphizing them, as could result with a deeper vertical ion implant. Any implant damage or amorphization can be annealed through subsequent exposure to elevated temperatures. The resistance of the source and drain can also be reduced by strapping the source/drain with a conductive material 26 as shown in FIG.2F. This can be a self-aligned silicide process, or other selective conductor deposition such as selective metal, polysilicon, or epitaxial silicon deposition. By removing the hard mask from over the source and drain islands while leaving the spacers on the edges of the source and drain islands and the gate, it is possible to use a number of selective or self-aligned conductor formation techniques to reduce the resistance of the source and drain islands without electrically shorting the source and drain islands to the gate. This can be implemented using a self-aligned silicide technology, for example. The process can make use of silicides that consume small amounts of silicon, such as nickel silicide or palladium silicide. Other possible suicides include titanium silicide and cobalt silicide. In an alternative implementation, the hard mask and source and drain spacers can be removed thereby allowing strapping of the entire source and drain with low resistance conductors and further reducing parasitic resistances.」(第4欄14行ないし50行)
(訳.スペーサの形成後、ソースとドレインの上のハードマスク16を取り除いて、その下にあるソース材料とドレイン材料に直接アクセスできるようにしてもよい。これは、ハードマスクを異方性エッチングすることにより、ソースアイランドとドレインアイランドの上からハードマスクを取り除くことで達成できる。ソース領域とドレイン領域をドーピングすることで両領域を導電性とする。この段階で、必要に応じてゲートもドープして良い。ドーピングは、ハイエンド注入、ガス浸漬レーザドーピング、イオンシャワードーピング、固体又は気体ソース拡散その他の従来技術によって達成できる。ドーパント種は所望のデバイス特性を得られるよう、ドーパントの濃度を含めて、N型又はP型から選択する。垂直に深くイオン注入した場合の結果として起こりうるソース領域とドレイン領域の完全なアモルファス化をおこすことなく両領域の側面と上面をドープするため、角度を付けた浅いイオン注入を用いることができる。注入による損傷やアモルファス化は後で昇温にさらすことによりアニールできる。図2Fに示すように、導電材料26でソース/ドレインをくくることによって、ソースとドレインの抵抗を下げることもできる。これは自己整合シリサイド工程又は選択的な金属、ポリシリコン又はエピタキシャルシリコン堆積等の選択的な導体の堆積により行うことができる。ソースアイランド及びドレインアイランドとゲートの端部にあるスペーサーを残しつつ、ソースアイランドとドレインアイランドの上のハードマスクを除去することで、ソース及びドレインとゲートとの電気的短絡をおこすことなくソースアイランド及びドレインアイランドの抵抗を低減するための多くの選択的又は自己整合的導体形成技術を用いることができる。これは、例えば、自己整合シリサイド技術などを用いて実施することができる。この工程では、ニッケルシリサイドやパラジウムシリサイドといった少量のシリコンを消費するシリサイドを用いることができる。他の可能な自殺(当審注.シリサイドの誤記と認められる)には、チタンシリサイドやコバルトシリサイドが含まれる。代替的な実施態様では、ハードマスク並びにソース及びドレインのスペーサーを取り除くことができ、これによりソースとドレインの全体を低抵抗導電体でくくり、寄生抵抗をさらに低減することもできる。)
h「In an alternative embodiment, the method can use a deposited channel film rather than an SOI substrate channel film as in the above described embodiment. As illustrated in FIG.3, the process can be integrated using a bulk silicon process and solid phase epitaxy. In FIG.3, silicon substrate 30 is selectively etched and a planar silicon oxide layer 32 is grown on one surface. Amorphous silicon is then deposited overlying the silicon oxide film 32 and substrate 30 and then patterned as described above to define the transistor structure shown generally at 34. The source S, and drain D, can be epitaxially grown and the channel region, C, which was initially amorphous is epitaxially recrystallized from the source and drain regions. Other steps in the process in fabricating the gate structure and source and drain regions are the same as described above for FIG.2.」(第4欄51行ないし65行)
(訳.代替実施形態では、上述した実施例におけるSOI基板チャネルフィルムの代わりに、堆積チャネルフィルムを用いることができる。図3に示すように、バルクシリコン工程と固相エピタキシャルを用いて工程を統合することができる。図3では、シリコン基板30が選択的にエッチされ、その一つの面に平坦な酸化シリコン層32が成長される。そして、酸化シリコンフィルム32と基板30を覆うようにアモルファスシリコンが堆積され、34に概略が示されるトランジスタ構造を画定すべく、上述のとおりパターン化がなされる。ソースSとドレインDはエピタキシャル成長させることができ、当初アモルファスであったチャネル領域Cは、ソース領域とドレイン領域からエピタキシャル再結晶化される。ゲート構造、ソース領域及びドレイン領域の製造に係る他の工程は図2について上記で説明したのと同様である。)
i「As noted above, the width of the FinFET device is defined by the thickness of the silicon film. Multiple device widths can be achieved on the same substrate by placing multiple fins in parallel as illustrated in FIG.5. The Fins 50 can be defined lithographically or may be achieved by a spacer formation technique in which a sacrificial silicon body is formed, edges are oxidized and then the silicon is removed leaving the oxidized edges as the etchant mask in defining the fins. An advantage of this spacer technique is that the width of the Fin may be of sub lithographic dimensions. Further, the fin pitch is twice the lithographic pitch in fabricating the sacrificial silicon body, thus increasing achievable current density.」(第5欄10行ないし22行)
(訳.上述のとおり、FinFETデバイスの幅はシリコンフィルムの厚さで規定される。図5に示すように、同一基板上に複数のフィンを並列に配置することによって、デバイス幅を多重化できる。フィン50はリソグラフィによって画定することができ、あるいは、犠牲シリコン体を形成して縁部を酸化し、酸化した縁部をフィンを画定するためのエッチャントマスクとして残しつつシリコンの他の部分を除去するスペーサー形成技術によって実現することもできる。このスペーサー技術の利点は、フィンの幅をサブリソグラフィーの寸法とすることができる点にある。さらに、フィンのピッチ幅は犠牲シリコン体の製造におけるリソグラフィーのピッチ幅の二倍であり、得られる電流密度を向上させる。)
j「To further simplify lithographic concerns, the channels may be formed simply as a set of lines as shown in FIG.6. Again, the spacer formation technique described above can be employed to reduce fin thickness and increase fin density. Since the pattern is then simply a series of lines and spacers, lithographic and non-lithographic techniques can be used aggressively. Source and drain islands may be added later in the process using subsequent deposition and etch steps to wrap the source and drain conductors around the edges of the channel fins. In another embodiment of the process, the channel film can be deposited on any suitable insulating substrate. The channel film can be formed from polycrystalline, microcrystalline, or amorphous silicon.」(第5欄23行ないし35行)
(訳.リソグラフィーの問題をさらに簡略化するために、図6に示すような単純な一組のラインとしてチャネルを形成することもできる。フィンの厚さを低減し、フィンの密度を向上するために、上述のスペーサー形成技術をここでも用いることができる。パターンは単なる線と間隔の連続であるから、リソグラフィー技術と非リソグラフィー技術を積極的に用いることができる。ソースアイランド及びドレインアイランドは、ソース導電体とドレイン導電体をチャネルフィンの端部周面に形成する後続の堆積及びエッチを用いる工程において、後から追加することができる。当該プロセスの他の実施態様では、チャネルフィルムは任意の適切な絶縁基板の上に堆積することができる。チャネルフィルムは、多結晶、微結晶又はアモルファスのシリコンにより形成することができる。)
(イ)引用発明1
a 上記(ア)a及びhの引用文献1の記載並びに引用文献1のFIG.3の記載より、引用文献1には、「FinFETデバイスであって、シリコン基板30と、酸化シリコン層32と、フィン34と、ソース領域及びドレイン領域と、を備えるFinFETデバイス。」が記載されているといえる。
また、上記(ア)hの引用文献1の記載より、上記「FinFETデバイス」がゲートを備えることは明らかである。
b 上記(ア)の引用文献1の記載、上記a、及び当該技術分野における技術常識より、引用文献1には次の発明(以下「引用発明1」という。)が記載されていると認められる。
「FinFETデバイスであって、
シリコン基板30と、
酸化シリコン層32と、
フィン34と、
ソース領域及びドレイン領域と、
ゲートと、
を備えるFinFETデバイス。」
イ 引用文献2の記載事項及び引用発明2
(ア)引用文献2の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2008-244413号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0001】
本発明は、半導体装置及びその製造方法に関し、具体的には半導体集積回路などを構成するMIS(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にFin型チャネルトランジスタの構造を有する半導体装置及びその製造方法に関する。
・・・
【0013】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
図1は、本発明の実施の形態にかかる半導体装置を表す概念図である。すなわち、図1(a)はその要部の模式平面図、図1(b)及び(c)は、それぞれ図1(a)のA-A線断面図、B-B線断面図である。
【0014】
本具体例の半導体装置は、複数のフィンを有するマルチフィン型のトランジスタである。ｐ型シリコンからなる支持基板2の上には、絶縁層4が設けられている。絶縁層4の上には、半導体フィン6が立設されている。半導体フィン6は、中央付近に設けられた背の高いチャネル部6aと、その両側に延在し背の低いソース・ドレイン部6bと、を有する。チャネル部6aは、絶縁層4の上に設けられている。一方、下層の絶縁層4には開口4aが設けられ、ソース・ドレイン部6bは、この開口4aに設けられた埋め込み領域6cを介して支持基板2と接続している。なお、本願明細書において、「半導体」という場合には、シリコンと金属との合金であるシリサイドも含むものとする。
【0015】
ソース・ドレイン部6bは、n型不純物が導入されたn^(+)型の拡散領域16と、その表面側に形成されたシリサイド領域17と、を有する。拡散領域16は、ソース・ドレイン部6bが接続されたチャネル部6aの側面に沿って形成された不純物領域14に連なっている。また、シリサイド領域17も、チャネル部6aの側面に沿って延設されている。そして、チャネル部6aにおいて、両側の不純物領域14に挟まれたチャネル領域15が設けられている。
【0016】
チャネル部6aの側面にはゲート絶縁膜9が設けられ、チャネル部6aの上にはチャネル保護膜8が設けられている。そして、複数の半導体フィン6の延在方向と略直交する方向に延在して立設された共通のゲート電極10により、チャネル部6aが取り囲まれている。チャネル保護膜8の上において、ゲート電極10は、その両側を絶縁性のゲート側壁12により挟持されている。
【0017】
本実施形態の半導体装置においては、チャネル部6aの両側に延在するソース・ドレイン部6bがチャネル部6aよりも背が低い。つまり、チャネル部6aに対して、ソース・ドレイン部6bは、リセスして設けられている。
【0018】
このようにすると、ソース・ドレイン部6bの底部にまで不純物を十分に導入して拡散領域16を形成できる。その結果として、寄生抵抗を下げることができる。また同時に、チャネル領域15の両側に設けられた不純物領域14の間隔Wを、チャネル部6aの上端から絶縁層4の近傍に至るまで、ほぼ一定に維持することができる。つまり、チャネル長を一定にすることができ、トランジスタの動作特性のばらつきを抑制できる。
【0019】
そして、本実施形態によれば、絶縁層4に開口4aを設け、その上にソース・ドレイン部6bを形成することにより、ソース・ドレイン部6bがリセスした構造のフィン型トランジスタを安定的に形成することが可能となる。
【0020】
図2?図9は、本実施形態の半導体装置の製造方法を例示する工程図である。ここで、図2、図3、図5?図9において、(a)はその要部の模式平面図、(b)及び(c)は、それぞれ(a)のA-A線断面図、B-B線断面図である。また、図4は、これらA-A断面に相当する断面図である。また、図2以降の各図については、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0021】
またここでは、n型チャネルトランジスタを製造する具体例について説明するが、ｐ型チャネルトランジスタも同様にして製造できる。
【0022】
まず、図2に表したように、支持基板2の上に絶縁層4が形成され、絶縁層4の上にSOI層が形成されたSOI基板上に、チャネルの保護膜8として窒化シリコンをLPCVD(Low Pressure Chemical Vapor Deposition)などで100nm程度堆積する。そして、素子分離技術によって、素子分離を行う。さらに、SOI層6をパターニングして、チャネルとなる半導体フィン6を形成する。半導体フィンの厚みTは、例えば10nm程度とすることができる。
【0023】
次に、図3に表したように、ゲート絶縁膜9として、厚み1nmほどの二酸化シリコンをRTO(Rapid Thermal Oxidation)などによって形成し、その後、プラズマ窒化をして誘電率を大きくする。なお、ゲート絶縁膜9としては、さらに誘電率の大きいハフニウム・シリケート(HfSiO、HfSiON)や、ハフニウム・アルミネート(HfAlO、HfAlON)、HfO_(2)、Y_(2)O_(3)、ランタン・アルミネート(LaAlO)、ランタン・ハフネート(LaHfO)などのhigh-k(高誘電率)材料を用いてもよい。
【0024】
その後、ゲート電極10となるポリシリコン膜をLPCVDなどで100nm程度の厚みに堆積する。さらにその上に窒化シリコン膜からなるハードマスク層(図示せず)を堆積する。そして、フォトリソグラフィー技術などを用いて、このハードマスク層をパターニングする。その後、パターニングされたハードマスク層をマスクとしてRIE等でポリシリコン層をパターニングするとゲート電極10が形成される。ここで、さらにオフセットスペーサーなどを形成する場合もあるが、本具体例においては図示していない。
【0025】
次に、図4に表したように、ゲート側壁12となる窒化シリコン層をLPCVD法によって100nm程度の厚みに堆積する。
そして、図5に表したように、窒化シリコン層12をパターニングし、ソース・ドレイン部6b(図1参照)に対応する部分のみを開口する。
【0026】
しかる後に、RIEなどの異方性エッチングを用いて垂直方向にエッチング加工する。このエッチングにより、図6に表したように、ゲート側壁12が形成され、また、ソース・ドレイン部6bに対応する部分のSOI層6は除去されて、チャネル部6aのみが絶縁層4の上に残される。ここで、SiとSiO_(2)の選択比の高いガスとして、例えばHBｒとNF_(3)とO_(2)とSF_(6)との混合ガスや、HBｒとCl_(2)とO_(2)との混合ガスなどを用いたRIEを行えば、絶縁層4がエッチング・ストップ層として作用し、正確なエッチングが可能となる。
【0027】
その後、図7に表したように、ソース・ドレイン部6b(図1参照)に対応する部分に露出している絶縁層4をエッチングし、開口4aを形成して、支持基板2を露出させる。このエッチングの際にも、SiとSiO_(2)の選択比の高いRIEを行えば、支持基板2がエッチングストップ層として作用し、正確なエッチングが可能となる。
【0028】
次に、図8に表したように、シリコンからなる支持基板2を種結晶としてシリコンをエピタキシャル成長することにより、ソース・ドレイン部6bを形成する。すなわち、開口4aに埋め込み領域6cが形成され、さらにその上にソースドレイン部6bが形成される。このとき、絶縁層4の開口4aに露出している下地の支持基板2の主面の面方位が(100)Siであり、Fin形チャネルトランジスタのチャネル方向が一般的な＜110＞であると、チャネル部6aの側面(ソース・ドレイン部6bに隣接する側面)の面方位は、(110)Siとなる。一般に、(100)Si面における成長速度は、(110)Si面における成長速度よりも大きい。気相エピタキシャル成長の場合、(100)Si面における成長速度を、(110)Si面における成長速度の10倍あるいはそれ以上にすることも可能である。
【0029】
つまり、絶縁層4の開口4aに露出している支持基板2の表面から上方に向かうシリコンの成長速度Vは、チャネル部6aの側面から横方向に向かうシリコンの成長速度Hよりも大きい。その結果として、チャネル部6aの幅を殆ど変化させることなく、ソース・ドレイン部6bを選択的に成長させることができる。また、チャネル部6aと、ソース・ドレイン部6bとの接合部における結晶性の乱れも抑制することができる。
【0030】
次に、図9に表したように、ボロンを1keVで1×10^(14)cm^(-2)程度イオン注入してハロー領域を形成後、ヒ素を0.5keVで2×10^(15)cm^(-2)程度イオン注入してエクステンション領域を形成し、ソース・ドレインの一部となる一対の不純物領域14を形成する。さらに、ヒ素を30keVで3×10^(15)cm^(-2)程度イオン注入してn^(+)型の拡散領域16を形成する。図1に関して前述したように、チャネル部6aのうちで、一対の不純物領域14の間の部分がチャネル領域15となる。
【0031】
さらに続いて、ニッケルなどの高融点金属をスパッタし、熱処理することにより、セルアラインによるシリサイド領域17をチャネル部6aとソース・ドレイン部6bに形成するとともにセルフアラインによるフルシリサイドゲート電極を形成する。なおここで、ソース・ドレインとして作用する拡散領域16は全てシリサイドになっても、一部分のみをシリサイド化してもよい。
【0032】
なお、各イオン注入工程後には適宜活性化アニール工程等が入るが、以上の説明においては省略した。また、ハロー領域は必ずしも必要ではないが、短チャネル効果を抑えるためには形成することが望ましい。」
(イ)引用発明2
上記(ア)の引用文献2の記載、引用文献2の図1ないし図9の記載、及び当該技術分野における技術常識より、引用文献2には次の発明(以下「引用発明2」という。)が記載されていると認められる。
「複数のフィンを有するマルチフィン型の電界効果トランジスタであって、
支持基板2と、
絶縁層4と、
ソース・ドレイン部6bと、
半導体フィン6と、
ゲート電極10と、
を備える電界効果トランジスタ。」
ウ 引用文献3の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2002-280562号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0048】4.2 前述した各実施形態では、半導体基板および半導体層の材料としてシリコンを用いる例を示したが、ゲルマニウム、ダイヤモンド、ガリウムヒ素、インジウムリン、ガリウムリン、硫化カドミウム、または炭化ケイ素などの他の半導体を用いることもできる。」
エ 引用文献4の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特表2005-528810号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0022】
半導体フィルム508はシリコンフィルムであることが理想的ではあるが、他の実施形態として、ゲルマニウム(Ge)、シリコンゲルマニウム合金(Si_(ｘ)Ge_(ｙ))、ヒ化ガリウム(GaAｓ)、アンチモン化インジウム(InSb)、リン化ガリウム(GaP)、アンチモン化ガリウム(GaSb)、カーボン・ナノチューブなどの他の種類の半導体フィルムであってもよい。」
オ 引用文献5の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2003-264232号公報(以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。
「【0011】本発明の第2の態様は、FinFET形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、FETレイアウト中のゲートの位置を検出するためのプログラム・コードと、前記ゲートのゲート軸を見つけ出すためのプログラム・コードと、前記ゲートと一致した前記一組のFinFET形状を生成するためのプログラム・コードと、前記一組のFinFET形状を前記ゲート軸に対して垂直に引き伸ばすためのプログラム・コードを含むコンピュータ・プログラム製品を提供する。」

(2)本願発明1と引用発明との対比
ア 本願発明1と引用発明1との対比
(ア)引用発明1は「FinFETデバイス」であるから、「集積フィンベース電界効果トランジスタ(FinFET)を含む装置」であるといえる。
そうすると、本願発明1と引用発明1は、「集積フィンベース電界効果トランジスタ(FinFET)を含む装置」である点において共通するといえる。
(イ)上記(1)ア(ア)hの引用文献1の記載より、引用発明1における「シリコン基板30」は「バルク領域」であるといえる。
そうすると、本願発明1と引用発明1は、「バルク領域」を備える点において共通するといえる。
(ウ)上記(1)ア(ア)hの引用文献1の記載及び引用文献1のFIG.3の記載より、引用発明1における「シリコン酸化膜32」は、「シリコン基板30」を選択的にエッチングし、その表面にシリコン酸化層を成長させることにより形成されるものであるから、「シリコン基板30内に配置される」ものであるといえる。
また、上記(1)ア(ア)hの引用文献1の記載及び引用文献1のFIG.3の記載より、引用発明1における「シリコン酸化膜32」は、「フィン34」のチャネル領域の下の領域にも形成されるものと認められ、チャネル領域の下の当該領域は、「シリコン基板30」の「第1の部分」であるといえる。(以下では、引用発明1における「シリコン酸化膜32」のうち、「シリコン基板30」の「第1の部分」に形成された部分を、「シリコン酸化膜32A」という。)
以上より、引用発明1は、「シリコン基板30」の「第1の部分」内に配置される「シリコン酸化膜32A」を備えたものであるといえる。
そして、引用発明1における「シリコン酸化膜32A」が形成された領域と、本願発明1における「浅溝アイソレーション(STI)領域」とは、「領域」である点において共通するといえる(以下では、当該領域を「領域A」という。)
そうすると、本願発明1と引用発明1は、「前記バルク領域の第1の部分内に配置される、領域A」を備える点において共通し、後述する相違点1-1において相違するといえる。
(エ)本願発明1と引用発明1とは、「ソース領域」及び「ドレイン領域」を備える点において共通し、後述する相違点1-2において相違するといえる。
(オ)引用発明1における「フィン34」が形成された領域は、「フィン領域」であるといえる。
また、上記(1)ア(ア)hの引用文献1の記載及び引用文献1のFIG.3の記載より、引用発明1における「フィン34」が形成された領域は、「シリコン酸化膜32A」が形成された領域に実質的に垂直に配置されるものであって、「シリコン酸化膜32A」が形成された領域の一部の上に配置される第1の部分を含むものであるといえる。
そうすると、本願発明1と引用発明1とは、「前記領域Aに実質的に垂直に配置されるフィン領域であって、前記領域Aの一部の上に配置される第1の部分を含むフィン領域」を備える点において共通し、後述する相違点1-3において相違するといえる。
(カ)引用発明1における「ゲート」が形成された領域は、「ゲート領域」であるといえる。
また、上記(1)ア(ア)hのとおり、引用文献1には「ゲート構造、ソース領域及びドレイン領域の製造に係る他の工程は図2について上記で説明したのと同様である。」と記載されており、当該記載と、上記(1)ア(ア)bないしgの引用文献1の記載並びに引用文献1のFIG.1、FIG.2AないしFIG.2F及びFIG.3の記載より、引用発明1における「ゲート」が形成された領域は、「フィン34」が形成された領域の部分の上にあり、「シリコン酸化膜32A」が形成された領域の上にあり、かつ「ソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される」ものであるといえる。
そうすると、本願発明1と引用発明1とは、「ゲート領域であって、前記フィン領域の部分と前記領域Aの上に、前記ソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域」を備える点において共通し、後述する相違点1-4において相違するといえる。
(キ)以上から、本願発明1と引用発明1との一致点及び相違点は、以下のとおりであると認められる。
a 一致点
「集積フィンベース電界効果トランジスタ(FinFET)を含む装置であって、
バルク領域と、
前記バルク領域の第1の部分内に配置される、領域Aと、
ソース領域およびドレイン領域と、
前記領域Aに実質的に垂直に配置されるフィン領域であって、前記領域Aの一部の上に配置される第1の部分を含むフィン領域と、
ゲート領域であって、前記フィン領域の部分と前記領域Aの上に、前記ソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域と、
を備える装置。」
b 相違点
・相違点1-1 本願発明1では、「領域A」が、「複数の実質的に平行な浅溝アイソレーション(STI)領域」であるのに対し、引用発明1では、「領域A」(シリコン酸化膜32Aが形成された領域)が、「複数の実質的に平行な浅溝アイソレーション(STI)領域」であるとは特定しない点。
・相違点1-2 本願発明1では、「ソース領域およびドレイン領域」が、「バルク領域の第2の部分において、複数の領域A(STI領域)のうち隣接する領域間にそれぞれ配置される、複数のソース領域及びドレイン領域」であるのに対し、引用発明1では、「ソース領域およびドレイン領域」が、「バルク領域(シリコン基板30)の第2の部分において、複数の領域A(シリコン酸化膜32Aが形成された領域)のうち隣接する領域間にそれぞれ配置される、複数のソース領域及びドレイン領域」であるとは特定しない点。
・相違点1-3 本願発明1では、「フィン領域」が、「複数の領域A(STI領域)に実質的に垂直に配置される複数のフィン領域であって、それぞれが、複数の領域A(STI領域)の一部の上に配置される第1の部分と、複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、複数の領域A(STI領域)の他の部分の上に配置される第3の部分と、を含む複数のフィン領域」であるのに対し、引用発明1では、「フィン領域」(フィン34が形成された領域)が、「複数の領域A(シリコン酸化膜32Aが形成された領域)に実質的に垂直に配置される複数のフィン領域(フィン34が形成された領域)であって、それぞれが、複数の領域A(シリコン酸化膜32Aが形成された領域)の一部の上に配置される第1の部分と、複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、複数の領域A(シリコン酸化膜32Aが形成された領域)の他の部分の上に配置される第3の部分と、を含む複数のフィン領域(フィン34が形成された領域)」であるとは特定しない点。
・相違点1-4 本願発明1では、「ゲート領域」が、「複数のゲート領域であって、それぞれが、複数のフィン領域のそれぞれの部分と複数の領域A(STI領域)のそれぞれの上に、複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域」であるのに対し、引用発明1では、「ゲート領域」(ゲートが形成された領域)が、「複数のゲート領域(ゲートが形成された領域)であって、それぞれが、複数のフィン領域(フィン34が形成された領域)のそれぞれの部分と複数の領域A(シリコン酸化膜32Aが形成された領域)のそれぞれの上に、複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域(ゲートが形成された領域)」であるとは特定しない点。
イ 本願発明1と引用発明2との対比
(ア)引用発明2は「複数のフィンを有するマルチフィン型の電界効果トランジスタ」であるから、「集積フィンベース電界効果トランジスタ(FinFET)を含む装置」であるといえる。
そうすると、本願発明1と引用発明2は、「集積フィンベース電界効果トランジスタ(FinFET)を含む装置」である点において共通するといえる。
(イ)引用発明2における「支持基板2」と本願発明1における「バルク領域」は、「領域」である点において共通するといえる(以下、当該領域を「領域B」という。)。
そうすると、本願発明1と引用発明2は、「領域B」を備える点において共通し、後述する相違点2-1において相違するといえる。
(ウ)引用発明2における「絶縁層4」と本願発明1における「浅溝アイソレーション(STI)領域」は、「領域」である点において共通するといえる(以下、当該領域を「領域C」という。)。
また、上記(1)イ(ア)の引用文献2の記載(段落【0013】及び【0014】)及び引用文献2の【図1】(a)ないし(c)の記載より、引用発明2における「絶縁層4」のうち、【図1】(a)において縦方向に表れる領域は、「複数の実質的に平行」な領域であるといえる。
そうすると、本願発明1と引用発明2は、「複数の実質的に平行な領域C」を備える点において共通し、後述する相違点2-2において相違するといえる。
(エ)引用発明2における「ソース・ドレイン部6b」は、「ソース領域およびドレイン領域」であるといえる。
また、上記(1)イ(ア)の引用文献2の記載(段落【0013】及び【0014】)並びに引用文献2の【図1】(a)及び(b)の記載より、引用発明2における「ソース・ドレイン部6b」は、「複数の領域Cのうち隣接する領域間にそれぞれ配置され」る「複数」の「ソース領域」及び「ドレイン領域」であるといえる。
そうすると、本願発明1と引用発明2は、「前記複数の領域Cのうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域」を備える点において共通し、後述する相違点2-3において相違するといえる。
(オ)引用発明2における「半導体フィン6」が形成された領域は、「フィン領域」であるといえる。
また、上記(1)イ(ア)の引用文献2の記載(段落【0013】及び【0014】)並びに引用文献2の【図1】(a)及び(b)の記載より、引用発明2における「半導体フィン6」が形成された領域は、「複数の領域Cに実質的に垂直に配置され」る「複数」の領域であって、「それぞれが、前記複数の領域Cの一部の上に配置される第1の部分」を含むものであるといえる。
そうすると、本願発明1と引用発明2は、「前記複数の領域Cに実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数の領域Cの一部の上に配置される第1の部分を含む複数のフィン領域」を備える点において共通し、後述する相違点2-4において相違するといえる。
(カ)引用発明2における「ゲート電極10」が形成された領域は「ゲート領域」であるといえる。
また、上記(1)イ(ア)の引用文献2の記載(段落【0013】及び【0014】)並びに引用文献2の【図1】(a)及び(b)の記載より、引用発明2における「ゲート電極10」が形成された領域は、複数の「半導体フィン6」が形成された領域のそれぞれの部分と、「絶縁層4」の上に、複数の「ソース・ドレイン部6b」のうち隣接する領域から横方向に離れて配置されるものであるといえる。
そうすると、本願発明1と引用発明2は、「ゲート領域であって、前記複数のフィン領域のそれぞれの部分と前記領域Cの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域」を備える点において共通し、後述する相違点2-5において相違するといえる。
(キ)以上から、本願発明と引用発明2との一致点及び相違点は、以下のとおりであると認められる。
a 一致点
「集積フィンベース電界効果トランジスタ(FinFET)を含む装置であって、
領域Bと、
複数の実質的に平行な領域Cと、
前記複数の領域Cのうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、
前記複数の領域Cに実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数の領域Cの一部の上に配置される第1の部分を含む複数のフィン領域と、
ゲート領域であって、前記複数のフィン領域のそれぞれの部分と前記領域Cの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域と、
を備える装置。」
b 相違点
・相違点2-1 本願発明1では、「領域B」が「バルク領域」であるのに対し、引用発明2では、「領域B」(支持基板2)が「バルク領域」であるとは特定しない点。
・相違点2-2 本願発明1では、「領域C」が、「領域B(バルク領域)の第1の部分内に配置され」る「浅溝アイソレーション(STI)領域」であるのに対し、引用発明2では、「領域C」(絶縁層4)が、「領域B(支持基板2)の第1の部分内に配置され」る「浅溝アイソレーション(STI)領域」であるとは特定しない点。
・相違点2-3 本願発明1では、「複数のソース領域およびドレイン領域」が、「領域B(バルク領域)の第2の部分において・・・配置される」のに対し、引用発明2では、「複数のソース領域およびドレイン領域」(ソース・ドレイン部6b)が「領域B(支持基板2)の第2の部分において・・・配置される」とは特定しない点。
・相違点2-4 本願発明1では、「複数のフィン領域」のそれぞれが、「複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、複数の領域C(STI領域)の他の部分の上に配置される第3の部分と、を含む」のに対し、引用発明2では、「複数のフィン領域」(半導体フィン6が形成される領域)のそれぞれが、「複数のソース領域およびドレイン領域(ソース・ドレイン部6b)の一部の内側に配置される第2の部分と、複数の領域C(絶縁層4)の他の部分の上に配置される第3の部分と、を含む」とは特定しない点。
・相違点2-5 本願発明1では、「ゲート領域」が「複数」であり、「それぞれが、前記複数の領域C(STI領域)のそれぞれの上に・・・配置される」のに対し、引用発明2では、「ゲート領域」(ゲート電極10が形成される領域)が「複数」であり、「それぞれが、前記複数の領域C(絶縁層4)のそれぞれの上に・・・配置される」とは特定しない点。

(3)判断
ア 本願発明1について
(ア)本願発明1と引用発明1との相違について
引用文献1ないし5には、相違点1-3及び1-4に係る構成について、記載も示唆もされていない。
したがって、相違点1-1及び1-2について検討するまでもなく、本願発明1は、引用発明1と引用文献2ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(イ)本願発明1と引用発明2との相違について
引用文献1ないし5には、相違点2-4及び2-5に係る構成について、記載も示唆もされていない。
したがって、相違点2-1ないし2-3について検討するまでもなく、本願発明1は、引用発明2と、引用文献1及び引用文献3ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
イ 本願発明2ないし18について
本願の請求項2ないし6は、請求項1を引用しており、本願発明2ないし6は本願発明1の発明特定事項を全て有する発明である。
また、本願発明7は、上記相違点1-3及び2-4に係る構成に対応する発明特定事項である「それぞれが、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域を、前記複数のSTI領域に対して実質的に垂直に配置されるように形成すること」、並びに上記相違点1-4及び2-5に係る構成に対応する発明特定事項である「複数のゲート領域を、それぞれ、前記複数のフィン領域のそれぞれの部分と前記複数のSTI領域のそれぞれの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離して配置すること」という構成を備えたものである。
また、本願の請求項8ないし12は、請求項7を引用しており、本願発明8ないし12は本願発明7の発明特定事項を全て有する発明である。
また、本願発明13は、上記相違点1-3及び2-4に係る構成に対応する発明特定事項である「前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域」、並びに上記相違点1-4及び2-5に係る構成に対応する発明特定事項である「複数のゲート領域であって、それぞれが、前記複数のフィン領域のそれぞれの部分と前記複数のSTI領域のそれぞれ1つの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域」という構成を備えたものである。
また、本願の請求項14ないし18は、請求項13を引用しており、本願発明14ないし18は本願発明13の発明特定事項を全て有する発明である。
してみれば、本願発明1の相違点1-3及び1-4に係る構成が、引用発明1及び引用文献2ないし5に記載された発明に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願発明2ないし18は、引用発明1及び引用文献2ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、本願発明1の相違点2-4及び2-5に係る構成が、引用発明2並びに引用文献1及び引用文献3ないし5に記載された発明に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願発明2ないし18は、引用発明2並びに引用文献1及び引用文献3ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

3 原査定の理由についてのまとめ
以上のとおり、本願発明1ないし18は、引用発明1及び引用文献2ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、引用発明2並びに引用文献1及び引用文献3ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものであるともいえないから、原査定の理由によっては、本願を拒絶することはできない。

第4 当審拒絶理由について
1 当審拒絶理由の概要
平成29年3月22日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(明確性)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。

記

1.理由1(明確性)について
(1)請求項1ないし18について
ア 本願の請求項1及び請求項13に『前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域』と記載されているが、複数のフィン領域のそれぞれが第1の部分、第2の部分及び第3の部分を含むことを意味するのか、それとも、複数のフィン領域が全体として第1の部分、第2の部分及び第3の部分を含むことを意味するのかが不明確である。
請求項7の『前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部内に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域を、前記複数のSTI領域に対して実質的に垂直に配置されるように形成する』との記載についても、上記と同様の点が指摘される。
また、請求項1を引用する請求項2ないし6、請求項7を引用する請求項8ないし12、及び請求項13を引用する請求項14ないし18についても、上記と同様の点が指摘される。
よって、請求項1ないし18に係る発明は明確でない。
イ 本願の請求項1及び請求項13に『前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される』と記載されているが、発明の詳細な説明の記載を考慮しても、『複数のソース領域およびドレイン領域に隣接する領域』がいずれの領域を指しているのかが不明である。
請求項7の『前記複数のソース領域およびドレイン領域の隣接する領域』との記載についても、上記と同様の点が指摘される。
また、請求項1を引用する請求項2ないし6、請求項7を引用する請求項8ないし12、及び請求項13を引用する請求項14ないし18についても、上記と同様の点が指摘される。
よって、請求項1ないし18に係る発明は明確でない。
ウ 本願の請求項1に『前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域』と記載されているが、発明の詳細な説明の記載を考慮しても、3種類のゲート領域、すなわち、『複数のフィン領域のそれぞれの部分の上』に配置されるゲート領域、『複数のSTI領域のそれぞれの上』に配置されるゲート領域、及び『複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ』て配置されるゲート領域が別々に存在するという意味であるのか、それとも、それぞれのゲート領域が、『複数のフィン領域のそれぞれの部分』と『複数のSTI領域のそれぞれ』の上に、『前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ』て配置されるという意味であるのかが不明である。
請求項7の『複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のSTI領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置する』との記載、及び請求項13の『前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれ1つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域』との記載についても、上記と同様の点が指摘される。
また、請求項1を引用する請求項2ないし6、請求項7を引用する請求項8ないし12、及び請求項13を引用する請求項14ないし18についても、上記と同様の点が指摘される。
よって、請求項1ないし18に係る発明は明確でない。

(2)請求項14ないし18について
本願の請求項14ないし18に『請求項13に記載の装置。』と記載されているが、請求項13には『装置』が記載されていないから、『請求項13に記載の装置。』との記載の意味が不明である。
よって、請求項14ないし18に係る発明は明確でない。」

2 当審拒絶理由についての判断
(1)当審拒絶理由の1.(1)アにおいて、請求項1ないし18の記載は、複数のフィン領域のそれぞれが第1の部分、第2の部分及び第3の部分を含むことを意味するのか、それとも、複数のフィン領域が全体として第1の部分、第2の部分及び第3の部分を含むことを意味するのかが不明確である旨が指摘された。
これに対し、平成29年6月28日付け手続補正により、請求項1及び13の「前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域」が「前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域」に補正され、また、請求項7の「前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部内に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域を、前記複数のSTI領域に対して実質的に垂直に配置されるように形成する」が「それぞれが、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第2の部分と、前記複数のSTI領域の他の部分の上に配置される第3の部分と、を含む複数のフィン領域を、前記複数のSTI領域に対して実質的に垂直に配置されるように形成する」に補正され、複数のフィン領域のそれぞれが第1の部分、第2の部分及び第3の部分を含むことを意味することが明確となったため、上記の拒絶理由は解消した。
(2)当審拒絶理由の1.(1)イにおいて、請求項1及び13の「前記複数のソース領域およびドレイン領域に隣接する領域」、及び請求項7の「前記複数のソース領域およびドレイン領域の隣接する領域」がいずれの領域を指し示しているのかが不明である旨が指摘された。
これに対し、平成29年6月28日付け手続補正により、請求項1及び13の「前記複数のソース領域およびドレイン領域に隣接する領域」が「前記複数のソース領域およびドレイン領域のうち隣接する領域」に補正され、また、請求項7の「前記複数のソース領域およびドレイン領域の隣接する領域」が「前記複数のソース領域およびドレイン領域のうち隣接する領域」に補正され、記載の意味が明確となったため、上記の拒絶理由は解消した。
(3)当審拒絶理由の1.(1)ウにおいて、請求項1の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」との記載、請求項7の「複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のSTI領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置する」との記載、及び請求項13の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれ1つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」との記載について、「複数のフィン領域のそれぞれの部分の上」に配置されるゲート領域、「複数のSTI領域のそれぞれの上」に配置されるゲート領域、及び「複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ」て配置されるゲート領域が別々に存在するという意味であるのか、それとも、それぞれのゲート領域が、「複数のフィン領域のそれぞれの部分」と「複数のSTI領域のそれぞれ」の上に、「前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ」て配置されるという意味であるのかが不明である旨が指摘された。
これに対し、平成29年6月28日付け手続補正により、請求項1の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」が「複数のゲート領域であって、それぞれが、前記複数のフィン領域のそれぞれの部分と前記複数のSTI領域のそれぞれの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域」に補正され、また、請求項7の「複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のSTI領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置する」が「複数のゲート領域を、それぞれ、前記複数のフィン領域のそれぞれの部分と前記複数のSTI領域のそれぞれの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離して配置する」に補正され、また、請求項13の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれ1つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」が「複数のゲート領域であって、それぞれが、前記複数のフィン領域のそれぞれの部分と前記複数のSTI領域のそれぞれ1つの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域」に補正され、それぞれのゲート領域が、「複数のフィン領域のそれぞれの部分」と「複数のSTI領域のそれぞれ」の上に、「前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ」て配置されるという意味であることが明確となったため、上記の拒絶理由は解消した。
(4)当審拒絶理由の1.(2)において、請求項14ないし18に「請求項13に記載の装置。」と記載されているが、請求項13には「装置」が記載されていないから、「請求項13に記載の装置。」との記載の意味が不明である旨が指摘された。
これに対し、平成29年6月28日付け手続補正により、請求項14ないし18の「請求項13に記載の装置。」が「請求項13に記載のコンピュータ可読媒体。」に補正され、記載の意味が明確となったため、上記の拒絶理由は解消した。

3 当審拒絶理由についてのまとめ
以上のとおり、当審拒絶理由の「1.理由1(明確性)について」に示した理由によっては、本願を拒絶することはできない。
そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。

第5 結言
以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-08-09 
出願番号 特願2013-523267(P2013-523267)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 市川 武宜、川原 光司、岩本 勉  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
須藤 竜也
発明の名称 集積フィンベースの電界効果トランジスタ(FinFET)およびその製造方法  
代理人 村雨 圭介  
代理人 早川 裕司  
代理人 佐野 良太  

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