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審決分類 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 特174条1項 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1332064
審判番号 不服2016-3732  
総通号数 214 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-10-27 
種別 拒絶査定不服の審決 
審判請求日 2016-03-10 
確定日 2017-09-26 
事件の表示 特願2014- 93876「標準セルの製造に使用可能なデータ構造、半導体構造、集積回路設計システム、及び標準セルの製造に使用可能なデータ構造を生成する方法」拒絶査定不服審判事件〔平成26年11月20日出願公開、特開2014-220501、請求項の数(10)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成26年4月30日(パリ条約による優先権主張 2013年5月2日 米国、2013年8月30日 米国)の出願であって、その手続の経緯は以下のとおりである。

平成26年 4月30日 審査請求
平成27年 6月26日 拒絶理由通知
平成27年 9月30日 意見書・手続補正書
平成27年11月 5日 拒絶査定
平成28年 3月10日 審判請求・手続補正書
平成29年 1月27日 拒絶理由通知(当審)
平成29年 6月30日 意見書・手続補正書

第2 本願発明
本願の請求項1ないし10に係る発明(以下、それぞれ「本願発明1」ないし「本願発明10」という。)は、平成29年6月30日付け手続補正書による補正後の特許請求の範囲の請求項1ないし10に記載される事項により特定される、次のとおりのものと認める。
「【請求項1】
標準セルの第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンを含む第一データ要素であって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域は、複数のフィンを備える、第一データ要素、
前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンを含む第二データ要素であって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第二データ要素、
前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素であって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、第三データ要素、および、
前記標準セルの第二金属構造を形成する第二金属レイアウトパターンを含む第四データ要素であって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第四データ要素、
を含む標準セルの製造に使用可能なデータ構造。
【請求項2】
前記第二金属レイアウトパターンが、前記分離領域と重なるように設置され、前記第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンのチャネル幅方向、または、チャネル長さ方向に沿って、前記第一アクティブ領域レイアウトパターンを越えて、延伸することを特徴とする請求項1に記載のデータ構造。
【請求項3】
前記標準セルの第二アクティブ領域を形成する第二アクティブ領域レイアウトパターンを含む第五データ要素であって、前記分離領域はまた、前記第二アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域レイアウトパターンはP型トランジスタ領域を定義し、前記第二アクティブ領域レイアウトパターンはN型トランジスタ領域を定義し、および、前記第一ポリシリコンレイアウトパターンは、前記第二アクティブ領域レイアウトパターン上にある、第五データ要素、
前記標準セルの第二ポリシリコン構造を形成する第二ポリシリコンレイアウトパターンを含む第六データ要素であって、この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される、第六データ要素、および
前記標準セルの第三金属構造を形成する第三金属レイアウトパターンを含む第七データ要素であって、この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置されるとともに、前記第二金属レイアウトパターン、および、前記第三金属レイアウトパターンは、一定の距離で隔てられる、第七データ要素、をさらに含む請求項1に記載のデータ構造。
【請求項4】
複数のフィンを備える第一および第二部分を有する第一アクティブ領域構造と、
前記第一アクティブ領域構造を囲む分離構造と、
前記第一アクティブ領域構造上の第一ポリシリコン構造と、
前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造、
を含む半導体構造。
【請求項5】
前記第二金属構造はさらに、前記第一アクティブ領域構造の前記第二部分、および、前記分離構造の部分の真上にあり、前記第二金属構造は、前記第一アクティブ領域構造のチャネル幅方向、または、チャネル長さ方向に沿って、前記第一アクティブ領域構造を越えて、延伸することを特徴とする請求項4に記載の半導体構造。
【請求項6】
前記分離構造により囲まれた第二アクティブ領域構造であって、前記第一アクティブ領域構造は、P型トランジスタの部分を構成し、前記第二アクティブ領域構造は、N型トランジスタの部分を構成し、前記第一ポリシリコン構造は、前記第二アクティブ領域構造上にある、第二アクティブ領域構造、
前記第一アクティブ領域構造上の第二ポリシリコン構造、および、
前記第二ポリシリコン構造の真上にあり、且つ、前記第二ポリシリコン構造と接触する第三金属構造であって、前記第二金属構造、および、前記第三金属構造は、一定の距離で隔てられること、をさらに含む請求項4に記載の半導体構造。
【請求項7】
標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含む集積回路設計システムにおいて、
前記レイアウト設計は、
標準セルの第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり、第一アクティブ領域は複数のフィンを備える、第一アクティブ領域レイアウトパターン、
前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターン、
前記標準セルの第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、第一金属レイアウトパターン、および
前記標準セルの第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンを含み、
および
前記非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム。
【請求項8】
前記非一時的ストレージ媒体中に格納される前記標準セルの前記レイアウト設計は、さらに、前記標準セルの第二アクティブ領域を形成する第二アクティブ領域レイアウトパターンであって、前記分離領域はまた、前記第二アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域レイアウトパターンはP型トランジスタ領域にあり、前記第二アクティブ領域レイアウトパターンはN型トランジスタ領域にあり、および、前記第一ポリシリコンレイアウトパターンは、前記第二アクティブ領域レイアウトパターン上にある、第二アクティブ領域レイアウトパターン、
前記標準セルの第二ポリシリコン構造を形成する第二ポリシリコンレイアウトパターンであって、この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される、第二ポリシリコンレイアウトパターン、
および
前記標準セルの第三金属構造を形成する第三金属レイアウトパターンであって、この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置されるとともに、前記第二金属レイアウトパターン、および、前記第三金属レイアウトパターンは、一定の距離で隔てられる、第三金属レイアウトパターン、を含むことを特徴とする請求項7に記載の集積回路設計システム。
【請求項9】
標準セルのアクティブ領域を形成するアクティブ領域レイアウトパターンを含む第一データ要素を生成する工程であって、分離領域は、少なくとも前記アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域は、複数のフィンを備える、工程と、
前記標準セルのポリシリコン構造を形成するポリシリコンレイアウトパターンを含む第二データ要素を生成する工程であって、前記ポリシリコンレイアウトパターンは、前記アクティブ領域レイアウトパターンの第一部分と重なるように設置される、工程と、
前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素を生成する工程であって、前記第一金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、工程と、
前記標準セルの第二金属構造を形成する第二金属レイアウトパターンを含む第四データ要素を生成する工程であって、前記第二金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの前記第一部分と重なる前記ポリシリコンレイアウトパターンの部分と前記アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、工程と、
を含むことを特徴とする標準セルの製造に使用可能なデータ構造を生成する方法。
【請求項10】
設計ルールチェックを実行して、前記第二金属レイアウトパターンに関連する設計ルール違反が存在するか判断する工程、および、
前記第二金属レイアウトパターンを前記分離領域へと移す、または、さらに移すことにより、前記設計ルール違反を解決する工程、
を含むことを特徴とする請求項9に記載の方法。」

第3 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成27年 6月26日付け拒絶理由通知書に記載した理由1、2によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考

●理由1(特許法第36条第6項第2号について)
・請求項1、7、9には、『重なり合う』との記載があるが、当該記載は接して重なっているのか、他の膜を介して重なることも含んでいるのか不明瞭であるため、上下位置関係が不明瞭である。請求項1、7、9に従属する請求項2、3、8、10についても同様である。
当該記載に対して、出願人は意見書において、『重複』という文言を、『重なり合う』に変更したことで、レイアウトパターンは、2次元配置であり上下の位置関係はなく、層間絶縁膜を介して交差することを含むかは考慮すべきでないと主張している。
しかしながら、例えば、請求項1、7、9には、ポリシリコンレイアウトパターンとアクティブ領域レイアウトパターンが重なり合うと記載されているが、本願明細書の[0012]、[0021]段落を参照すれば、ポリシリコンレイアウトパターンはゲート電極であり、誘電体層を介してアクティブ領域レイアウトパターンと重なっている。また、請求項2には、第二金属レイアウトパターンが、分離領域と重なり合うことが記載されているが、第二金属レイアウトパターンと分離領域とが接することは本願明細書に記載も示唆もされていない。
一方、請求項1、7、9には、第一金属レイアウトパターンとアクティブ領域レイアウトパターンが重なり合うと記載されており、第一金属レイアウトパターンは、本願明細書の[0011]段落を参照すれば、ソース/ドレイン電極であるため、アクティブ領域レイアウトパターンと接して重なっている。また、第二金属レイアウトパターンも、ポリシリコンレイアウトパターンと第一金属レイアウトパターンと接して重なっている。
そうすると、『重なり合う』とは、出願人が主張するような2次元配置のみとは認められない。また、他の膜を介して重なることも含む場合には、当然に、層間絶縁膜を介して交差することも含まれることに留意されたい。

●理由2(特許法第29条第2項について)
請求項1?9について
引用文献1?3
引用文献1の第1?3図を参照のこと。
ここで、引用文献1の[0010]段落には、ゲート電極113(ポリシリコンレイアウトパターンに対応)がポリシリコンであることが記載され、[0012]段落には、導電線112(第一金属レイアウトパターンに対応)がタングステン、銅、または、アルミニウムであることが記載されている。
そして、引用文献2の第4図(BC1を参照)に開示されるように、所望とする回路に応よってはゲート電極とアクティブ領域とは接続されるものであり、その際に、引用文献3の第1、2図に開示されているゲート電極直上の配線層に形成される金属層M1(第二金属レイアウトパターンに対応)により接続する技術を用いることは当業者が容易に想到し得ることである。
なお、引用文献1において、引用文献2に開示された技術を用いた際には、引用文献1に記載された導電プラグ132を形成せずに、金属層136が、導電線112とゲート電極113の直上に形成されるものと認められる。
また、引用文献1に記載された発明を、標準セルのレイアウト設計に適用することに何の困難性も認められない。
さらに、標準セルのレイアウト設計に際して、設計支援システムを用いて設計を行うことは慣用手段である。

請求項10について
引用文献1?4
引用文献4の[0002]?[0004]段落に記載されているように、DRCを行い、レイアウト修正を行うことは周知技術に過ぎない。

<引用文献等一覧>
1.特開2010-074158号公報
2.特開2005-251862号公報
3.特開2001-127169号公報
4.特開2012-238144号公報(周知技術を示す文献)」

2 原査定の理由についての当審の判断
(1)原査定の理由1(特許法第36条第6項第2号)について
ア 原査定の「理由1」において、請求項1、7、9の「重なり合う」との記載は、接して重なっているのか、他の膜を介して重なることも含んでいるのか不明瞭であるため、上下位置関係が不明瞭であり、また、請求項1、7、9を引用する請求項2、3、8、10についても同様の理由により不明瞭であるから、請求項1ないし3及び7ないし10に係る発明は明確でない旨が指摘されたので、この点について以下に検討する。
イ 本願の発明の詳細な説明には、「また、当業者ならわかるように、レイアウトパターンは、順番に集積回路に標準セルを製造するのに利用可能な一組のマスクを作成するのに用いられる。」(段落【0009】)と記載されている。(当審注.下線は参考のため当審において付したものである。以下において同じ。)
上記記載及び当該技術分野における技術常識より、本願発明1ないし3及び7ないし10における各「レイアウトパターン」は、標準セルを構成する各要素の平面配置を規定するための情報であると認められるから、標準セルを構成する各要素の上下位置関係が特定されていないという理由をもって、各「レイアウトパターン」の構成が不明確であるということはできない。
ウ そして、本願の請求項1には、「前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンを含む第二データ要素であって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第二データ要素」と記載されており、「第一ポリシリコン構造」と「第一アクティブ領域」との上下位置関係は特定されていないものの、「第一ポリシリコンレイアウトパターン」と「第一アクティブ領域レイアウトパターン」との平面配置における関係は明確に特定されており、上記記載は明確であるといえる。
エ 同様に、本願の請求項1の「前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素であって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、第三データ要素」との記載、及び「前記標準セルの第二金属構造を形成する第二金属レイアウトパターンを含む第四データ要素であって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第四データ要素」との記載は、いずれも明確であるといえる。
オ 同様に、本願の請求項2の「前記第二金属レイアウトパターンが、前記分離領域と重なるように設置され、」との記載、本願の請求項3の「前記標準セルの第二ポリシリコン構造を形成する第二ポリシリコンレイアウトパターンを含む第六データ要素であって、この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される、第六データ要素」との記載、本願の請求項3の「前記標準セルの第三金属構造を形成する第三金属レイアウトパターンを含む第七データ要素であって、この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置されるとともに、前記第二金属レイアウトパターン、および、前記第三金属レイアウトパターンは、一定の距離で隔てられる、第七データ要素」との記載、本願の請求項7の「前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターン」との記載、本願の請求項7の「前記標準セルの第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、第一金属レイアウトパターン」との記載、本願の請求項7の「前記標準セルの第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターン」との記載、本願の請求項8の「前記標準セルの第二ポリシリコン構造を形成する第二ポリシリコンレイアウトパターンであって、この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される、第二ポリシリコンレイアウトパターン」との記載、本願の請求項8の「前記標準セルの第三金属構造を形成する第三金属レイアウトパターンであって、この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置されるとともに、前記第二金属レイアウトパターン、および、前記第三金属レイアウトパターンは、一定の距離で隔てられる、第三金属レイアウトパターン」との記載、本願の請求項9の「前記標準セルのポリシリコン構造を形成するポリシリコンレイアウトパターンを含む第二データ要素を生成する工程であって、前記ポリシリコンレイアウトパターンは、前記アクティブ領域レイアウトパターンの第一部分と重なるように設置される、工程」との記載、本願の請求項9の「前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素を生成する工程であって、前記第一金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、工程」との記載、及び、本願の請求項9の「前記標準セルの第二金属構造を形成する第二金属レイアウトパターンを含む第四データ要素を生成する工程であって、前記第二金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの前記第一部分と重なる前記ポリシリコンレイアウトパターンの部分と前記アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、工程」との記載についても、明確であるといえる。
カ したがって、原査定の「理由1」によっては、本願を拒絶することはできない。

(2)原査定の理由2(特許法第29条第2項)について
ア 引用文献の記載事項及び引用発明
(ア)引用文献1の記載事項及び引用発明
a 引用文献1の記載事項
原査定の理由に引用され、本願についての優先権の主張の基礎とした最先の出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2010-074158号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。
「【0001】
本発明は、半導体装置技術に関し、特に、低接触抵抗を有するローカルインタコネクト(local interconnects)を備えた半導体装置に関するものである。
・・・
【実施例】
【0009】
図1と図2は、ローカルインタコネクトを備えた半導体装置の実施例を表しており、図1は、平面図であり、図2は、図1に表されたライン2-2’に沿った断面図である。図1と図2を参照して、半導体装置200は、例えば、シリコン基板または他の半導体基板の基板100を含む。基板100は、当技術分野で周知のようにトランジスタ、レジスタと、他の半導体素子を含む各種の素子(図示されていない)を含むことができる。実施例では、基板は、互いに分離した少なくとも2つの活性領域100aと100bを有し、分離構造110、例えばシャロートレンチアイソレーション(STI)構造によって囲まれる。
【0010】
誘電体層120は、基板上100に形成され、ILD層として用いられる。誘電体層120は、二酸化ケイ素、リンケイ酸ガラス(PSG)、ボロホスホシリケイトガラス(BPSG)、または例えばフッ化ケイ酸ガラス(FSG)または有機ケイ酸塩ガラス(OSG)などの低誘電率(k)材料であることができる。第1ゲート線構造116は、誘電体層120内と活性層100aの基板100上に配置される。第2ゲート線構造118は、誘電体層120内と活性層100bの基板100上に配置される。実施例では、第1ゲート線構造116と第2ゲート線構造118は、互いに分離され、同一線上に配列される。第1ゲート線構造116と第2ゲート線構造118のそれぞれは、対応する活性層の基板上のゲート誘電体層(絶縁膜)111を含むことができる。例えば、ポリシリコンのゲート電極113がゲート誘電体層111上に配置され、例えば窒化ケイ素層のキャップ層(図示されていない)によって覆われることができる。ゲートスペーサ115は、ゲート電極113の側壁に配置される。
【0011】
第1対ソース/ドレイン領域101は、第1活性層100aの基板100上に形成され、第1ゲート線構造116の両側に設置される。第2対ソース/ドレイン領域103は、第2活性層100bの基板100上に形成され、第2ゲート線構造118の両側に設置される。結果、2つのトランジスタが第1と第2活性層100aと100b上にそれぞれ形成される。実施例では、第1対ソース/ドレイン領域101と第2対ソース/ドレイン領域103は、例えばN型、またはP型の同じ導電型、または異なる導電型を有することができる。例えば、第1対ソース/ドレイン領域101と第2対ソース/ドレイン領域103が同じ導電型を有する場合、第1ゲート線構造116と第2ゲート線構造118のゲート電極113は、図3に示されるように一体化して共通ゲート線構造を形成することができる。
【0012】
一対の導電線112は、誘電体層(絶縁膜)120と第1ゲート線構造116と第2ゲート線構造118の両側の基板100上に位置される。よって一対の導電線112はゲート電極113と同じレベルにあり、各導電線112は、ローカルインタコネクトとして、第1ゲート線構造116と第2ゲート線構造118の同一側の第1対ソース/ドレイン領域101のうちの1つと第2対ソース/ドレイン領域103のうちの1つに電気的に接続する。実施例では、一対の導電線112はタングステン、銅、またはアルミニウムを含むことができる。また、各導電線112は、実質的に第1ゲート線構造116と第2ゲート線構造118に平行する。即ち導電線112と第1ゲート線構造116と第2ゲート線構造118は、同じ方向に沿って延伸される。
【0013】
誘電体層(絶縁膜)130は、誘電体層120と一対の導電線112の上方に形成され、IMD層として用いられる。誘電体層130は、単一層または多層構造であることができる。また、誘電体層130は、誘電体層120と同じまたは類似の材料を含むことができる。例えばタングステンまたは銅プラグの少なくとも1つの導電プラグ132は、それに接続されるように誘電体層130と一対の導電線112の1つの上に配置される。例えば銅層の金属層136は、誘電体層130と導電プラグ132の上方に配置され、その下方の導電線112によって2つのトランジスタに電気的接続される。
【0014】
本発明に基づくと、第1と第2活性層100aと100b上に形成された2つのトランジスタが、従来の導電プラグに比べ、より大きな接触領域を提供する導電線112によって互いに電気的接続されることから、導電線112の接触抵抗は、従来の導電プラグより低い。即ち、半導体装置の装置密度は、従来の導電プラグを用いることと比較した時、ローカルインタコネクトとなる導電線112の低接触抵抗により、更に減少されることができる。また、2つのトランジスタのゲート電極線113が同一線上(即ちゲート電極113は、一直線に沿って延伸する)にあることから、ソース/ドレイン領域101と103の形成のプロセスは、比較的簡単である。また、同一線上のゲート電極113が一次元にだけ沿った単一導電層をパターニングすることで形成されることができるため、リソグラフィープロセスの間、よい線幅(CD)制御を得ることができる。また、ゲート電極113と導電線112が平行であることから、レイアウトも比較的簡単である。また、本発明に基づいたレイアウトは、比較的高密度のトランジスタレイアウトとなることができる。」
b 引用発明
(a)上記aの引用文献1の記載(段落【0009】)並びに引用文献1の図1及び図2の記載より、引用文献1には、「半導体装置200」が、「活性領域100a」と、当該「活性領域100a」を囲む「分離構造110」を備えることが記載されていると認められる。
(b)上記aの引用文献1の記載(段落【0010】)並びに引用文献1の図1及び図2の記載より、引用文献1には、「半導体装置200」が、「活性領域100a」上の「ポリシリコンからなるゲート電極113」を備えることが記載されていると認められる。
(c)上記aの引用文献1の記載(段落【0012】)並びに引用文献1の図1及び図2の記載より、引用文献1には、「半導体装置200」が、「活性領域100a」上の「導電線112」を備えることが記載されていると認められる。
(d)上記aの引用文献1の記載(段落【0013】)並びに引用文献1の図1及び図2の記載より、引用文献1には、「半導体装置200」が、「導電線112」上の「金属層136」を備えることが記載されていると認められる。
(e)上記aの引用文献1の記載、上記(a)ないし(d)、及び当該技術分野における技術常識より、引用文献1には次の発明(以下「引用発明」という。)が記載されていると認められる。
「活性領域100aと、
前記活性領域100aを囲む分離構造110と、
前記活性領域100a上のゲート電極113であって、ポリシリコンからなるゲート電極113と、
前記活性領域100a上の導電線112と、
前記導電線112上の金属層136と、
を備える半導体装置200。」
(イ)引用文献2の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2005-251862号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0023】
図4は、たとえば図3(A)のA部に示す範囲のように、ゲートアレイ領域GAの部分と同一行で隣接するスタンダードセル領域SCの部分とを拡大して示す平面パターン図である。
図4に示す例では、ゲートアレイ領域GAの部分が5つのベーシックセルBC1?BC5からなり、ベーシックセルBC3?BC5はPMOSスイッチトランジスタとNMOSスイッチトランジスタが対で設けられたセル、ベーシックセルBC1とBC2は、特性調整用のセルとして仮想線電位安定化用のキャパシタがそれぞれ1つずつ設けられたセルである。
【0024】
ベーシックセルBC3?BC5は同じ構成であることから、ベーシックセルBC5で代表して説明すると、ベーシックセルBC5は、PMOSスイッチトランジスタ43が形成されるN型不純物拡散領域51と、NMOSスイッチトランジスタが形成されるP型不純物拡散領域52とを有する。N型とP型の不純物拡散領域51と52のそれぞれに、2本のゲート線53が交差して配置されている。2本のゲート線53は図示を省略した上層配線層からなる制御ゲート線CG1またはCG2に接続される。
【0025】
スタンダードセル領域SCのランダムロジック回路に電圧を供給するV-Vdd線が、図4において斜線によって表示する第1層メタル配線(1MT)から構成されている。このV-Vdd線は、スタンダードセル領域SCにおいては行方向のセル境界の一方に沿って配線され、隣接するスタンダードセル行で共有されるが、ゲートアレイ領域GAではベーシックセルBC5の内側に屈曲し、N型不純物拡散領域51とP型不純物拡散領域52との間を通る。そして、V-Vdd線は、N型不純物拡散領域51において2本のゲート線53の間のドレイン領域Dに接続されている。
一方、ゲートアレイ領域GA内においては、行方向のセル境界の一方に沿って1MTからなるVdd線が配線され、Vdd線の分岐線がセルごとに2本、N型不純物領域51側に延び、2本のゲート線外側の2つのソース領域Sにそれぞれ接続されている。
【0026】
スタンダードセル領域SCの行方向のセル境界の他方に沿っては、1MTからなるV?Vss線が配線されて、隣接するスタンダードセル行で共有されている。V?Vss線はゲートアレイ領域GAではベーシックセルBC5の内側に屈曲し、N型不純物拡散領域51とP型不純物拡散領域52との間を通る。そして、V-Vss線は、P型不純物拡散領域52において2本のゲート線53の間のドレイン領域Dに接続されている。
一方、ゲートアレイ領域GA内においては、行方向のセル境界の他方に沿って1MTからなるVss線が配線され、Vss線の分岐線がセルごとに2本、P型不純物領域52側に延び、2本のゲート線外側の2つのソース領域Sにそれぞれ接続されている。
【0027】
このように、ゲートアレイ領域GA内の一方のセル境界に沿って配線されているVdd線(1MT)、他方のセル境界に沿って配線されているVss線(1MT)は、それぞれ隣接するセル行で共有されている。また、適宜コンタクトにより上層の第2層メタル配線(2MT)に接続されている。Vdd線(2MT)およびVss線(2MT)は、それぞれのセル境界に沿って配線され、スタンダードセル領域SCにおいては、電源供給に用いられるV-Vdd線(1MT)またはV-Vss線(1MT)の上層を平行にスルーで配線されている。」
(ウ)引用文献3の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2001-127169号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0044】
【発明の実施の形態】(1.実施の形態1)
はじめに、実施の形態の半導体装置について説明する。
(1.1.装置の構成)図1は、実施の形態の半導体装置の構成を示す断面図である。この半導体装置101は、主面を有する単結晶シリコンの半導体基板1を備えている。従来の半導体装置151,152の半導体基板51と同様に、半導体基板1の主面には、複数の素子領域が設定されており、複数の素子領域の各々にMOSFETが作り込まれている。複数の素子領域の配置は、例えば、図20と同様に描かれる。なお、以下の説明では、実施の形態2をも含めて、半導体基板1が最も代表的なシリコンを母材とする例を取り上げるが、本発明はこの例に限定されるものではない。
【0045】半導体基板1の主面の中で、複数の素子領域の間の領域に、溝型素子分離領域としての素子分離絶縁膜2が、選択的に形成されている。半導体基板1および素子分離絶縁膜2は、製造工程において鋳型として機能する絶縁層7によって覆われている。絶縁層7は、例えばシリコン酸化膜として形成されている。
【0046】半導体基板1の主面には、例えばシリコン酸化膜によって、ゲート絶縁膜3が選択的に形成され、その上には、不純物がドープされたポリシリコン層で形成された導電層4が配設されている。導電層4は、ゲート電極12の一部としてのゲート下部電極を構成する。導電層4の側面には、例えばシリコン酸化物によって、サイドウォール6が形成されている。絶縁層7には、上面から下面まで貫通する開口部27が選択的に設けられており、ゲート絶縁膜3、導電層4、および、サイドウォール6は、開口部27に収納されている。
【0047】半導体基板1には、複数の素子領域の各々ごとに、主面に選択的に露出するチャネル領域5、および、このチャネル領域5を挟んで主面に選択的に露出する一対のソースドレイン領域20が、形成されている。チャネル領域5は、ゲート絶縁膜3を介して導電層4に対向している。また、ゲート絶縁膜3と素子分離絶縁膜2とは、一体的に連結しており、導電層4は、ゲート絶縁膜3と素子分離絶縁膜2との双方に跨るように配設されている(図20参照)。サイドウォール6は、これら双方に跨る導電層4の側面に連続して形成されている。
【0048】絶縁層7には、さらに、ソースドレイン領域20の上方において、上面から下面まで貫通する開口部21が選択的に設けられている。この開口部21には、金属層11が埋設されている。金属層11は、ソースドレイン領域20を他の部位と電気的に接続するためのプラグとして機能する。金属層11は、例えば、タングステンを主成分としている。
【0049】絶縁層7に設けられた開口部21,27は、互いに分離された複数の部分を含んでいる。例えば、開口部21と開口部27は、互いに分離して形成され、互いに異なる素子分離領域の間では、開口部21どうし、および、開口部27どうしも、互いに分離されている。
【0050】絶縁層7の上には、絶縁層7とは異なる材料、例えばシリコン窒化物で形成された絶縁層8が配設されている。絶縁層8には、上面から下面まで貫通する開口部が、絶縁層7に設けられた開口部21,27に連通するように選択的に設けられている。絶縁層8は、製造工程において、下層の絶縁層7の選択的エッチングのための遮蔽体として機能する。
【0051】絶縁層8の上には、絶縁層8とは異なる材料で、好ましくは、絶縁層7と同一材料で形成された絶縁層16が配設されている。絶縁層16には、上面から下面に貫通する開口部22,23,24が選択的に設けられており、製造工程において、鋳型として機能する。開口部22,23,24は、絶縁層8に設けられた開口部を含むように開口するとともに、絶縁層7に設けられた開口部21,27に含まれる互いに分離された複数の部分の中で、少なくとも一組を互いに連通させるように開口している。
【0052】図1の例では、開口部22は、開口部21に連通し、開口部23は開口部27に連通し、開口部24は、別の開口部21に連通する。さらに、開口部24は、互いに異なる素子領域に属するソースドレイン領域20の上に、互いに分離して設けられた二つの開口部21を連通するように開口している。
【0053】絶縁層8に設けられた開口部、および、絶縁層16に設けられた開口部22,23,24には、金属層11と同一材料の金属層10,14,15が埋設されている。金属層14,15は金属層11と一体的に連結している。金属層10は導電層4の上面に接続され、ゲート電極12の一部であるゲート上部電極を構成する。金属層15は、金属層11の上面に連結する部分である。また、金属層14は、異なる素子領域に属する金属層11の間を、金属層15を通じて連結する部分である。このように、半導体装置101では、異なる部位どうしが、ゲート上部電極10の高さで、互いに電気的に接続される。
【0054】ゲート上部電極10と同じ高さの金属層14を通じて電気的に接続される異なる部位は、互いに異なる素子領域に属する部位に限定されない。図2は、金属層14を通じて電気的に接続される異なる部位として、ゲート電極4とソースドレイン領域20が含まれる例を示している。
【0055】図2が示すように、半導体装置101では、金属層14が第1配線層M1を構成する。すなわち、第1配線層M1が、ゲート上部電極10と同じ高さに配設される。このため、図33と比較すると明白であるように、近接した部位どうしが実効的に短い配線によって接続されることとなり、配線遅延が従来装置に比べて低減される。また、コンタクトホール25に埋設された配線材料を通じて接続される多層の配線層M2?M5が、従来装置の配線層M1?M5に比べて、1層分節減される。これにより、製造コストが節減される。あるいは、1層分を節減せずに、その分、レイアウト上の自由度を拡大し、それにより、半導体基板1のサイズ、すなわち、チップサイズを縮小することも、可能となる。
【0056】さらに、絶縁層16の上面および金属層14,15の上面は、図1が示すように平坦であり、しかも半導体基板1の主面から同一の高さに位置している。また、コンタクトホール25は、同一材料でしかも同一高さである金属層14,15の上面に形成すればよいので、従来装置152と同様に、コンタクトホール25を形成する上での技術的困難性は解消される。」
(エ)引用文献4の記載事項
原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2012-238144号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0002】
近年、半導体集積回路(LSI:Large Scale Integration)の微細化、大規模化に伴い、デザインルールチェック(DRC:Design Rule Check)検証に入力されるレイアウトパタンデータが大量になっている。
【0003】
そのため、LSIのDRC検証に要する時間が長くなってきており、製品開発の中でコスト、納期に影響が大きく、LSIの早期の市場投入のためには、DRC検証時間を短くする必要性が高まってきた。
【0004】
また、一般的にレイアウト検証後にエラーや変更が発生した場合、レイアウト修正を行い、再度DRC検証を実行するという過程を繰り返す必要があるため、LSIのDRC検証に要する時間は更に増大することになる。」
イ 本願発明と引用発明との対比
(ア)本願発明1と引用発明との対比
a 引用発明における「活性領域100a」と、本願発明1における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
また、引用発明における「活性領域100a」の平面配置と、本願発明1における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
さらに、引用発明における「分離構造110」が形成された領域と、本願発明1における「分離領域」とは、「分離領域」である点において共通するといえる。
そして、上記ア(ア)aの引用文献1の記載(段落【0009】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「分離構造110」が形成された領域は、「活性領域100a」の平面配置の外側にあるといえる。
そうすると、本願発明1と引用発明は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点A-1-1ないしA-1-3において相違するといえる。
b 引用発明における「ポリシリコンからなるゲート電極113」と、本願発明1における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、引用発明における「ポリシリコンからなるゲート電極113」の平面配置と、本願発明1における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
さらに、上記ア(ア)aの引用文献1の記載(段落【0010】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「ポリシリコンからなるゲート電極113」の平面配置は、「活性領域100a」の平面配置の第一部分と重なるように設置されるといえる。
そうすると、本願発明1と引用発明は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点A-1-1及びA-1-2において相違するといえる。
c 上記ア(ア)aの引用文献1の記載(段落【0012】)より、引用発明における「導電線112」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線112」と、本願発明1における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
また、引用発明における「導電線112」の平面配置と、本願発明1における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(ア)aの引用文献1の記載(段落【0012】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「導電線112」の平面配置は、「活性領域100a」の平面配置の第二部分と重なるように設置されるといえる。
そうすると、本願発明1と引用発明は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点A-1-1、A-1-2及びA-1-4において相違するといえる。
d 引用発明における「金属層136」と、本願発明1における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
また、引用発明における「金属層136」の平面配置と、本願発明1における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
そうすると、本願発明1と引用発明は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点において共通し、後述する相違点A-1-1、A-1-2及びA-1-5において相違するといえる。
e 本願発明1は「データ構造」であり、引用発明は「半導体装置200」であるから、本願発明1と引用発明とは「物」である点において共通し、後述する相違点A-1-1において相違するといえる。
f 以上から、本願発明1と引用発明との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
第二金属構造を形成する第二金属レイアウトパターンと、
を有する、物。」
(b)相違点
・相違点A-1-1
本願発明1は「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」であるのに対し、引用発明は「半導体装置」であって、「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」ではない点。
・相違点A-1-2
本願発明1では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、引用発明は、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)、「第一ポリシリコンレイアウトパターン」(「ポリシリコンからなるゲート電極113」の平面配置)、「第一金属レイアウトパターン」(「導電線112」の平面配置)及び「第二金属レイアウトパターン」(「金属層136」の平面配置)が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
・相違点A-1-3
本願発明1では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域」(活性領域100a)が「複数のフィンを備える」とは特定しない点。
・相違点A-1-4
本願発明1では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、引用発明は、「第一アクティブ領域レイアウトパターンの第一部分」(「活性領域100a」の平面配置のうち、「ポリシリコンからなるゲート電極113」の平面配置が重なる部分)及び「第一アクティブ領域レイアウトパターンの第二部分」(「活性領域100a」の平面配置のうち、「導電線112」の平面配置が重なる部分)が「複数のフィンに対応する」とは特定しない点。
・相違点A-1-5
本願発明1では、「第二金属レイアウトパターン」が「第一アクティブ領域レイアウトパターン」の第一部分と重なる「第一ポリシリコンレイアウトパターン」の部分、および、「第一アクティブ領域レイアウトパターン」の第二部分と重なる「第一金属レイアウトパターン」の部分と重なるように設置されるのに対し、引用発明は、「第二金属レイアウトパターン」(「金属層136」の平面配置)が、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)の第一部分と重なる「第一ポリシリコンレイアウトパターン」(「ポリシリコンからなるゲート電極113」の平面配置)の部分、および、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)の第二部分と重なる「第一金属レイアウトパターン」(「導電線112」の平面配置)の部分と重なるように設置されるとは特定しない点。
(イ)本願発明4と引用発明との対比
a 引用発明における「活性領域100a」と、本願発明4における「第一アクティブ領域構造」とは、「第一アクティブ領域構造」である点において共通するといえる。
また、引用発明における「活性領域100a」が「第一部分」及び「第二部分」を有することは明らかであるといえる。
そうすると、本願発明4と引用発明は、「第一及び第二部分を有する第一アクティブ領域構造」を有する点において共通し、後述する相違点A-4-1において相違するといえる。
b 引用発明における「前記活性領域100aを囲む分離構造110」と、本願発明4における「前記第一アクティブ領域構造を囲む分離構造」とは、「第一アクティブ領域構造を囲む分離構造」である点において共通するといえる。
そうすると、本願発明4と引用発明は、「前記第一アクティブ領域構造を囲む分離構造」を有する点において共通するといえる。
c 引用発明における「前記活性領域100a上のゲート電極113であって、ポリシリコンからなるゲート電極113」と、本願発明4における「前記第一アクティブ領域構造上の第一ポリシリコン構造」とは、「前記第一アクティブ領域構造上の第一ポリシリコン構造」である点において共通するといえる。
そうすると、本願発明4と引用発明は、「前記第一アクティブ領域構造上の第一ポリシリコン構造」を有する点において共通するといえる。
d 上記ア(ア)aの引用文献1の記載(段落【0012】)より、引用発明における「導電線112」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線112」と、本願発明4における「第1金属構造」とは、「第1金属構造」である点において共通するといえる。
そして、引用発明における「前記活性領域100a上の導電線112」と、本願発明4における「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」とは、「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」である点において共通するといえる。
そうすると、本願発明4と引用発明は、「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」を有する点において共通するといえる。
e 引用発明における「金属層136」と、本願発明4における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
そうすると、本願発明4と引用発明は、「第二金属構造」を有する点において共通し、後述する相違点A-4-2において相違するといえる。
f 本願発明4は「半導体構造」であり、引用発明は「半導体装置200」であるから、両者は「半導体構造」である点において共通するといえる。
g 以上から、本願発明4と引用発明との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一および第二部分を有する第一アクティブ領域構造と、
前記第一アクティブ領域構造を囲む分離構造と、
前記第一アクティブ領域構造上の第一ポリシリコン構造と、
前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
第二金属構造、
を含む半導体構造。」
(b)相違点
・相違点A-4-1
本願発明4では、「第一アクティブ領域構造」の「第一部分」及び「第二部分」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域構造」(活性領域100a)の「第一部分」及び「第二部分」が「複数のフィンを備える」とは特定しない点。
・相違点A-4-2
本願発明4では、「第二金属構造」が、「第一アクティブ領域構造上の第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、第一アクティブ領域構造の第一部分上の第一金属構造の部分と接触する」のに対し、引用発明は、「第二金属構造」(金属層136)が「第一アクティブ領域構造」(活性領域100a)上の「第一ポリシリコン構造」(ポリシリコンからなるゲート電極113)の部分の真上にあると共に、接触し、且つ、「第一アクティブ領域構造」(活性領域100a)の第一部分上の「第一金属構造」(導電線112)の部分と接触するとは特定しない点。
(ウ)本願発明7と引用発明との対比
a 引用発明における「活性領域100a」と、本願発明7における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
また、引用発明における「活性領域100a」の平面配置と、本願発明7における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
さらに、引用発明における「分離構造110」が形成された領域と、本願発明7における「分離領域」とは、「分離領域」である点において共通するといえる。
そして、上記ア(ア)aの引用文献1の記載(段落【0009】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「分離構造110」が形成された領域は、「活性領域100a」の平面配置の外側にあるといえる。
そうすると、本願発明7と引用発明は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点A-7-1ないしA-7-3において相違するといえる。
b 引用発明における「ポリシリコンからなるゲート電極113」と、本願発明7における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、引用発明における「ポリシリコンからなるゲート電極113」の平面配置と、本願発明7における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
さらに、上記ア(ア)aの引用文献1の記載(段落【0010】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「ポリシリコンからなるゲート電極113」の平面配置は、「活性領域100a」の平面配置の第一部分と重なるように設置されるといえる。
そうすると、本願発明7と引用発明は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点A-7-1及びA-7-2において相違するといえる。
c 上記ア(ア)aの引用文献1の記載(段落【0012】)より、引用発明における「導電線112」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線112」と、本願発明7における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
また、引用発明における「導電線112」の平面配置と、本願発明7における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(ア)aの引用文献1の記載(段落【0012】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「導電線112」の平面配置は、「活性領域100a」の平面配置の第二部分と重なるように設置されるといえる。
そうすると、本願発明7と引用発明は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点A-7-1、A-7-2及びA-7-4において相違するといえる。
d 引用発明における「金属層136」と、本願発明7における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
また、引用発明における「金属層136」の平面配置と、本願発明7における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
そうすると、本願発明7と引用発明は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点において共通し、後述する相違点A-7-1、A-7-2及びA-7-5において相違するといえる。
e 本願発明7は「集積回路設計システム」であり、引用発明は「半導体装置200」であるから、本願発明7と引用発明とは「物」である点において共通し、後述する相違点A-7-1において相違するといえる。
f 以上から、本願発明7と引用発明との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
第二金属構造を形成する第二金属レイアウトパターンと、
を有する、物。」
(b)相違点
・相違点A-7-1
本願発明7は「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」であるのに対し、引用発明は「半導体装置」であって、「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」ではない点。
・相違点A-7-2
本願発明7では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が「標準セル」を形成するレイアウトパターンであるのに対し、引用発明は、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)、「第一ポリシリコンレイアウトパターン」(「ポリシリコンからなるゲート電極113」の平面配置)、「第一金属レイアウトパターン」(「導電線112」の平面配置)及び「第二金属レイアウトパターン」(「金属層136」の平面配置)が「標準セル」を形成するレイアウトパターンであるとは特定しない点。
・相違点A-7-3
本願発明7では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域」(活性領域100a)が「複数のフィンを備える」とは特定しない点。
・相違点A-7-4
本願発明7では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、引用発明は、「第一アクティブ領域レイアウトパターンの第一部分」(「活性領域100a」の平面配置のうち、「ポリシリコンからなるゲート電極113」の平面配置が重なる部分)及び「第一アクティブ領域レイアウトパターンの第二部分」(「活性領域100a」の平面配置のうち、「導電線112」の平面配置が重なる部分)が「複数のフィンに対応する」とは特定しない点。
・相違点A-7-5
本願発明7では、「第二金属レイアウトパターン」が「第一アクティブ領域レイアウトパターン」の第一部分と重なる「第一ポリシリコンレイアウトパターン」の部分、および、「第一アクティブ領域レイアウトパターン」の第二部分と重なる「第一金属レイアウトパターン」の部分と重なるように設置されるのに対し、引用発明は、「第二金属レイアウトパターン」(「金属層136」の平面配置)が、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)の第一部分と重なる「第一ポリシリコンレイアウトパターン」(「ポリシリコンからなるゲート電極113」の平面配置)の部分、および、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)の第二部分と重なる「第一金属レイアウトパターン」(「導電線112」の平面配置)の部分と重なるように設置されるとは特定しない点。
(エ)本願発明9と引用発明との対比
a 引用発明における「活性領域100a」と、本願発明9における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
また、引用発明における「活性領域100a」の平面配置と、本願発明9における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
さらに、引用発明における「分離構造110」が形成された領域と、本願発明9における「分離領域」とは、「分離領域」である点において共通するといえる。
そして、上記ア(ア)aの引用文献1の記載(段落【0009】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「分離構造110」が形成された領域は、「活性領域100a」の平面配置の外側にあるといえる。
そうすると、本願発明9と引用発明は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点A-9-1ないしA-9-3において相違するといえる。
b 引用発明における「ポリシリコンからなるゲート電極113」と、本願発明9における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、引用発明における「ポリシリコンからなるゲート電極113」の平面配置と、本願発明9における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
さらに、上記ア(ア)aの引用文献1の記載(段落【0010】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「ポリシリコンからなるゲート電極113」の平面配置は、「活性領域100a」の平面配置の第一部分と重なるように設置されるといえる。
そうすると、本願発明9と引用発明は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点A-9-1及びA-9-2において相違するといえる。
c 上記ア(ア)aの引用文献1の記載(段落【0012】)より、引用発明における「導電線112」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線112」と、本願発明9における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
また、引用発明における「導電線112」の平面配置と、本願発明9における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(ア)aの引用文献1の記載(段落【0012】)並びに引用文献1の【図1】及び【図2】の記載より、引用発明において、「導電線112」の平面配置は、「活性領域100a」の平面配置の第二部分と重なるように設置されるといえる。
そうすると、本願発明9と引用発明は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点A-9-1、A-9-2及びA-9-4において相違するといえる。
d 引用発明における「金属層136」と、本願発明9における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
また、引用発明における「金属層136」の平面配置と、本願発明9における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
そうすると、本願発明9と引用発明は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点において共通し、後述する相違点A-9-1、A-9-2及びA-9-5において相違するといえる。
e 本願発明9は「方法」であり、引用発明は「半導体装置200」であるから、本願発明9と引用発明とは「技術思想」である点において共通し、後述する相違点A-9-1において相違するといえる。
f 以上から、本願発明9と引用発明との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
第二金属構造を形成する第二金属レイアウトパターンと、
を有する、技術思想。」
(b)相違点
・相違点A-9-1
本願発明9は「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」であるのに対し、引用発明は「半導体装置」であって、「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」ではない点。
・相違点A-9-2
本願発明9では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が「標準セル」を形成するレイアウトパターンであるのに対し、引用発明は、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)、「第一ポリシリコンレイアウトパターン」(「ポリシリコンからなるゲート電極113」の平面配置)、「第一金属レイアウトパターン」(「導電線112」の平面配置)及び「第二金属レイアウトパターン」(「金属層136」の平面配置)が「標準セル」を形成するレイアウトパターンであるとは特定しない点。
・相違点A-9-3
本願発明9では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域」(活性領域100a)が「複数のフィンを備える」とは特定しない点。
・相違点A-9-4
本願発明9では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、引用発明は、「第一アクティブ領域レイアウトパターンの第一部分」(「活性領域100a」の平面配置のうち、「ポリシリコンからなるゲート電極113」の平面配置が重なる部分)及び「第一アクティブ領域レイアウトパターンの第二部分」(「活性領域100a」の平面配置のうち、「導電線112」の平面配置が重なる部分)が「複数のフィンに対応する」とは特定しない点。
・相違点A-9-5
本願発明9では、「第二金属レイアウトパターン」が「第一アクティブ領域レイアウトパターン」の第一部分と重なる「第一ポリシリコンレイアウトパターン」の部分、および、「第一アクティブ領域レイアウトパターン」の第二部分と重なる「第一金属レイアウトパターン」の部分と重なるように設置されるのに対し、引用発明は、「第二金属レイアウトパターン」(「金属層136」の平面配置)が、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)の第一部分と重なる「第一ポリシリコンレイアウトパターン」(「ポリシリコンからなるゲート電極113」の平面配置)の部分、および、「第一アクティブ領域レイアウトパターン」(「活性領域100a」の平面配置)の第二部分と重なる「第一金属レイアウトパターン」(「導電線112」の平面配置)の部分と重なるように設置されるとは特定しない点。
ウ 判断
(ア)本願発明1について
引用文献1ないし4には、相違点A-1-3ないしA-1-5に係る構成について、記載も示唆もされていない。
また、引用発明において、相違点A-1-3ないしA-1-5に係る構成を採用する動機付けを見いだすことができない。
したがって、相違点A-1-1及びA-1-2について検討するまでもなく、本願発明1は、引用発明と、引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(イ)本願発明2及び3について
本願発明2及び3は本願発明1の発明特定事項を全て有する発明である。
してみれば、本願発明1が、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明2及び3は、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(ウ)本願発明4について
引用文献1ないし4には、相違点A-4-1及びA-4-2に係る構成について、記載も示唆もされていない。
また、引用発明において、相違点A-4-1及びA-4-2に係る構成を採用する動機付けを見いだすことができない。
したがって、本願発明4は、引用発明と、引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(エ)本願発明5及び6について
本願発明5及び6は本願発明4の発明特定事項を全て有する発明である。
してみれば、本願発明4が、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明5及び6は、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(オ)本願発明7について
引用文献1ないし4には、相違点A-7-3ないしA-7-5に係る構成について、記載も示唆もされていない。
また、引用発明において、相違点A-7-3ないしA-7-5に係る構成を採用する動機付けを見いだすことができない。
したがって、相違点A-7-1及びA-7-2について検討するまでもなく、本願発明7は、引用発明と、引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(カ)本願発明8について
本願発明8は本願発明7の発明特定事項を全て有する発明である。
してみれば、本願発明7が、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明8は、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(キ)本願発明9について
引用文献1ないし4には、相違点A-9-3ないしA-9-5に係る構成について、記載も示唆もされていない。
また、引用発明において、相違点A-9-3ないしA-9-5に係る構成を採用する動機付けを見いだすことができない。
したがって、相違点A-9-1及びA-9-2について検討するまでもなく、本願発明9は、引用発明と、引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(ク)本願発明10について
本願発明10は本願発明9の発明特定事項を全て有する発明である。
してみれば、本願発明9が、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明10は、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
エ 原査定の理由2についてのまとめ
以上のとおり、本願発明1ないし10は、引用発明及び引用文献2ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、原査定の理由2によっては、本願を拒絶することはできない。

3 原査定の理由についてのまとめ
以上のとおり、原査定の理由1及び2によっては、本願を拒絶することはできない。
したがって、原査定の理由によっては、本願を拒絶することはできない。

第4 当審拒絶理由について
1 当審拒絶理由の概要
平成29年1月27日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(明確性)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。
2.(新規性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
3.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
4.(新規事項)平成28年3月10日付け手続補正書でした補正は、下記の点で願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから、特許法第17条の2第3項に規定する要件を満たしていない。

記 (引用文献等については引用文献等一覧参照)

1.理由1(明確性)について
(1)請求項1ないし3について
本願の請求項1ないし3の末尾には『レイアウト設計配置。』と記載されているが、このような記載では、『物の発明』であるのか『方法の発明』であるのかを特定することができない。
よって、請求項1ないし3に係る発明は明確でない。
なお、『構造を有するデータ』を『物の発明』として特許請求の範囲に記載する方法については、『特許・実用新案審査ハンドブック』附属書B第1章1.2.1.1(2)(ii)を参照されたい。

(2)請求項4ないし6について
本願の請求項4に『前記第一アクティブ領域構造の第一部分の真上にある第一金属構造』、及び『前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分』と記載されているが、これらの記載が整合していないために、上記『第一部分』が、『第一アクティブ領域構造』の部分であるのか、それとも『第一ポリシリコン構造』の部分であるのかが不明確である。
請求項4を引用する請求項5及び6についても上記と同様である。
よって、請求項4ないし6に係る発明は明確でない。
なお、以下では、本願の請求項4の『前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分』との記載は、『前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分』の誤記と認める。

(3)請求項6について
本願の請求項6に『前記第二アクティブ領域上』と記載されているが、当該記載より前に『第二アクティブ領域』又は『第二アクティブ領域上』との記載がなく、『前記第二アクティブ領域上』との記載が何を指し示すのかが不明確である。
よって、請求項6に係る発明は明確でない。
なお、以下では、本願の請求項6の『前記第二アクティブ領域上』との記載は、『前記第二アクティブ領域構造上』の誤記と認める。

(4)請求項9及び10について
本願の請求項9の末尾には、『標準セルの製造に使用可能なレイアウト設計を生成する方法。』と記載されているが、上記『レイアウト設計』が、『構造を有するデータ』であるのか否かが不明確であるため、請求項9に係る発明が『方法の発明』であるのか『物を生産する方法の発明』であるのかを特定することができない。
請求項9を引用する10についても上記と同様である。
よって、請求項9及び10に係る発明は明確でない。

2.理由2(新規性)について
(1)請求項4について
下記のとおり、本願の請求項4に係る発明(以下『本願発明4』という。)は、引用文献1に記載された発明(以下『引用発明1』という。)と相違しない。
a 上記1.(2)のとおり、本願の請求項4の『前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分』との記載は、『前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分』の誤記と認める。
b 引用文献1の段落[0019]及び[図1]ないし[図3]の記載より、引用発明1における『不純物層6』は、本願発明4の『第1アクティブ領域構造』に相当するといえる。
c 引用文献1の段落[0019]及び[図1]ないし[図3]の記載より、引用発明1における『STI4』は、分離構造であり、『不純物層6』を囲むものであるといえる。
そうすると、引用発明1における『STI4』は、本願発明4の『前記第一アクティブ領域構造を囲む分離構造』に相当するといえる。
d 引用文献1の段落[0019]の記載より、引用発明1における『ゲート電極10』は、『ポリシリコン構造』であるといえる。また、引用文献1の段落[0019]、[0020]及び[図1]ないし[図3]の記載より、引用発明1における『ゲート電極10』は、『不純物層6』の上にあるといえる。
そうすると、引用発明1における『ゲート電極10』は、本願発明4の『前記第一アクティブ領域構造上の第一ポリシリコン構造』に相当するといえる。
e 引用文献1の段落[0021]及び[図1]ないし[図3]の記載より、引用発明1における『コンタクト20(Wプラグ)』は、金属構造であり、『不純物層6』の第一部分の真上にあるといえる。
そうすると、引用発明1における『コンタクト20(Wプラグ)』は、本願発明4の『前記第一アクティブ領域構造の第一部分の真上にある第一金属構造』に相当するといえる。
f 引用文献1の段落[0021]及び[図1]ないし[図3]の記載より、引用発明1における『メタル膜22』は、『不純物層6』上の『ゲート電極10』の部分の真上にあると共に、『コンタクト20(Wプラグ)』を介して『ゲート電極10』と接触し、かつ、『不純物層6』の第一部分上の『コンタクト20(Wプラグ)』の部分と接触するといえる。
そうすると、引用発明1における『メタル膜22』は、本願発明4の『前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造』に相当するといえる。
g 引用文献1の段落[0019]及び[図1]の記載より、引用発明1における『トランジスタ素子』は、本願発明4の『半導体構造』に相当するといえる。
h 以上より、本願発明4と引用文献1に記載された発明(引用発明1)とは、相違しない。

(2)請求項5について
下記のとおり、本願の請求項5に係る発明(以下『本願発明5』という。)は、引用文献1に記載された発明(引用発明1)と相違しない。
a 引用文献1の段落[0016]及び[図1]の記載より、引用発明1における『メタル膜22』は、『不純物層6』の第二部分及び『STI4』の真上にあり、『不純物層6』のチャネル幅方向又はチャネル長さ方向に沿って『不純物層6』を超えて延伸しているといえる。
そうすると、引用発明1は、本願発明5の『前記第二金属構造はさらに、前記第一アクティブ領域構造の第二部分、および、前記分離構造の部分の真上にあり、前記第二金属構造は、前記第一アクティブ領域構造のチャネル幅方向、または、チャネル長さ方向に沿って、前記第一アクティブ領域構造を越えて、延伸する』という構成を備えたものであるといえる。
b その他の点は、上記(1)と同様である。
c 以上より、本願発明5と引用文献1に記載された発明(引用発明1)とは、相違しない。

3.理由3(進歩性)について
(1)請求項1について
下記のとおり、本願の請求項1に係る発明(以下『本願発明1』という。)は、引用文献2に記載された発明(以下『引用発明2』という。)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
a 引用文献2の段落[0038]の記載より、引用発明2における『メモリセル』と、本願発明1の『標準セル』とは、『セル』である点において共通するといえる。
また、引用文献2の段落[0038]ないし[0042]、[図2]及び[図3]の記載より、引用発明2における『活性領域Ap2』は、本願発明1の『第一アクティブ領域』に相当するといえる。
また、引用文献2の段落[0038]ないし[0042]、[図2]及び[図3]の記載より、引用発明2における『素子分離2』が形成される領域は、本願発明1の『分離領域』に相当するといえる。
また、引用文献2の段落[0041]の記載より、引用発明2における『素子分離2』は、『活性領域Ap2』の外にあるといえる。
また、引用発明2の[図3]、[図5]、[図9]及び[図12]に示される各構成要素の配置と、本願発明1における『レイアウトパターン』とは、『配置』である点において共通するといえる。
そうすると、本願発明1と引用発明2とは、『セルの第一アクティブ領域を形成する第一アクティブ領域の配置であって、分離領域は、少なくとも第一アクティブ領域の配置の外側にあること』を含む点において共通するといえる。
b 引用文献2の段落[0045]及び[0046]の記載より、引用発明2における『ゲート電極G』は『ポリシリコン構造』であるといえる。
また、引用文献2の段落[0045]、[0046]及び[図5]の記載より、引用発明2における『ゲート電極G』の一つは、『活性領域Ap2』の第一部分と重なるように設置されているといえる。
そうすると、引用発明2における『ゲート電極G』のうち、『活性領域Ap2』の第一部分と重なるように設置されているものは、本願発明1の『第一ポリシリコン構造』に相当するといえ、本願発明1と引用発明2とは、『セルの第一ポリシリコン構造を形成する第一ポリシリコン構造の配置であって、この第一ポリシリコン構造の配置は、第一アクティブ領域の配置の第一部分と重なるように設置されること』を含む点において共通するといえる。
c 引用文献2の段落[0055]及び[0056]の記載より、引用発明2における『配線MD2』は『金属構造』であるといえる。
また、引用文献2の段落[0055]、[0056]及び[図9]の記載より、引用発明2における『配線MD2』は、『活性領域Ap2』の第二部分と重なるように設置されているといえる。
そうすると、引用発明2における『配線MD2』は、本願発明1の『第一金属構造』に相当するといえ、本願発明1と引用発明2とは、『セルの第一金属構造を形成する第一金属構造の配置であって、この第一金属構造の配置は、第一アクティブ領域の配置の第二部分と重なるように設置されること』を含む点において共通するといえる。
d 引用文献2の段落[0059]より、引用発明2における『上部電極24』は『金属構造』であるといえる。
また、引用文献2の段落[0059]及び[図12]の記載より、引用発明2における『上部電極24』は、『ゲート電極G』の1つが『活性領域Ap2』と重なる部分、及び『配線MD2』と『活性領域Ap2』が重なる部分と重なるように設置されているといえる。
そうすると、引用発明2における『上部電極24』は、本願発明1の『第二金属構造』に相当するといえ、本願発明1と引用発明2とは、『セルの第二金属構造を形成する第二金属構造の配置であって、この第二金属構造の配置は、第一アクティブ領域の配置の第一部分と重なる第一ポリシリコン構造の配置の部分、および、第一アクティブ領域の配置の第二部分と重なる第一金属構造の配置の部分と重なるように設置されること』を含む点において共通するといえる。
e 本願発明1と引用発明2とを比較すると、本願発明1は『標準セルの第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン』、『標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン』、『標準セルの第一金属構造を形成する第一金属レイアウトパターン』及び『標準セルの第二金属構造を形成する第二金属レイアウトパターン』からなる『標準セルの製造に使用可能なレイアウト設計配置』であるのに対し、引用文献2に記載された発明においては、これらの構成について特定されていない点において相違する。
f 上記の相違について検討する。標準セルのレイアウトパターンを含むデータは当該技術分野において周知であるから(例えば、引用文献3の2ページ上左欄4行ないし13行、引用文献4の段落[0005]及び[0007])、引用発明2における『活性領域Ap2』、『素子分離2』、『ゲート電極G』、『配線MD2』及び『上部電極24』の配置を『標準セル』の『レイアウトパターン』とし、これらを含む『標準セルの製造に使用可能なレイアウト設計配置』を構成することは、当業者であれば適宜なし得たことである。
g 以上より、本願発明1は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。

(2)請求項2について
下記のとおり、本願の請求項2に係る発明(以下『本願発明2』という。)は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
a 引用文献2の段落[0042]、[0059]及び[図12]の記載より、引用発明2における『上部電極24』は、『素子分離2』と重なるように設置され、『活性領域Ap2』のチャネル幅方向又はチャネル長さ方向に沿って『活性領域Ap2』を超えて延伸するものといえる。
b その他の点については、上記(1)と同様である。
c 以上より、本願発明2は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。

(3)請求項3について
下記のとおり、本願の請求項3に係る発明(以下『本願発明3』という。)は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
a 引用文献2の段落[0041]及び[図3]の記載より、引用発明2における『活性領域An1』は、本願発明3の『第二アクティブ領域』に相当するといえる(ただし、後述の点において相違する)。また、引用文献2の段落[0041]の記載より、『素子分離2』は、『活性領域An1』の外にあるといえる。
b 引用文献2の段落[0041]及び[0042]の記載より、引用発明2における『活性領域An1』上にはP型のトランジスタが形成され、『活性領域Ap2』上にはN型のトランジスタが形成されるといえる。
c 引用文献2の段落[0045]、[0046]及び[図5]の記載より、引用発明2における『ゲート電極G』のうち、Qp2及びQd2のゲート電極となるものは、『活性領域Ap2』の第一部分と重なるように設置され、かつ『活性領域An1』上にあるといえ、当該『ゲート電極G』は、本願発明3の『第一ポリシリコン構造』に相当するといえる。
d 引用文献2の段落[0045]、[0046]及び[図5]の記載より、引用発明2における『ゲート電極G』のうち、Qt2のゲート電極となるものは、『活性領域Ap2』と重なるように設置されているといえ、当該『ゲート電極G』は、本願発明3の『第二ポリシリコン構造』に相当するといえる。
e 引用文献2の段落[0055]及び[0056]の記載より、引用発明2における『プラグP1』は『金属構造』であるといえる。また、引用文献2の段落[0055]、[0056]、[0058]、[0059]、[図9]及び[図12]の記載より、『プラグP1』のうち、Qt2のゲート電極となるゲート電極G上に形成されたものは、『上部電極24』と一定の距離で隔てられているといえ、当該ゲート電極Gは、本願発明3の『第三金属構造』に相当するといえる。
f 本願発明3と引用発明2とを比較すると、本願発明3では『第一アクティブ領域レイアウトパターン』が『P型トランジスタ領域』を定義し、『第二アクティブ領域レイアウトパターン』が『N型トランジスタ領域』を定義するのに対し、引用発明2では、『活性領域Ap2』の配置が『N型トランジスタ領域』を定義し、『活性領域An1』の配置が『P型トランジスタ領域』を定義する点において、相違する。
g 上記相違について検討する。引用発明2において、活性領域の不純物の型を逆のものとすることは、当業者であれば適宜なし得たことである。
h その他の点については、上記(1)と同様である。
i 以上より、本願発明3は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。

(4)請求項4及び5について
下記のとおり、本願の請求項4に係る発明(以下『本願発明4』という。)及び本願の請求項5に係る発明(以下『本願発明5』という。)は、引用文献1に記載された発明(引用発明1)に基づいて、当業者が容易に発明をすることができたものである。
a 上記2.(1)及び2.(2)と同様である。
b なお、引用発明1における『メタル膜22』は、『コンタクト20(Wプラグ)』を介して『ゲート電極10』と接触しているが、ゲート電極に直接接触する金属構造は引用文献5の段落[0101]ないし[0114]、[図27]及び[図30]に記載された『局所配線31』として開示されているので、引用発明1の『メタル膜22』を『ゲート電極10』に直接接触するように設けることは、当業者であれば適宜なし得たことである。
c 以上より、本願発明4及び5は、引用文献1に記載された発明(引用発明1)に基づいて当業者が容易に発明をすることができたものである。

(5)請求項7及び8について
下記のとおり、本願の請求項7に係る発明(以下『本願発明7』という。)及び本願の請求項8に係る発明(以下『本願発明8』という。)は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
a 記憶装置に記憶された標準セルのレイアウトパターンを含むデータと回路設計とに基づいて集積回路の設計を生成する技術は、当該技術分野において周知であるから(例えば、引用文献3の2ページ上左欄4行ないし13行、引用文献4の段落[0005]及び[0007])、当業者であれば適宜採用することができたものである。また、その際に、記憶装置として『非一時的ストレージ媒体』を用いることも、当業者であれば適宜なし得たことである。
b その他の点については、上記(1)及び(2)と同様である。
c 以上より、本願発明7及び8は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。

(6)請求項9について
下記のとおり、本願の請求項9に係る発明(以下『本願発明9』という。)は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
a 本願発明9は、本願発明1と同様の内容を『方法の発明』(又は『物を生産する方法の発明』)として記載したものであるから、上記(1)と同様の理由により、引用発明2に基づいて当業者が容易に発明をすることができたものである。
b 以上より、本願発明9は、引用文献2に記載された発明(引用発明2)と、引用文献3及び4に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。

(7)請求項10について
下記のとおり、本願の請求項10に係る発明(以下『本願発明10』という。)は、引用文献2に記載された発明(引用発明2)と、引用文献3、4及び6に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
a 設計ルール違反のチェックを行うこと、設計ルール違反を解決する技術はいずれも当該技術分野において周知であるから(例えば、引用文献4の段落[0005]、引用文献6の段落[0002]ないし[0004]等)、当業者であれば適宜採用することができたものである。
b その他の点については、上記(4)と同様である。
c 以上より、本願発明10は、引用文献2に記載された発明(引用発明2)と、引用文献3、4及び6に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。

4.理由4(新規事項)について
a 平成28年3月10日付け手続補正書による補正後の段落[0005]に『本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。』と記載されているが、願書に最初に添付した明細書、特許請求の範囲又は図面には、セル面積の最小化が可能となること、レイアウト設計を容易にすること、及び製造コストを低減することについては、記載されていない。
b したがって、平成28年3月10日付け手続補正書でした補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでない。

<引 用 文 献 等 一 覧>

1.特開2012-227262号公報
2.特開2004-274077号公報
3.特開昭63-194347号公報(周知技術を示す文献)
4.特開2010-73728号公報(周知技術を示す文献)
5.特開2009-164391号公報
6.特開2012-238144号公報(周知技術を示す文献)」

2 当審拒絶理由についての判断
(1)理由1(明確性)について
ア 当審拒絶理由の1.(1)において、本願の請求項1ないし3の末尾には「レイアウト設計配置。」と記載されているが、このような記載では、「物の発明」であるのか「方法の発明」であるのかを特定することができない旨が指摘された。
これに対し、平成29年6月30日付け手続補正により、請求項1ないし3の末尾が「データ構造」に補正され、「物の発明」であることが明確となったため、上記拒絶理由は解消した。
イ 当審拒絶理由の1.(2)において、本願の請求項4に「前記第一アクティブ領域構造の第一部分の真上にある第一金属構造」、及び「前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分」と記載されているが、これらの記載が整合していないために、上記「第一部分」が、「第一アクティブ領域構造」の部分であるのか、それとも「第一ポリシリコン構造」の部分であるのかが不明確である旨が指摘された。
これに対し、平成29年6月30日付け手続補正により、請求項4の「前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分」との記載が「前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分」に補正され、上記「第一部分」が「第一アクティブ領域構造」の部分であることが明確となったため、上記拒絶理由は解消した。
ウ 当審拒絶理由の1.(3)において、本願の請求項6に「前記第二アクティブ領域上」と記載されているが、当該記載より前に「第二アクティブ領域」又は「第二アクティブ領域上」との記載がなく、「前記第二アクティブ領域上」との記載が何を指し示すのかが不明確である旨が指摘された。
これに対し、平成29年6月30日付け手続補正により、請求項6の「前記第二アクティブ領域上」との記載が「前記第二アクティブ領域構造上」に補正され、指し示すものが明確となったため、上記拒絶理由は解消した。
エ 当審拒絶理由の1.(4)において、本願の請求項9の末尾には、「標準セルの製造に使用可能なレイアウト設計を生成する方法。」と記載されているが、上記「レイアウト設計」が、「構造を有するデータ」であるのか否かが不明確であるため、請求項9に係る発明が「方法の発明」であるのか「物を生産する方法の発明」であるのかを特定することができない旨が指摘された。
これに対し、平成29年6月30日付け手続補正により、請求項9の末尾が「標準セルの製造に使用可能なデータ構造を生成する方法。」に補正され、「物を生産する方法の発明」であることが明確となったため、上記拒絶理由は解消した。
オ 上記アないしエのとおり、当審拒絶理由の「1.理由1(明確性)について」に示した拒絶の理由は全て解消している。

(2)理由2(新規性)について
ア 当審引用文献1の記載事項及び当審引用発明1
(ア)当審引用文献1の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2012-227262号公報(以下「当審引用文献1」という。)には、図面とともに、次の事項が記載されている。
「【0011】
以下、本発明の実施形態について詳細に説明する。
<第1の実施形態>
本発明において第1の実施形態に係る半導体集積回路のトランジスタ素子は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第1および第2のトランジスタ構造を、少なくとも有し、前記第1のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第1のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない。
尚、「大部分」とは、ゲート電極とチャネル領域とが重なる領域の50%以上を占めることを表す。この「大部分」の定義は、後述の第2および第3の実施形態においても同様である。
【0012】
第1のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して応力を加えることができる。このため、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有していない第2のトランジスタ構造と比べ、しきい値電圧を異ならせることができる。
【0013】
既述の通り、従来ではトランジスタ毎にしきい値電圧を変えようとする場合、支持基板の不純物濃度を場所によって変化させることで達成していたが、第1実施形態に係るトランジスタ素子によれば、応力膜の有無によってしきい値電圧が制御され、簡易な構成でトランジスタ毎にしきい値電圧を異ならせることができる。
【0014】
ここで、第1の実施形態の具体例を図を用いて説明する。図1Aは第1の実施形態に係るトランジスタ素子の概略断面図を、図1Bは該トランジスタ素子の上面平面図を表す。
【0015】
図1A,Bに示すトランジスタ素子は、基準となるしきい値電圧を有する領域(NormalVt領域)のトランジスタ構造がN型トランジスタであり、該NormalVt領域のトランジスタに比べしきい値電圧を変化させたい領域(Vt1領域)のトランジスタ構造がP型トランジスタである、CMOS(Complementary Metal Oxide Semiconductor)型のゲート構造を有するトランジスタ素子を示す。
【0016】
図1A,Bに示すトランジスタ素子は、支持基板としてのSi基板2と、素子分離のためのSTI4と、不純物層6と、絶縁膜としてのゲート酸化膜8と、ゲート電極10と、LDD層12と、サイドウォール14と、N型トランジスタにおけるソース領域16Aおよびドレイン領域16Bと、P型トランジスタにおけるドレイン領域16Cおよびソース領域16Dと、ゲート電極10を覆う中間膜18と、ゲート電極10、ソース領域16A、16Dおよびドレイン領域16B、16Cとの接続となるコンタクト20と、中間膜18上にゲート電極10、ソース領域16A、16Dおよびドレイン領域16B、16Cと接続される配線としてのメタル膜22と、を有する。(尚、便宜上図1Bには中間膜18は示していない。)
図1Bに示す通り、P型トランジスタ(Vt1領域)においてソース領域16Dと接続される配線としてのメタル膜22は、ゲート電極10とチャネル領域とが重なる領域の大部分を覆うように形成され、Si基板2に応力を印加する応力膜の役割も担っている。即ち、図1A,Bでは、応力膜が、ソース領域16Dに接続する配線としてのメタル膜22と一体成形されている。
【0017】
図1A,Bに示す通り、基準となるしきい値電圧を有する領域(NormalVt領域)のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域には、中間膜18上に、メタル膜22が設けられておらず、一方NormalVt領域のトランジスタに比べしきい値電圧を変化させたい領域(Vt1領域)のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域には、中間膜18上に、ゲート電極10とチャネル領域とが重なる領域の大部分を覆うようにSi基板2に応力を印加するメタル膜22が設けられている。該メタル膜22によりVt1領域のトランジスタにはしきい値電圧に変動が及ぼされ、NormalVt領域のトランジスタと比べしきい値電圧を異ならせることができる。
また、応力膜がソース領域16Dに接続する配線としてのメタル膜22と一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。
【0018】
尚、第1の実施形態では、応力膜としてメタル膜22を備えた態様を示すが、応力はこれだけに限られず、応力膜としてPoly-Si配線や、シリコン窒化膜等の、支持基板に応力を加えることができる膜で置き換えることも可能である。また、後述の第2および第3の実施形態においても同様である。
【0019】
ここで、図1A,Bに示すトランジスタ素子の製造方法について説明する。
まず、Si基板2に対し、図2Aに示すように素子分離としてSTI4を形成し、Si基板2中にN型トランジスタであればP型不純物(ボロンなど)を、P型トランジスタであればN型不純物(リンなど)をインプラして、不純物層6を形成する。次に、ゲート絶縁膜となるゲート酸化膜8を形成し、更に図2A,Bに示すようにゲート電極10となるPoly-SiをCVD法により形成する。
【0020】
次に、図3A,Bに示すようにゲート電極10およびゲート酸化膜8をホトリソ・エッチングにより形状加工を行なった後、インプラによりLDD層12を形成する。その後、LP-TEOSやLP-SiNといったCVD膜を形成し、異方性エッチングによりゲート電極10とソース領域16A,ドレイン領域16Bとの間、またはゲート電極10とドレイン領域16C,ソース領域16Dとの間のスペーサーとなるサイドウォール14を形成する。
【0021】
次に、図1Aに示すようにソース領域16A,16D、ドレイン領域16B,16Cを形成する為に不純物をインプラする。その後ゲート電極10とメタル膜22との間の膜となる中間膜18としてLP-TEOS等のCVD膜を全面に形成する。次いで、ゲート電極10、ソース領域16A,16D、ドレイン領域16B,16Cの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、WCVDにより該コンタクトホールを埋め込み、Wをエッチバックして、コンタクト20(Wプラグ)を形成する。その後、メタル膜22をスパッタにより全面に形成し、図1A,Bに示すようにホトリソ・エッチングにより、ゲート電極10、ソース領域16A,16D、ドレイン領域16B,16Cに接続するコンタクト20上のメタル膜22が残るように、形状加工を行なう。
この際、NormalVt領域のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域にはメタル膜22を残さず、一方Vt1領域のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域には、ソース領域16Dに接続する配線と一体成形された応力膜としてのメタル膜22が残るよう上記形状加工を行うことにより、図1A,Bに示すトランジスタ素子が得られる。
【0022】
図1A,Bに示すトランジスタ素子では、応力膜の有無によってしきい値電圧が制御されるため、NormalVt領域とVt1領域とでトランジスタ毎にしきい値電圧を異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図1A,Bに示すトランジスタ素子では、ゲート電極10、ソース領域16A,16D、ドレイン領域16B,16Cに接続するコンタクト20上に形成されるメタル膜22のレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が異なるトランジスタ素子を製造する事ができる。」
(イ)当審引用発明1
上記(ア)の当審引用文献1の記載及び当該技術分野における技術常識より、当審引用文献1には次の発明(以下「当審引用発明1」という。)が記載されていると認められる。
「支持基板としてのSi基板2と、
素子分離のためのSTI4と、
不純物層6と、
絶縁膜としてのゲート酸化膜8と、
ゲート電極10と、
LDD層12と、
サイドウォール14と、
N型トランジスタにおけるソース領域16Aおよびドレイン領域16Bと、
P型トランジスタにおけるドレイン領域16Cおよびソース領域16Dと、
ゲート電極10を覆う中間膜18と、
ゲート電極10、ソース領域16A、16Dおよびドレイン領域16B、16Cとの接続となるコンタクト20と、
中間膜18上にゲート電極10、ソース領域16A、16Dおよびドレイン領域16B、16Cと接続される配線としてのメタル膜22と、を有する
トランジスタ素子。」
イ 本願発明4と当審引用発明1との対比
a 当審引用発明1における「不純物層6」と、本願発明4における「第一アクティブ領域構造」とは、「第一アクティブ領域構造」である点において共通するといえる。
また、当審引用発明1における「不純物層6」が「第一部分」及び「第二部分」を有することは明らかであるといえる。
そうすると、本願発明4と当審引用発明1は、「第一及び第二部分を有する第一アクティブ領域構造」を有する点において共通し、後述する相違点B-4-1において相違するといえる。
b 当審引用発明1における「STI4」と、本願発明4における「分離構造」とは、「分離構造」である点において共通するといえる。
また、上記ア(ア)の当審引用文献1の記載(段落【0019】)及び当審引用文献1の図1ないし図3の記載より、当審引用発明1における「STI4」は、「不純物層6」を囲むものであるといえる。
そうすると、本願発明4と当審引用発明1は、「前記第一アクティブ領域構造を囲む分離構造」を有する点において共通するといえる。
c 上記ア(ア)の当審引用文献1の記載(段落【0019】)より、当審引用発明1における「ゲート電極10」は「Poly-SiをCVD法により形成」したものであるから、当審引用発明1における「ゲート電極10」と、本願発明4における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、上記ア(ア)の当審引用文献1の記載(段落【0019】)及び当審引用文献1の図1ないし図3の記載より、当審引用発明1における「ゲート電極10」は、「不純物層6」の上にあるといえる。
そうすると、本願発明4と当審引用発明1は、「前記第一アクティブ領域構造上の第一ポリシリコン構造」を有する点において共通するといえる。
d 上記ア(ア)の当審引用文献1の記載(段落【0021】)及び当審引用文献1の図1ないし図3の記載より、当審引用発明1における「コンタクト20」は、「不純物層6」の第一部分の真上にある金属構造であるといえる。
そうすると、本願発明4と当審引用発明1は、「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」を有する点において共通するといえる。
e 上記ア(ア)の当審引用文献1の記載(段落【0021】)及び当審引用文献1の図1ないし図3の記載より、当審引用発明1における「メタル膜22」は、「不純物層6」上の「ゲート電極10」の部分の真上にあると共に、「コンタクト20」を介して「ゲート電極10」と接触し、かつ、「不純物層6」の第一部分上の「コンタクト20」の部分と接触する金属構造であるといえる。
そうすると、本願発明4と当審引用発明1は、「前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造」を有する点において共通するといえる。
f 本願発明4は「半導体構造」であり、当審引用発明1は「トランジスタ素子」であるから、両者は「半導体構造」である点において共通するといえる。
g 以上から、本願発明4と当審引用発明1との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一および第二部分を有する第一アクティブ領域構造と、
前記第一アクティブ領域構造を囲む分離構造と、
前記第一アクティブ領域構造上の第一ポリシリコン構造と、
前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造、
を含む半導体構造。」
(b)相違点
・相違点B-4-1
本願発明4では、「第一アクティブ領域構造」の「第一部分」及び「第二部分」が「複数のフィンを備える」のに対し、当審引用発明1は、「第一アクティブ領域構造」(不純物層6)の「第一部分」(不純物層6のうち、真上にコンタクト20が形成された部分)及び「第二部分」が「複数のフィンを備える」とは特定しない点。
ウ 判断
(ア)本願発明4について
本願発明4と当審引用発明1は上記イg(b)に示した相違点B-4-1において相違するから、本願発明4が当審引用発明1であるとはいえない。
(イ)本願発明5について
本願発明5は本願発明4の発明特定事項を全て有する発明である。
してみれば、本願発明4と当審引用発明1が相違する以上、本願発明5が当審引用発明1であるとはいえない。
エ 理由2(新規性)についてのまとめ
以上のとおり、本願発明4及び5が当審引用発明1であるとはいえないから、当審拒絶理由の「2.理由2(新規性)について」に示した理由によっては、本願を拒絶することはできない。

(3)理由3(進歩性)について
ア 当審引用文献の記載事項及び当審引用発明
(ア)当審引用文献1の記載事項及び当審引用発明1
当審引用文献1(特開2012-227262号公報)の記載事項は、上記(2)ア(ア)において摘記したとおりであり、当審引用発明1は、上記(2)ア(イ)において認定したとおりのものである。
(イ)当審引用文献2の記載事項及び当審引用発明2
a 当審引用文献2の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2004-274077号公報(以下「当審引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0037】
次に、本実施の形態のSRAMの製造方法を図2?図17を用いて説明する。
【0038】
まず、図2および図3に示すように、半導体基板1中に素子分離2を形成する。図3は、メモリセル約1個分の領域を示す半導体基板の平面図であり、図2は、図3の断面図であり、図3のA-A断面と対応する。この素子分離2は、以下のように形成する。例えば1?10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板1をエッチングすることにより深さ250nm程度の素子分離溝を形成する。
【0039】
その後、半導体基板1を約1000℃で熱酸化することによって、溝の内壁に膜厚10nm程度の薄い酸化シリコン膜(図示せず)を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜5と半導体基板1との界面に生じるストレスを緩和するために形成する。
【0040】
次に、溝の内部を含む半導体基板1上にCVD(Chemical Vapor deposition)法で膜厚450?500nm程度の酸化シリコン膜5を堆積し、化学的機械研磨(CMP;Chemical Mechanical Polishing)法で溝の上部の酸化シリコン膜5を研磨し、その表面を平坦化する。
【0041】
次に、半導体基板1にp型不純物(ホウ素)およびn型不純物(例えばリン)をイオン打ち込みした後、約1000℃の熱処理で上記不純物を拡散させることによって、半導体基板1にp型ウエル3およびn型ウエル4を形成する。図3に示すように、半導体基板1には、2つのp型ウエル3および2つのn型ウエル4主表面である活性領域An1、An2、Ap1、Ap2が形成され、これらの活性領域は、酸化シリコン膜5が埋め込まれた素子分離2で囲まれている。
【0042】
また、追って詳細に説明するように、メモリセルMCを構成する6個のMISFET(Qt1、Qt2、Qd1、Qd2、Qp1、Qp2)のうちnチャネル型MISFET(Qt1、Qd1)は、活性領域Ap1(p型ウエル3)上に形成され、nチャネル型MISFET(Qt2、Qd2)は、活性領域Ap2(p型ウエル3)上に形成される。また、pチャネル型MISFET(Qp2)は、活性領域An1(n型ウエル4)上に形成され、pチャネル型MISFET(Qp1)は、活性領域An2(n型ウエル4)上に形成される。
【0043】
次に、半導体基板1の主表面にnチャネル型MISFET(Qt1、Qd1、Qt2、Qd2)およびpチャネル型MISFET(Qp1、Qp2)を形成する。
【0044】
まず、フッ酸系の洗浄液を用いて半導体基板1(p型ウエル3およびn型ウエル4)の表面をウェット洗浄した後、図4に示すように、約800℃の熱酸化でp型ウエル3およびn型ウエル4のそれぞれの表面に膜厚6nm程度の清浄なゲート酸化膜8を形成する。
【0045】
次いで、ゲート酸化膜8上にゲート電極Gを形成する。図5は、メモリセル約1個分の領域を示す半導体基板の平面図であり、図4は、図5のA-A断面と対応する。このゲート電極Gは、以下のように形成する。まず、ゲート酸化膜8の上部に膜厚100nm程度の低抵抗多結晶シリコン膜9をCVD法で堆積する。
【0046】
次に、フォトレジスト膜(図示せず)をマスクにして多結晶シリコン膜9をドライエッチングすることにより、多結晶シリコン膜9からなるゲート電極Gを形成する。図5に示すように、活性領域Ap1上には、転送用MISFETQt1のゲート電極Gと、駆動用MISFETQd1のゲート電極Gが形成され、活性領域Ap2上には、転送用MISFETQt2のゲート電極Gと、駆動用MISFETQd2のゲート電極Gが形成されている。また、活性領域An1上には、負荷用MISFETQp2のゲート電極Gが形成され、活性領域An2上には、負荷用MISFETQp1のゲート電極Gが形成されている。これらのゲート電極は、それぞれ図中のA-Aと直交する方向に形成され、負荷用MISFETQp1のゲート電極Gと駆動用MISFETQd1のゲート電極とは共通であり、また、負荷用MISFETQp2のゲート電極および駆動用MISFETQd2のゲート電極とは共通である。
【0047】
次に、p型ウエル3上のゲート電極Gの両側にn型不純物(リン)を注入することによってn^(-)型半導体領域を形成し、また、n型ウエル4上にp型不純物(ヒ素)を注入することによってp^(-)型半導体領域14を形成する。
【0048】
次いで、半導体基板1上にCVD法で膜厚40nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Gの側壁にサイドウォールスペーサ16を形成する。
【0049】
次に、p型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn^(+)型半導体領域(ソース、ドレイン)を形成し、n型ウエル4にp型不純物(ホウ素)をイオン打ち込みすることによってp^(+)型半導体領域18(ソース、ドレイン)を形成する。
【0050】
ここまでの工程で、メモリセルMCを構成する6個のMISFET(駆動用MISFETQd1、Qd2、転送用MISFETQt1、Qt2および負荷用MISFETQp1、Qp2)が完成する。
【0051】
続いて、半導体基板1の表面を洗浄した後、半導体基板1上に、スパッタ法によりCo膜およびTi膜を順次堆積する。次いで、図6に示すように、600℃で1分間の熱処理を施し、半導体基板1の露出部(n^(+)型半導体領域、p^(+)型半導体領域18)およびゲート電極G上に、CoSi_(2)層19を形成する。
【0052】
次いで、未反応のCo膜およびTi膜をエッチングにより除去した後、700から800℃で、1分間程度の熱処理を施し、CoSi_(2)層19を低抵抗化する。
【0053】
次いで、図7に示すように、半導体基板1上にCVD法で膜厚50nm程度の窒化シリコン膜17を堆積する。なお、窒化シリコン膜17は、後述するコンタクトホールC1等の形成時のエッチングストッパーとしての役割を果たす。
【0054】
続いて、窒化シリコン膜17の上部にPSG(Phosphor Silicate Glass)膜20を塗布し、熱処理を行い、平坦化した後、酸化シリコン膜21を堆積してもよい。この酸化シリコン膜21は、例えば、テトラエトキシシランを原料とし、プラズマCVD法により形成する。このPSG膜20、酸化シリコン膜21および窒化シリコン膜17は、ゲート電極Gと第1層配線M1との間の層間絶縁膜となる。また、CVD法で膜厚700nm?800nm程度の酸化シリコン膜21を窒化シリコン膜17の上部に堆積した後、酸化シリコン膜21の表面をCMP(Chemical Mechanical Polishing)法で研磨してその表面を平坦化してもよい。
【0055】
次に、図8および図9に示すように、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで酸化シリコン膜21およびPSG膜20をドライエッチングし、続いて窒化シリコン膜17をドライエッチングすることによって、n^(+)型半導体領域(ソース、ドレイン)およびp^(+)型半導体領域18(ソース、ドレイン)上にコンタクトホールC1および配線溝HMを形成する。また、転送用MISFETQt1、Qt2のゲート電極G上にコンタクトホールC1を形成する。図9中の2つの配線溝HMのうち、一方の配線溝HMは、駆動用MISFETQd1のドレイン上から負荷用MISFETQp1のドレイン上を経由し、駆動用MISFETQd2のゲート電極上まで延在している。また、他方の配線溝HMは、駆動用MISFETQd2のドレイン上から負荷用MISFETQp2のドレイン上を経由し、駆動用MISFETQd1のゲート電極上まで延在している(図9)。
【0056】
次いで、コンタクトホールC1および配線溝HM内に導電性膜を埋め込むことによりプラグP1および配線MD1、MD2(導電層)を形成する。まず、コンタクトホールC1および配線溝HMの内部を含む酸化シリコン膜21の上部にスパッタ法により膜厚10nm程度のTi膜(図示せず)および膜厚50nm程度のTiN膜を順次し、500?700℃で1分間熱処理を施す。次いでCVD法によりW膜を堆積し、酸化シリコン膜21の表面が露出するまでエッチバックもしくはCMPを施し、コンタクトホールC1および配線溝HM外部のTi膜、TiN膜およびW膜を除去することにより、コンタクトホールC1内にプラグP1を形成し、配線溝HM内に配線MD1、MD2を形成する。この際、酸化シリコン膜21の表面とプラグP1および配線MD1、MD2との表面は、ほぼ一致している。
【0057】
次いで、図10に示すように、酸化シリコン膜21の表面をさらに、エッチングする。この際、プラグP1および配線MD1、MD2の側壁上部が露出する。なお、PSG膜20を形成している場合は、PSG膜20の表面が露出しないよう酸化シリコン膜21の膜厚を調整する必要がある。
【0058】
次いで、図11に示すように、酸化シリコン膜21、プラグP1および配線MD2上に窒化シリコン膜23を形成する。この窒化シリコン膜23は、下部電極となる配線MD1、MD2と後述する上部電極24との間に形成され、容量絶縁膜となる。
【0059】
次に、窒化シリコン膜23上に、スパッタ法によりTiN膜を堆積し、パターニングすることによって、配線MD1、MD2上および負荷用MISFETQp1、Qp2のソース上のプラグP1上に延在する上部電極24を形成する(図12)。この上部電極24は、転送用MISFETQt1、Qt2の一端(データ線と接続される側)上のプラグP1および駆動用MISFETQd1、Qd2のソース上のプラグP1上に延在しないようパターニングする。
【0060】
以上の工程により下部電極となる配線MD1、MD2と、窒化シリコン膜23と上部電極24とで構成される容量Cを形成することができる。
【0061】
このように、本実施の形態によれば、配線MD1、MD2と接続される容量Cを形成したので、SRAMのメモリセルに入射したα線によるソフトエラーを低減することができる。また、配線MD1、MD2を形成した後、酸化シリコン膜21の表面をさらに、エッチングしたので、配線MD1、MD2の側壁上部が露出し、この側壁に沿って容量絶縁膜となる窒化シリコン膜23を形成することができるため、容量を増加させることができる。」
b 当審引用発明2
上記aの当審引用文献2の記載及び当該技術分野における技術常識より、当審引用文献2には次の発明(以下「当審引用発明2」という。)が記載されていると認められる。
「半導体基板1と、
前記半導体基板1中に形成された素子分離2と、
前記半導体基板1に形成された活性領域Ap2と、
前記活性領域Ap2上に形成された多結晶シリコン膜9からなるゲート電極Gと、
配線MD2と、
上部電極24と、
を含む、SRAMのメモリセル。」
(ウ)当審引用文献3の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開昭63-194347号公報(以下「当審引用文献3」という。)には、図面とともに、次の事項が記載されている。
「処でこの種の集積回路をMOSトランジスタを用いて設計する場合、標準セル方式のように記憶装置に予め登録した回路データ及びレイアウトデータを読み出して行われる。即ちレイアウトセルとしてNANDやNORなどまたはそれらが組合わされた基本回路をマスクパターンの組合せで実現した情報を予め形成し、これを記憶装置に回路データと共にレイアウトデータとして予め登録しておき、必要に応じて読み出すことによってLSI設計が行われる。」(2ページ上左欄4行ないし13行)
(エ)当審引用文献4の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2010-73728号公報(以下「当審引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0005】
図4(1)に示される手順のうち、レイアウト設計S10は、更に図4(2)に示す工程を含む。つまり、
(S101)作成するレイアウトの回路情報が記されたネットリストを読み込む工程、
(S102)デザインサイズの作成等のフロアプランを行う工程、
(S103)作成されたフロアプラン上に、マクロセルライブラリやスタンダードセルライブラリなどから読み出したセル情報に従って、IOセル、マクロセル及びスタンダードセルを位置情報に従って配置する工程、
(S104)上述のセルに電源を供給する電源配線のレイアウトを行う工程、
(S105)信号配線のレイアウトを行う工程、及び、
(S106)DRCエラーの除去・データ変換等の後処理を行う工程
を含んでいる。
【0006】
上記のレイアウト設計では、自動配置配線CADツールと呼ばれるレイアウト生成ツールが用いられる。これは、インバータ(inverter)やナンド(NAND)などの基本セルをデータベースに予め登録しておき、そのデータベースから所望の基本セルのデータを読み出して、所定領域に配置配線することで所望の仕様に適合する半導体集積回路の設計を得るものである。
【0007】
なお、上記工程S103で利用されるマクロセルやスタンダードセル等(即ち、MOS等のファンクション機能を有するセル)の構造等の情報は、通常、予めレイアウトライブラリとしてのデータベースとして準備されており、自動配置配線CADツールは、このレイアウトライブラリを参照することによりセル配置を行う。」
(オ)当審引用文献5の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2009-164391号公報(以下「当審引用文献5」という。)には、図面とともに、次の事項が記載されている。
「【0101】
<実施の形態3>
本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の構成を土台として構成されている。本実施の形態に係る半導体装置の断面図を、図27に示す。図27に示すように、本実施の形態に係る半導体装置は、図1の構成に加えて、ゲート構造G2および局所配線31をさらに備えている。
【0102】
トランジスタTr1に隣接して、他のトランジスタTr2が半導体基板1の上面内に形成されている。当該他のトランジスタTr2は、ゲート構造G2を有する。当該ゲート構造G2は、ゲート絶縁膜3とゲート電極(第二のゲート電極と把握できる)4とから構成されている。ゲート電極4は、ゲート絶縁膜3を介して、半導体基板1上に形成されている。また、ゲート構造G2の側面にもサイドウォール膜SWが形成されている。
【0103】
また、局所配線31は、第二の層間絶縁膜9内に配設されている。当該局所配設31は、第一の層間絶縁膜7内に延設された第一のコンタクトプラグ8Aの上面と、ゲート構造G2を構成するゲート電極4とを、電気的に接続している。
【0104】
その他の構成は、実施の形態1で説明した構成と同じである。したがって、ここでの当該その他の構成の説明は、省略する。
【0105】
本実施の形態に係る半導体装置は、たとえば次のような工程を含んで製造される。
【0106】
まず、図2?13を用いて説明した方法と同様な方法により、図28に示す所定の断面構成を有する構造体を形成する。ここで、本実施の形態では、半導体基板1の上面内に、トランジスタTr1だけでなく、トランジスタTr2も形成することに注目すべきである。
【0107】
したがって、トランジスタTr2が有するゲート構造G2等の構成とトランジスタTr1が有するゲート構造G1等の構成とは、当然同じである。よって、トランジスタTr2側のゲート電極4もフルシリサイド化される。また、ゲート構造G2の側面にもサイドウォール膜SWが形成される。
【0108】
なお、図28の平面図である図29に示すように、本実施の形態では、延設される第一のコンタクトプラグ8Aのパターンが、図14で示した第一のコンタクトプラグ8Aのパターンと異なる。
【0109】
図28,29に示す構造体に対して、スパッタ法またはCVD法を施す。これにより、第一の層間絶縁膜7上全面に導電性膜を成膜する。当該導電性膜としては、たとえばタングステン、TiN、TaN等が採用可能である。その後、当該導電性膜に対して、リソグラフィーとエッチングの組み合わせ処理を施す。これにより、第一のコンタクトプラグ8Aとゲート構造G2を構成するゲート電極4とを電気的に接続する、局所配線31をパターニング形成する(図30)。
【0110】
その後、実施の形態1で説明した方法と同様な方法により、第二の層間絶縁膜9、第二のコンタクトプラグ10、第三の層間絶縁膜11、および銅配線12等の形成を実施する。これにより、図27に示した構造を有する半導体装置が完成する。
【0111】
たとえば、トランジスタTr1のソース・ドレイン領域5とトランジスタTr2のゲート電極4とを電気的に接続させる方法として、次のような構成も考えられる(他の構成と称する)。当該他の構成は、当該ゲート電極4と接続するその他のコンタクトプラグを第二の層間絶縁膜9内にも形成される。また、他の構成では、第二のコンタクトプラグ10とその他のコンタクトプラグとを接続するその他の配線が、第三の層間絶縁膜11内に配設される。そして、第一、二のコンタクトプラグ8A,10、その他のコンタクトプラグ、およびその他の配線等を介して、前述したソース・ドレイン領域5とゲート電極4とを接続する。
【0112】
これに対して、本実施の形態では、第一のコンタクトプラグ8Aとゲート構造G2を構成するゲート電極4とを電気的に接続する、局所配線31をさらに備えている。
【0113】
したがって、他の構成において形成されていた、その他のコンタクトプラグやその他の配線を省略できる。したがって、当該省略された層間絶縁膜において、他の回路配線等のためのスペースが確保できる。これにより、上記他の構成と比較して、本実施の形態の方が、より設計の自由度を向上させることができる。
【0114】
なお、本実施の形態は、SRAM(Static Random Access Memory)などの構成に適用すると有益である。なぜなら、SRAMでは、同一半導体基板1上に隣接して複数のトランジスタが形成され、一方のトランジスタを構成するゲート電極と他方のトランジスタを構成するソースドレイン領域とを接続する構成を有するからである。」
(カ)当審引用文献6の記載事項
当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2012-238144号公報(以下「当審引用文献6」という。)の記載事項は、上記第3の2(2)ア(エ)において摘記したとおりである。
イ 対比
(ア)本願発明1と当審引用発明2との対比
a 当審引用発明2における「活性領域Ap2」と、本願発明1における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
また、当審引用発明2における「活性領域Ap2」の平面配置と、本願発明1における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
さらに、当審引用発明2における「素子分離2」が形成された領域と、本願発明1における「分離領域」とは、「分離領域」である点において共通するといえる。
そして、上記ア(イ)aの当審引用文献2の記載(段落【0041】)並びに当審引用文献2の【図3】、【図5】、【図9】及び【図12】の記載より、当審引用発明2において、「素子分離2」が形成された領域は、「活性領域Ap2」の平面配置の外側にあるといえる。
そうすると、本願発明1と当審引用発明2は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点B-1-1ないしB-1-3において相違するといえる。
b 当審引用発明2における「多結晶シリコン膜9からなるゲート電極G」と、本願発明1における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、当審引用発明2における「多結晶シリコン膜9からなるゲート電極G」の平面配置と、本願発明1における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0046】)並びに当審引用文献2の【図5】、【図9】及び【図12】の記載より、当審引用発明2において、「多結晶シリコン膜9からなるゲート電極G」の平面配置は、「活性領域Ap2」の平面配置の第一部分と重なるように設置されるといえる。
そうすると、本願発明1と当審引用発明2は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点B-1-1及びB-1-2において相違するといえる。
c 上記ア(イ)aの当審引用文献2の記載(段落【0056】)より、当審引用発明2における「配線MD2」は、金属構造であるといえるから、当審引用発明2における「配線MD2」と、本願発明1における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
また、当審引用発明2における「配線MD2」の平面配置と、本願発明1における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0056】)並びに当審引用文献2の【図9】及び【図12】の記載より、当審引用発明2において、「配線MD2」の平面配置は、「活性領域Ap2」の平面配置の第二部分と重なるように設置されるといえる。
そうすると、本願発明1と当審引用発明2は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点B-1-1、B-1-2及びB-1-4において相違するといえる。
d 上記ア(イ)aの当審引用文献2の記載(段落【0059】)より、当審引用発明2における「上部電極24」は金属構造であるといえるから、当審引用発明2における「上部電極24」と、本願発明1における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
また、当審引用発明2における「上部電極24」の平面配置と、本願発明1における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0059】)及び当審引用文献2の【図12】の記載より、当審引用発明2において、「上部電極24」の平面配置は、「活性領域Ap2」の平面配置の第一部分と重なる「多結晶シリコン膜9からなるゲート電極G」の平面配置の部分、及び、「活性領域Ap2」の平面配置の第二部分と重なる「配線MD2」の平面配置の部分と重なるように設置されるといえる。
そうすると、本願発明1と当審引用発明2は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点、及び、「この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される」との点において共通し、後述する相違点B-1-1及びB-1-2において相違するといえる。
e 本願発明1は「データ構造」であり、当審引用発明2は「SRAMのメモリセル」であるから、本願発明1と当審引用発明2とは「物」である点において共通し、後述する相違点B-1-1において相違するといえる。
f 以上から、本願発明1と当審引用発明2との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンと、
を有する、物。」
(b)相違点
・相違点B-1-1
本願発明1は「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」であるのに対し、当審引用発明2は「SRAMのメモリセル」であって、「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」ではない点。
・相違点B-1-2
本願発明1では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、当審引用発明2は、「第一アクティブ領域レイアウトパターン」(「活性領域Ap2」の平面配置)、「第一ポリシリコンレイアウトパターン」(「多結晶シリコン膜9からなるゲート電極G」の平面配置)、「第一金属レイアウトパターン」(「配線MD2」の平面配置)及び「第二金属レイアウトパターン」(「上部電極24」の平面配置)が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
・相違点B-1-3
本願発明1では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、当審引用発明2は、「第一アクティブ領域」(活性領域Ap2)が「複数のフィンを備える」とは特定しない点。
・相違点B-1-4
本願発明1では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、当審引用発明2は、「第一アクティブ領域レイアウトパターンの第一部分」(「活性領域Ap2」の平面配置のうち、「多結晶シリコン膜9からなるゲート電極G」の平面配置が重なる部分)及び「第一アクティブ領域レイアウトパターンの第二部分」(「活性領域Ap2」の平面配置のうち、「配線MD2」の平面配置が重なる部分)が「複数のフィンに対応する」とは特定しない点。
(イ)本願発明4と当審引用発明1との対比
本願発明4と当審引用発明1は、上記(2)イgのとおり、下記(a)の点において一致し、下記(b)の点において相違する。
(a)一致点
「第一および第二部分を有する第一アクティブ領域構造と、
前記第一アクティブ領域構造を囲む分離構造と、
前記第一アクティブ領域構造上の第一ポリシリコン構造と、
前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造、
を含む半導体構造。」
(b)相違点
・相違点B-4-1
本願発明4では、「第一アクティブ領域構造」の「第一部分」及び「第二部分」が「複数のフィンを備える」のに対し、当審引用発明1は、「第一アクティブ領域構造」(不純物層6)の「第一部分」(不純物層6のうち、真上にコンタクト20が形成された部分)及び「第二部分」が「複数のフィンを備える」とは特定しない点。
(ウ)本願発明7と当審引用発明2との対比
a 当審引用発明2における「活性領域Ap2」と、本願発明7における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
また、当審引用発明2における「活性領域Ap2」の平面配置と、本願発明7における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
さらに、当審引用発明2における「素子分離2」が形成された領域と、本願発明7における「分離領域」とは、「分離領域」である点において共通するといえる。
そして、上記ア(イ)aの当審引用文献2の記載(段落【0041】)並びに当審引用文献2の【図3】、【図5】、【図9】及び【図12】の記載より、当審引用発明2において、「素子分離2」が形成された領域は、「活性領域Ap2」の平面配置の外側にあるといえる。
そうすると、本願発明7と当審引用発明2は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点B-7-1ないしB-7-3において相違するといえる。
b 当審引用発明2における「多結晶シリコン膜9からなるゲート電極G」と、本願発明7における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、当審引用発明2における「多結晶シリコン膜9からなるゲート電極G」の平面配置と、本願発明7における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0046】)並びに当審引用文献2の【図5】、【図9】及び【図12】の記載より、当審引用発明2において、「多結晶シリコン膜9からなるゲート電極G」の平面配置は、「活性領域Ap2」の平面配置の第一部分と重なるように設置されるといえる。
そうすると、本願発明7と当審引用発明2は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点B-7-1及びB-7-2において相違するといえる。
c 上記ア(イ)aの当審引用文献2の記載(段落【0056】)より、当審引用発明2における「配線MD2」は、金属構造であるといえるから、当審引用発明2における「配線MD2」と、本願発明7における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
また、当審引用発明2における「配線MD2」の平面配置と、本願発明7における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0056】)並びに当審引用文献2の【図9】及び【図12】の記載より、当審引用発明2において、「配線MD2」の平面配置は、「活性領域Ap2」の平面配置の第二部分と重なるように設置されるといえる。
そうすると、本願発明7と当審引用発明2は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点B-7-1、B-7-2及びB-7-4において相違するといえる。
d 上記ア(イ)aの当審引用文献2の記載(段落【0059】)より、当審引用発明2における「上部電極24」は金属構造であるといえるから、当審引用発明2における「上部電極24」と、本願発明7における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
また、当審引用発明2における「上部電極24」の平面配置と、本願発明7における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0059】)及び当審引用文献2の【図12】の記載より、当審引用発明2において、「上部電極24」の平面配置は、「活性領域Ap2」の平面配置の第一部分と重なる「多結晶シリコン膜9からなるゲート電極G」の平面配置の部分、及び、「活性領域Ap2」の平面配置の第二部分と重なる「配線MD2」の平面配置の部分と重なるように設置されるといえる。
そうすると、本願発明7と当審引用発明2は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点、及び、「この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される」との点において共通し、後述する相違点B-7-1及びB-7-2において相違するといえる。
e 本願発明7は「集積回路設計システム」であり、当審引用発明2は「SRAMのメモリセル」であるから、本願発明7と当審引用発明2とは「物」である点において共通し、後述する相違点B-7-1において相違するといえる。
f 以上から、本願発明7と当審引用発明2との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンと、
を有する、物。」
(b)相違点
・相違点B-7-1
本願発明7は「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」であるのに対し、当審引用発明2は「SRAMのメモリセル」であって、「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」ではない点。
・相違点B-7-2
本願発明7では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、当審引用発明2は、「第一アクティブ領域レイアウトパターン」(「活性領域Ap2」の平面配置)、「第一ポリシリコンレイアウトパターン」(「多結晶シリコン膜9からなるゲート電極G」の平面配置)、「第一金属レイアウトパターン」(「配線MD2」の平面配置)及び「第二金属レイアウトパターン」(「上部電極24」の平面配置)が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
・相違点B-7-3
本願発明7では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、当審引用発明2は、「第一アクティブ領域」(活性領域Ap2)が「複数のフィンを備える」とは特定しない点。
・相違点B-7-4
本願発明7では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、当審引用発明2は、「第一アクティブ領域レイアウトパターンの第一部分」(「活性領域Ap2」の平面配置のうち、「多結晶シリコン膜9からなるゲート電極G」の平面配置が重なる部分)及び「第一アクティブ領域レイアウトパターンの第二部分」(「活性領域Ap2」の平面配置のうち、「配線MD2」の平面配置が重なる部分)が「複数のフィンに対応する」とは特定しない点。
(エ)本願発明9と当審引用発明2との対比
a 当審引用発明2における「活性領域Ap2」と、本願発明9における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
また、当審引用発明2における「活性領域Ap2」の平面配置と、本願発明9における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
さらに、当審引用発明2における「素子分離2」が形成された領域と、本願発明9における「分離領域」とは、「分離領域」である点において共通するといえる。
そして、上記ア(イ)aの当審引用文献2の記載(段落【0041】)並びに当審引用文献2の【図3】、【図5】、【図9】及び【図12】の記載より、当審引用発明2において、「素子分離2」が形成された領域は、「活性領域Ap2」の平面配置の外側にあるといえる。
そうすると、本願発明9と当審引用発明2は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点B-9-1ないしB-9-3において相違するといえる。
b 当審引用発明2における「多結晶シリコン膜9からなるゲート電極G」と、本願発明9における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
また、当審引用発明2における「多結晶シリコン膜9からなるゲート電極G」の平面配置と、本願発明9における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0046】)並びに当審引用文献2の【図5】、【図9】及び【図12】の記載より、当審引用発明2において、「多結晶シリコン膜9からなるゲート電極G」の平面配置は、「活性領域Ap2」の平面配置の第一部分と重なるように設置されるといえる。
そうすると、本願発明9と当審引用発明2は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点B-9-1及びB-9-2において相違するといえる。
c 上記ア(イ)aの当審引用文献2の記載(段落【0056】)より、当審引用発明2における「配線MD2」は、金属構造であるといえるから、当審引用発明2における「配線MD2」と、本願発明9における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
また、当審引用発明2における「配線MD2」の平面配置と、本願発明9における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0056】)並びに当審引用文献2の【図9】及び【図12】の記載より、当審引用発明2において、「配線MD2」の平面配置は、「活性領域Ap2」の平面配置の第二部分と重なるように設置されるといえる。
そうすると、本願発明9と当審引用発明2は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点B-9-1、B-9-2及びB-9-4において相違するといえる。
d 上記ア(イ)aの当審引用文献2の記載(段落【0059】)より、当審引用発明2における「上部電極24」は金属構造であるといえるから、当審引用発明2における「上部電極24」と、本願発明9における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
また、当審引用発明2における「上部電極24」の平面配置と、本願発明9における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
さらに、上記ア(イ)aの当審引用文献2の記載(段落【0059】)及び当審引用文献2の【図12】の記載より、当審引用発明2において、「上部電極24」の平面配置は、「活性領域Ap2」の平面配置の第一部分と重なる「多結晶シリコン膜9からなるゲート電極G」の平面配置の部分、及び、「活性領域Ap2」の平面配置の第二部分と重なる「配線MD2」の平面配置の部分と重なるように設置されるといえる。
そうすると、本願発明9と当審引用発明2は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点、及び、「この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される」との点において共通し、後述する相違点B-9-1及びB-9-2において相違するといえる。
e 本願発明9は「方法」であり、当審引用発明2は「SRAMのメモリセル」であるから、本願発明9と当審引用発明2とは「技術思想」である点において共通し、後述する相違点B-9-1において相違するといえる。
f 以上から、本願発明9と当審引用発明2との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンと、
を有する、技術思想。」
(b)相違点
・相違点B-9-1
本願発明9は「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」であるのに対し、当審引用発明2は「SRAMのメモリセル」であって、「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」ではない点。
・相違点B-9-2
本願発明9では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、当審引用発明2は、「第一アクティブ領域レイアウトパターン」(「活性領域Ap2」の平面配置)、「第一ポリシリコンレイアウトパターン」(「多結晶シリコン膜9からなるゲート電極G」の平面配置)、「第一金属レイアウトパターン」(「配線MD2」の平面配置)及び「第二金属レイアウトパターン」(「上部電極24」の平面配置)が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
・相違点B-9-3
本願発明9では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、当審引用発明2は、「第一アクティブ領域」(活性領域Ap2)が「複数のフィンを備える」とは特定しない点。
・相違点B-9-4
本願発明9では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、当審引用発明2は、「第一アクティブ領域レイアウトパターンの第一部分」(「活性領域Ap2」の平面配置のうち、「多結晶シリコン膜9からなるゲート電極G」の平面配置が重なる部分)及び「第一アクティブ領域レイアウトパターンの第二部分」(「活性領域Ap2」の平面配置のうち、「配線MD2」の平面配置が重なる部分)が「複数のフィンに対応する」とは特定しない点。
ウ 判断
(ア)本願発明1について
当審引用文献1ないし6には、相違点B-1-3及びB-1-4に係る構成について、記載も示唆もされていない。
また、当審引用発明2において、相違点B-1-3及びB-1-4に係る構成を採用する動機付けを見いだすことができない。
したがって、相違点B-1-1及びB-1-2について検討するまでもなく、本願発明1は、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(イ)本願発明2及び3について
本願発明2及び3は本願発明1の発明特定事項を全て有する発明である。
してみれば、本願発明1が、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明2及び3は、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(ウ)本願発明4について
当審引用文献1ないし6には、相違点B-4-1に係る構成について、記載も示唆もされていない。
また、当審引用発明1において、相違点B-4-1に係る構成を採用する動機付けを見いだすことができない。
したがって、本願発明4は、当審引用発明1及び当審引用文献2ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(エ)本願発明5及び6について
本願発明5及び6は本願発明4の発明特定事項を全て有する発明である。
してみれば、本願発明4が、当審引用発明1及び当審引用文献2ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明5及び6は、当審引用発明1及び当審引用文献2ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(オ)本願発明7について
当審引用文献1ないし6には、相違点B-7-3及びB-7-4に係る構成について、記載も示唆もされていない。
また、当審引用発明2において、相違点B-7-3及びB-7-4に係る構成を採用する動機付けを見いだすことができない。
したがって、相違点B-7-1及びB-7-2について検討するまでもなく、本願発明7は、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(カ)本願発明8について
本願発明8は本願発明7の発明特定事項を全て有する発明である。
してみれば、本願発明7が、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明8は、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(キ)本願発明9について
当審引用文献1ないし6には、相違点B-9-3及びB-9-4に係る構成について、記載も示唆もされていない。
また、当審引用発明2において、相違点B-9-3及びB-9-4に係る構成を採用する動機付けを見いだすことができない。
したがって、相違点B-9-1及びB-9-2について検討するまでもなく、本願発明9は、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(ク)本願発明10について
本願発明10は本願発明9の発明特定事項を全て有する発明である。
してみれば、本願発明9が、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明10は、当審引用発明2並びに当審引用文献1及び当審引用文献3ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
エ 理由3(進歩性)についてのまとめ
以上のとおり、本願発明1ないし10は、当審引用文献1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、当審拒絶理由の「3.理由3(進歩性)について」に示した理由によっては、本願を拒絶することはできない。

(4)理由4(新規事項)について
当審拒絶理由の4.において、平成28年3月10日付け手続補正書による補正後の段落【0005】に「本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。」と記載されているが、願書に最初に添付した明細書、特許請求の範囲又は図面には、セル面積の最小化が可能となること、レイアウト設計を容易にすること、及び製造コストを低減することについては、記載されていないから、平成28年3月10日付け手続補正書でした補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでない旨が指摘された。
これに対し、平成29年6月30日付け手続補正により、段落【0005】の「本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。」との記載が「本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することができる。」と補正され、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内のものとなったため、上記拒絶理由は解消した。

3 当審拒絶理由についてのまとめ
以上のとおり、当審拒絶理由の理由1ないし4によっては、本願を拒絶することはできない。
そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。

第5 結言
以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-09-11 
出願番号 特願2014-93876(P2014-93876)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 55- WY (H01L)
P 1 8・ 113- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 宇多川 勉  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
須藤 竜也
発明の名称 標準セルの製造に使用可能なデータ構造、半導体構造、集積回路設計システム、及び標準セルの製造に使用可能なデータ構造を生成する方法  
代理人 田澤 英昭  
代理人 濱田 初音  
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