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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1332132
審判番号 不服2017-5197  
総通号数 214 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-10-27 
種別 拒絶査定不服の審決 
審判請求日 2017-04-12 
確定日 2017-10-02 
事件の表示 特願2015-518783「薄膜トランジスタ,アレイ基板及びその製造方法」拒絶査定不服審判事件〔平成26年 1月 3日国際公開,WO2014/000367,平成27年 9月10日国内公表,特表2015-526892,請求項の数(6)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年11月13日を国際出願日(パリ条約による優先権主張 外国庁受理 平成24年6月29日,中国)とする出願であって,その手続の経緯は以下のとおりである。
平成27年11月13日 審査請求
平成28年 6月23日 拒絶理由通知
平成28年 9月26日 意見書・手続補正
平成28年12日 1日 拒絶査定
平成29年 4月12日 審判請求・手続補正

第2 原査定の概要
(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記(引用文献等については引用文件等一覧参照)

・請求項1-4
・引用文献等1-3
引用文献1には,
基板40上に下部絶縁層を形成し,
下部絶縁層上に非晶質Si層41を成膜し,
非晶質Si層41をパターニングし,
活性層41上に,酸化シリコンからなるゲート絶縁層42を形成し,
ゲート絶縁層42上にゲート電極43を形成し,
ゲート絶縁層42にコンタクトホール45を形成し,
コンタクトホール45が設けられ,酸化シリコンからなるコンタクト絶縁層44を形成し,
ソース領域41S及びドレイン領域41Dそれぞれに電気的に接続されたコンタクト電極50を形成する,薄膜トランジスタの製造方法の発明及び当該製造方法により作製された薄膜トランジスタの発明が記載されている(特に,段落0014-0025,図10-16参照)。
先の拒絶理由通知書において述べたとおり,引用文献1に記載された発明において,活性層41の表面のみでなく,ゲート電極43の表面にもニッケルを堆積させ,その後,熱処理を行うことにより,活性層41を再結晶化させるとともに,ゲート電極43を再結晶化することは,引用文献2の記載に基づいて,当業者が容易になし得たことである。
また,先の拒絶理由通知書において述べたとおり,引用文献3には,トップゲート・トップコンタクト型の薄膜トランジスタの製造方法において,活性層を構成する非晶質シリコン膜の表面にニッケルを堆積させ,その後,ゲート電極をマスクにして活性層にイオン注入を行い,ソース領域及びドレイン領域を形成し,その後,熱処理を行うことにより,活性層を再結晶化する,薄膜トランジスタの製造方法が記載されており(特に,段落0007-0011,図1参照),引用文献1に記載された発明と引用文献3に記載されたとが,ともに金属誘導型結晶化方法によって活性層を再結晶化する薄膜トランジスタに係るものであることからすれば,引用文献1に記載された発明において,ソース領域41S及びドレイン領域41Dに対してイオン注入を行った後に,ニッケルを堆積することに換えて,ニッケルを堆積させた後に,ソース領域41S及びドレイン領域41Dに対してイオン注入を行うことは,引用文献3の記載に基づいて,当業者が容易になし得たことである。
以上より,補正後の請求項1-4に係る発明は,引用文献1に記載された発明及び引用文献2,3に記載された技術に基づいて,当業者が容易に発明をすることができたものである。
なお,出願人は意見書において,「引用文献3に記載の発明においては,段落0032?0034を参照しますと,スパッタリングによって,(活性層で覆われていない基板の部分を含む)基板の全表面にNi薄膜を堆積した後に,ゲート電極22上のNi薄膜の部分を除去して,基板の全表面をドープして,ソース領域20S及びドレイン領域20Dを形成しています。つまり,最初のドーピングと後続の堆積とは,何らマスクやウィンドを用いずに行われています。」「以上のように,いずれの引用文献にも,まず,Niを堆積させて,次に,ソース・ドレインイオンを注入することを,誘電体層を堆積させる前に行い,更には,その堆積及びイオン注入をどちらもNi堆積ウィンドを介して行う旨については開示されていないものと思料します。」と主張している。
しかしながら,上述したとおり,引用文献3には,ゲート絶縁膜から露出した半導体層上にNi膜を堆積させ,その後,ソース領域及びドレイン領域を形成するためのイオン注入を行い,さらにその後,熱処理をすることで半導体層を再結晶化する薄膜トランジスタの製造方法が記載されている(特に,段落0007-0011,図1参照)。このように,引用文献3には,ゲート絶縁膜から露出した半導体層上の領域であって,Ni膜を堆積させるための領域において,Ni膜を堆積させた後にイオン注入を行う技術が記載されている。
よって,出願人の上記主張は採用できない。

したがって,補正後の請求項1-4に係る発明は,引用文献1に記載された発明及び引用文献2,3に記載された技術に基づいて当業者が容易に発明をすることができたものであるから,依然として,特許法第29条第2項の規定により特許を受けることができない。

・請求項5,6
・引用文献等1-4
先の拒絶理由通知書において述べたとおり,引用文献1に記載された発明において,コンタクト電極50上に,画素を定義する絶縁膜を形成することは,引用文献4の記載に基づいて,当業者が容易になし得たことである。
したがって,補正後の請求項5,6に係る発明は,引用文献1に記載された発明及び引用文献2-4に記載された技術に基づいて当業者が容易に発明をすることができたものであるから,依然として,特許法第29条第2項の規定により特許を受けることができない。

・請求項1-6
・引用文献等2,3,5
引用文献5には,
基板300上に下地膜301を形成し,
下地膜301上に半導体膜302を形成し,
半導体膜302をパターニングすることにより,半導体層405を形成し,
半導体層405上に酸化窒化珪素からなるゲート絶縁膜407を形成し,
ゲート絶縁膜407上にゲート電極を形成し,
ゲート絶縁膜407をパターニングすることにより,半導体層405の一部を露出させ,
半導体層405上にニッケルを堆積させ,その後,加熱処理を行うことにより,半導体層405を結晶化させ,
ゲート電極上に酸化窒化珪素からなる第1の層間絶縁膜461を形成し,
第1の層間絶縁膜461にコンタクトホールを形成し,
第1の層間絶縁膜461上に,半導体層405のソース領域及びドレイン領域と電気的に接続された電極468,470を形成する,薄膜トランジスタの製造方法の発明及び当該製造方法により作製された薄膜トランジスタの発明が記載されている(特に,段落0050-0084,図4-7参照)。
さらに,引用文献5には,薄膜トランジスタ上に,画素を定義するバンク712を形成する旨記載されている(段落0103-0105,図10参照)。
ここで,先の拒絶理由通知書において述べたとおり,引用文献5に記載された発明において,半導体層405の表面のみでなく,ゲート電極の表面にもニッケルを堆積させ,その後,熱処理を行うことにより,半導体層405を再結晶化させるとともに,ゲート電極を再結晶化することは,引用文献2の記載に基づいて,当業者が容易になし得たことである。
また,先の拒絶理由通知書において述べたとおり,引用文献3には,トップゲート・トップコンタクト型の薄膜トランジスタの製造方法において,活性層を構成する非晶質シリコン膜の表面にニッケルを堆積させ,その後,ゲート電極をマスクにして活性層にイオン注入を行い,ソース領域及びドレイン領域を形成し,その後,熱処理を行うことにより,活性層を再結晶化する,薄膜トランジスタの製造方法が記載されており,引用文献5に記載された発明と引用文献3に記載された発明とが,ともに金属誘導型結晶化方法によって活性層を再結晶化する薄膜トランジスタに係るものであることからすれば,引用文献5に記載された発明において,ソース領域及びドレイン領域に対してイオン注入を行った後に,ニッケルを堆積することに換えて,ニッケルを堆積させた後に,ソース領域及びドレイン領域に対してイオン注入を行うことは,引用文献3の記載に基づいて,当業者が容易になし得たことである。
以上より,補正後の請求項1-6に係る発明は,引用文献5に記載された発明及び引用文献2,3に記載された技術に基づいて,当業者が容易に発明をすることができたものである。

なお,出願人は意見書において,「引用文献3に記載の発明においては,段落0032?0034を参照しますと,スパッタリングによって,(活性層で覆われていない基板の部分を含む)基板の全表面にNi薄膜を堆積した後に,ゲート電極22上のNi薄膜の部分を除去して,基板の全表面をドープして,ソース領域20S及びドレイン領域20Dを形成しています。つまり,最初のドーピングと後続の堆積とは,何らマスクやウィンドを用いずに行われています。」「以上のように,いずれの引用文献にも,まず,Niを堆積させて,次に,ソース・ドレインイオンを注入することを,誘電体層を堆積させる前に行い,更には,その堆積及びイオン注入をどちらもNi堆積ウィンドを介して行う旨については開示されていないものと思料します。」と主張しているが,上述したとおり,出願人の当該主張は採用できない。

したがって,補正後の請求項1-6に係る発明は,引用文献5に記載された発明及び引用文献2,3に記載された技術に基づいて当業者が容易に発明をすることができたものであるから,依然として,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.特開2002-299348号公報
2.米国特許第06784034号明細書
3.米国特許出願公開第2001/0018240号明細書
4.特開2006-080054号公報
5.特開2002-151525号公報

第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項から第6項までの要件を満たしている。
請求項1に対する補正(以下,「補正事項1」という)は,補正前の「薄膜トランジスタの製造方法」において,「第一のパターニング工程」,「第二のパターニング工程」,「第三のパターニング工程」,「第四のパターニング工程」及び「第五のパターニング工程」を追記し,各製造工程をパターニング工程に対応して明らかにしたものである。
補正事項1は,本願明細書に記載された事項に基づいて技術的事項を追加したものであり,本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであって,特許法第17条の2第3項の規定に適合する。
また,補正事項1は,補正前の請求項1に記載された発明と補正後に記載された発明の産業上の利用分野及び解決しようとする課題が同一であり,本件補正前の請求項1に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかである。
請求項5に対する補正(以下,「補正事項2」)は,補正前の「アレイ基板の製造方法」において,請求項1と同様に,「第一のパターニング工程」,「第二のパターニング工程」,「第三のパターニング工程」,「第四のパターニング工程」及び「第五のパターニング工程」を追記し,各製造工程をパターニング工程に対応して明らかにしたものである。
補正事項2は,本願明細書に記載された事項に基づいて技術的事項を追加したものであり,本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであって,特許法第17条の2第3項の規定に適合する。
また,補正事項2は,補正前の請求項5に記載された発明と補正後に記載された発明の産業上の利用分野及び解決しようとする課題が同一であり,本件補正前の請求項5に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかである。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1ないし6に係る発明は,独立特許要件を満たすものである。

第4 本願発明
本願の請求項1ないし6に係る発明(以下,「本願発明1」ないし「本願発明6」という。)は,平成29年4月12日付けの手続補正で補正された特許請求の範囲の請求項1ないし6に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
薄膜トランジスタの製造方法であって,
基板上にバッファ層及び活性層を順に形成し,活性層に対する第一のパターニング工程によって活性領域を形成するステップと,
ゲート絶縁層を形成し,第二のパターニング工程によってゲート電極を順に形成するステップと,
第三のパターニング工程によってゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積し,Ni堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成し,そして,高温でアニールするステップと,
第四のパターニング工程によってNi堆積ウィンドと1つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと,
ソース・ドレイン金属層を形成し,前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって,ソース・ドレインコンタクトホールを介してNi堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと,を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項2】
前記活性層及び前記ゲート電極の材料はそれぞれアモルファスシリコン薄膜であり,
前記高温でアニールすることが,金属誘起横方向結晶化方法によって前記活性層及び前記ゲート電極のアモルファスシリコン薄膜材料を多結晶シリコン薄膜材料に再結晶することを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
【請求項3】
前記バッファ層及び前記誘電体層の材料は,それぞれSiO2,SiNXまたは両者の混合物であり,前記ソース・ドレイン電極の材料はMo,導電金属または導電合金であることを特徴とする請求項1又は2に記載の薄膜トランジスタの製造方法。
【請求項4】
前記Ni堆積ウィンド及び前記ソース・ドレインコンタクトホールはそれぞれ2つであることを特徴とする請求項1?3のいずれか1項に記載の薄膜トランジスタの製造方法。
【請求項5】
アレイ基板の製造方法であって,
基板上にバッファ層及び活性層を順に形成し,活性層に対する第一のパターニング工程によって活性領域を形成するステップと,
ゲート絶縁層を形成し,第二のパターニング工程によってゲート電極を順に形成するステップと,
第三のパターニング工程によってゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積し,Ni堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成し,そして,高温でアニールするステップと,
第四のパターニング工程によってNi堆積ウィンドと1つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと,
ソース・ドレイン金属層を形成し,前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって,ソース・ドレインコンタクトホールを介してNi堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと,
画素画成・絶縁層を形成し,画素アレイを形成するステップと,を備えることを特徴とするアレイ基板の製造方法。
【請求項6】
前記活性層及び前記ゲート電極の材料はそれぞれアモルファスシリコン薄膜であり,
前記高温でアニールすることが,金属誘起横方向結晶化方法によって前記活性層及び前記ゲート電極のアモルファスシリコン薄膜材料を多結晶シリコン薄膜材料に再結晶することを特徴とする請求項5に記載のアレイ基板の製造方法。」

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1
原査定の拒絶の理由に引用された特開2002-299348号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)

ア「【発明の詳細な説明】
(技術分野)本発明は,液晶ディスプレイ(LCD),有機発光ダイオード(OLED)等のディスプレイ装置に用いられる薄膜トランジスタ(TFT)に関し,特に,薄膜トランジスタのソース,ドレイン及びチャンネル領域を形成する多結晶シリコン(ポリシリコン)活性層を含む薄膜トランジスタ及びその製造方法に関する。」(第4欄15?21行)

イ「【0014】(発明の詳細な説明)以下,本発明の好ましい実施の形態を,添付図面に基づいて詳しく説明する。図10乃至図16は,本発明の一実施形態によって,MILC現象を用いてポリシリコンTFTを製造する工程を示す断面図である。
【0015】図10を参照すると,薄膜トランジスタの活性層を構成する非晶質Si層41が,絶縁基板40上に形成されてパターニングされる。基板40は,好ましくは無アルカリガラス,石英又は酸化シリコン等の透明絶縁物質から構成される。必要に応じて,基板上に,基板から活性層に汚染物質が拡散することを防止するための下部絶縁層(図示せず)が形成され得る。下部絶縁層は,酸化シリコン(SiO_(2)),シリコン窒化物(SiN_(x)),シリコン酸化窒化物(SiO_(x)N_(y))又はこれらの複合層をPECVD(Plasma-enhanced chemical vapor deposition),LPCVD(low-pressure chemical vapor deposition),APCVD(atmosphere pressure chemical vapor deposition),ECR CVD(Electron Cyclotron Resonance CVD),スパッタリング等の蒸着法を用いて,600℃以下の温度で300?10,000Å,好ましくは500?3,000Åの厚さで蒸着させて形成される。活性層41は,PECVD,LPCVD又はスパッタリングを用いて,アルモルファスシリコンを100?3,000Å,好ましくは500?1,000Åの厚さで蒸着させて形成される。活性層は,ソース,ドレイン及びチャンネル領域を含み,後で形成されるその他の素子/電極の領域を含む。活性層41は,製造しようとするTFTの寸法に合わせてパターニングされる。活性層41は,フォトリソグラフィーにより作られたマスクを用いてドライエッチングによりパターニングされる。
【0016】図11は,基板40とパターニングされた活性層41との上にゲート絶縁層42とゲート電極43が形成された構造を示す断面図である。図11に示すように,ゲート絶縁層42は,PECVD,LPCVD,APCVD,ECR CVD等の蒸着法を用いて,SiO_(2),SiN_(x),SiO_(x)N_(y)又はこれらの複合層を,300?3,000Å,好ましくは500?1,000Åの厚さで蒸着させて形成される。ゲート絶縁層上に金属材料又はドープドポリシリコン等の導電性材料を,スパッタリング,加熱蒸発(evaporation),PECVD,LPCVD,APCVD,ECR CVD,スパッタリング等の方法を用いて,1,000?8,000Å,好ましくは2,000?4,000Åの厚さでゲート電極層を蒸着させ,これをパターニングしてゲート電極43が形成される。ゲート電極43は,フォトリソグラフィにより作られたパターンを用いてウエットエッチング又はドライエッチングによりパターニングされる。
【0017】図12は,ゲート電極43をマスクとして活性層41のソース41S及びドレイン領域41Dをドープする工程を示す断面図である。N-MOS(N-チャネル金属酸化物半導体)TFTを製造する場合は,イオンシャワードープ法又はイオン注入法を用いて,PH_(3),P,As等のドーパントを,10?200KeV(好ましくは,30?100KeV)のエネルギーで1E11?1E22/cm^(3)(好ましくは,1E15?1E21/cm^(3))のドーズでドープし,また,P-MOS(P-チャネル金属酸化物半導体)TFTを製造する場合は,B_(2)H_(6),B,BH_(3)等のドーパントを,20?70KeVのエネルギーで1E11?1E22/cm^(3)(好ましくは,1E14?1E21/cm^(3))のドーズでドープする。例えば,ドレイン領域に,弱くドープされた領域又はオフセット領域がある接合部を形成する場合,又はCMOSを形成する場合は,追加のマスクを用いた数回のドーピング工程を行ってもよい。
【0018】図13は,活性層がドープされた以降,ゲート絶縁層42及びゲート電極43上にコンタクト絶縁層44を形成してパターニングし,コンタクトホール45を形成した構造を示す断面図である。コンタクト絶縁層44は,PECVD,LPCVD,APCVD,ECR CVD,スパッタリング等の蒸着法を用いて,酸化シリコン,シリコン窒化物,シリコン酸化窒化物又はこれらの複合層を,1,000?15,000Å,好ましくは3,000?7,000Åの厚さで蒸着させて形成される。コンタクト絶縁層は,フォトリソグラフィにより形成されたパターンをマスクとしてウエットエッチング又はドライエッチングされ,コンタクト電極が活性層のソース及びドレイン領域と接続する経路を提供するコンタクトホール45が形成される。
【0019】図14は,コンタクトホール45内に露出したソース領域41S及びドレイン領域41Dに,非晶質シリコンの活性層のMILCを誘導する金属層46が形成された状態を示す断面図である。非晶質シリコンにMILC現象を誘導する金属として,好ましくは,Ni又はPdが用いられるが,その他Ti,Ag,Au,Al,Sn,Sb,Cu,Co,Cr,Mo,Tr,Ru,Rh,Cd,Pt等の金属及びそれらの複合体もMILCソース金属46として用いてもよい。ニッケル又はパラジウム等のMILC誘導金属は,スパッタリング,加熱蒸発,PECVD又はイオン注入法により活性層に加えられるが,MILCソース金属46を形成するために一般にスパッタリングが用いられている。金属層46の厚さは,活性層のMILCを誘導するために必要な限度内において任意に選択することができ,約1?10,000Å,好ましくは10?200Åの厚さで形成される。
【0020】MILCソース金属層は,コンタクトホール45を形成するためコンタクト絶縁層44の上に形成されたフォトレジスト等のマスクを除去せずに活性層上に蒸着され,又はマスクを除去した後に蒸着され得る。マスクを除去する前にMILCソース金属46を蒸着させる場合は,コンタクト絶縁層44からマスクを除去するとき,コンタクトホール45の外側に形成されたMILCソース金属が自動的に除去されるので,コンタクトホールの外側に蒸着されたMILCソース金属を除去する工程は省略される。本発明において,コンタクトホール45を介して露出したソース領域及びドレイン領域の一部にMILCソース金属が形成されるので,別途のマスクを形成せず,ソース領域41S及びドレイン領域41Dの任意の位置にMILCソース金属を形成することができるという利点がある。従って,MILCソース金属46は活性層のチャンネル領域41Cからオフセットされ得る。
【0021】図15は,コンタクトホール45の内部にMILCソース金属層46を形成した後,熱処理を行い,活性層のソース及びドレイン領域に注入されたドーパントを活性化させることによって活性層を結晶化させる工程を示す。
-中略-
【0023】図16は,熱処理により活性層を結晶化した後,コンタクトホールを介して活性層のソース及びドレイン領域と外部回路を接続させるコンタクト電極50を形成した状態を示す断面図である。コンタクト電極50は,スパッタリング,加熱蒸着,CVD等の方法を用いて,コンタクト絶縁層の全体に,金属又はドープされたポリシリコン等の導電性材料を,500Å?10,000Å,好ましくは2,000Å?6,000Åの厚さで蒸着させ,この導電性材料をドライウエットエッチング又はウエットエッチング法によって所望の形態にパターニングし,コンタクト電極を形成する。」

ウ 図10?図16は以下の事項が記載されている。
「薄膜トランジスタの製造方法であって,
絶縁基板40上に非晶質Si層41を形成し,非晶質Si層41をパターニングし,薄膜トランジスタの活性領域を形成する工程と(図10),
ゲート絶縁膜42を形成し,次いで,ゲート電極43をパターニングにより形成する工程と(図11),
ゲート電極43をマスクに非晶質Si層41にイオン注入を行いソース41S,ドレイン41Dを形成する工程と(図12),
ゲート電極43上にコンタクト絶縁層44を形成し,ゲート酸化膜42とコンタクト絶縁層44をパターニングし,ソース・ドレイン領域にコンタクトホールを形成し(図13),当該コンタクトホール内にMILCを誘導する金属層46としてニッケルを形成し(図14),当該ニッケルを形成した後,熱処理により活性化処理を行う工程と(図15),
当該コンタクトホールが形成されているコンタクト絶縁膜全体44に金属又はドープされたポリシリコン等の導電性材料を形成し,当該導電性材料をパターニングして活性層のソース・ドレイン領域に接続したコンタクト電極50を形成する工程と(図16),
を備えた薄膜トランジスタの製造方法。」
が開示されている。

(2)引用発明1
前記(1)の記載から,引用文献1には,以下の発明(以下,「引用発明1」という。)が記載されているものと認められる。

「薄膜トランジスタの製造方法であって,
絶縁基板40上に下部絶縁層,非晶質Si層41を形成し,非晶質Si層41をパターニングし,薄膜トランジスタの活性層を形成する工程と,
ゲート絶縁膜42を形成し,次いで,ゲート電極43をパターニングにより形成する工程と,
ゲート電極43をマスクに非晶質Si層41にイオン注入を行いソース41S,ドレイン41Dを形成する工程と,
ゲート電極43上にコンタクト絶縁層44を形成し,ゲート酸化膜42とコンタクト絶縁層44をパターニングし,ソース・ドレイン領域にコンタクトホール44を形成し,当該コンタクトホール内にMILCを誘導する金属層46としてニッケルを形成し,当該ニッケルを形成した後,熱処理により活性化処理を行う工程と,
当該コンタクトホールが形成されているコンタクト絶縁膜全体44に金属又はドープされたポリシリコン等の導電性材料を形成し,当該導電性材料をパターニングして活性層のソース・ドレイン領域に接続したコンタクト電極50を形成する工程と,
を備えた薄膜トランジスタの製造方法。」

2 引用文献2について
(1)引用文献2
原査定の拒絶の理由に引用された米国特許第6784034号明細書(以下,「引用文献2」という。)には,図面とともに,次の記載がある。(当審注。訳文は当審で作成した。以下同じ)

ア「1. Field of the Invention
The present invention relates to a method of fabricating a thin film transistor, and more particularly, to a method of fabricating a thin film transistor by crystallizing an amorphous silicon layer into a polysilicon layer, thereby providing a polysilicon thin film transistor. 」(Column1 Line 5-10)」
(訳:1.発明の分野
本発明は,薄膜トランジスタの製造方法に関し,より具体的には,アモルファスシリコン層を結晶化させポリシリコン層とする薄膜トランジスタの製造方法が提供されて,多結晶シリコン薄膜トランジスタを提供する。)(第1欄5-10行)

イ「FIG. 3A to FIG. 3D show a second example of fabricating a thin film transistor according to the related art. The following second example of the related art shows a method of fabricating a thin film transistor using the MILC technique.
Referring to FIG. 3A , an amorphous silicon layer is deposited on a substrate 30 , and then the amorphous silicon layer is etched to form an active layer 31 .
Referring to FIG. 3B , an oxide layer and an Mo layer are deposited on the active layer 31 and the substrate 30 in succession, and then, the Mo layer and the oxide layer are etched to form gate electrode 33 and gate insulating layer 32 on the active layer 31 .
Referring to FIG. 3C , impurities having a first conductivity type are doped in the active layer formed by the amorphous silicon layer to form a source region 31 S and a drain region 31 D in the active layer 31. Then, a nickel thin film 37 is deposited on the exposed and doped active layer.
Referring to FIG. 3D , a thermal treatment is performed on the resultant substrate comprising nickel thin film 37 at a temperature of about 500℃., to crystallize the amorphous silicon layer used as the active layer 31 into a polysilicon layer 31', thereby providing a polysilicon thin film transistor.
When performing the thermal treatment, a portion of the amorphous silicon layer that contacts the nickel thin film becomes nickel silicide 37'. The nickel silicide is used as a nucleus for crystallizing amorphous silicon into polysilicon. Silicon portions contacting nickel thin film 31 , for example, the source region 31 S and the drain region 31 D, are crystallized by MIC, and a nickel-free region, for example, a channel region 31 C, is crystallized by MILC. Here, a small amount of the nickel or nickel silicide contaminates the center of the channel region.
Therefore, the second example of the related art has the disadvantages of requiring long crystallization time and decreasing the characteristics of the thin film transistor due to contamination of the crystallized silicon layer by metal impurities, such as, nickel silicide. 」(Column2 Line17-56)」

(訳:図3Aから図3Dは,従来の薄膜トランジスタの製造の第2例として,MILC技術を用いた薄膜トランジスタの製造方法を示す図である。
図3Aを参照すると,基板30上に堆積される非晶質シリコン層,非晶質シリコン層をエッチングして活性層31を形成する。
図3Bを参照すると,酸化物層とMo層は,活性層31及び基板30上に堆積されている。そして,Mo層と酸化物層をエッチングして,活性層31上にゲート電極33及びゲート絶縁層32を形成する。
図3Cを参照すると,非晶質シリコン層により形成された活性層31に第1導電型を有する不純物をドープしてソース領域31Sおよびドレイン領域31Dを形成し,その後,ドープされた活性層上にニッケル薄膜37を形成する。
図3Dを参照すると,基板上に形成された活性層31となるポリシリコン層31'とニッケル薄膜37を,約500℃の温度で熱処理を行い,非晶質シリコン層を結晶化し,多結晶シリコン薄膜トランジスタを提供する。
熱処理を行う場合,ニッケル薄膜に接触する非晶質シリコン層の一部がニッケルシリサイド37'となる。ニッケルシリサイドはアモルファスシリコンを結晶化させるポリシリコンへの核として用いられる。ニッケル薄膜31と接触するシリコン部分,例えば,ソース領域31Sおよびドレイン領域31Dは,MICにより結晶化させるものであり,チャネル領域31Cについて,ニッケルの無い領域がMILCにより結晶化される。ここで,少量のニッケル又はニッケルのシリサイドは,チャネルの中央領域を汚染する。
第2の従来例は,より長いアニール結晶化時間を必要とし,金属不純物などのニッケルシリサイドによって結晶化されたシリコン層の汚染に起因し,薄膜トランジスタの特性を低下させるという欠点がある。」(第2欄17-56行)

ウ「FIG. 8A to FIG. 8E show a process of fabricating a thin film transistor according to a second embodiment of the present invention.
Referring to FIG. 8A, a first amorphous silicon layer for forming the active layer is formed on a substrate 800. An amorphous silicon layer of 1000 Å thickness is deposited on the substrate 800 by Low Pressure Chemical Vapor Deposition (LPCVD) at 480 . using Si_(2)H_(6), for example, and then is etched by photolithography to form the first amorphous silicon layer 81 as the active layer by an RIE system using SF_(6) gas and by using a mask for an active pattern.
The substrate 800 is prepared using glass substrate itself. The substrate 800 may be prepared by depositing an oxide layer 810 of 5000Åthick on silicon wafer having a first conductivity type, such as a p-type silicon wafer.
Referring to FIG. 8B , a gate insulating layer 82 and a second amorphous silicon layer for forming a gate electrode are formed on the first amorphous silicon layer 81.
An oxide layer of 1000 Åthickness is deposited by RF sputtering from an SiO2 target in a 20% oxygen-80% argon mixture and another amorphous silicon layer of 1000 Åthick is deposited by Plasma Enhanced Chemical Vapor Deposition (PECVD) at a temperature of 300℃. Then, the amorphous silicon layer is etched by photolithography using a mask for gate patterning to form gate electrode 83. The oxide layer is etched to form gate insulating layer 82.
Referring to FIG. 8C, impurities having a first conductivity type are doped at exposed portions of the first and second amorphous silicon layers 81 and 83. Then, nickel thin film 87 is formed on the exposed and doped silicon layers. As a result of doping, a source region and a drain region 81D are formed in the first amorphous silicon layer 81.
Ion doping using 3% B_(2)H_(6) is performed in exposed portions of the resultant substrate at room temperature. Then, nickel thin film of no more than 30 Åthickness is formed on the doped silicon layers 81 and 83. Here, the step of forming metal layers on the doped portions of the amorphous silicon layers can be performed before the step of doping impurities in exposed portions of the amorphous silicon layers. The nickel thin film layer may be replaced with a metal thin film formed by one or more of the transition metal material including Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Se, Ti, V, Cr, Mn, Zn, Au and Ag. Additional transition metal materials may be found in U.S. Pat. Nos. 5,605,846 and 5,654,203, for example.
Referring to FIG. 8D, thermal treatment and electric field are applied to the resultant substrate comprising nickel thin film 87 .
Electrodes 89 such as Au are formed on the resultant substrate and electric field is applied simultaneously with thermal treatment. Here, the Au electrodes may be replaced with metal electrodes formed by conventional metal material including Pt, Fe or Al.
As a result of applying the electric field and thermal treatment at a temperature below 500℃, the amorphous silicon layer is crystallized into polysilicon layer 81', thereby providing a polysilicon thin film transistor.
When performing thermal treatment, a portion of the amorphous silicon layer that contacts the nickel thin film becomes nickel silicide 87'. A portion of the nickel silicide is used as a nucleus for crystallizing amorphous silicon into polysilicon. Silicon portions contacting nickel thin film 81, for example, the source region 81' S and the drain region 81' D are crystallized by MIC, and the nickel-free region, for example, the channel region 81' C, is crystallized by FALC.
The nickel on the surface of the substrate is volatilized during thermal treatment. The nickel on the gate electrode is either volatilized or remains.
The crystallization rate of FALC is much faster than that of the crystallization method of the related arts. FALC shows the directionality in crystallization rate at the negative electrode is faster than that at the positive electrode. In FALC, NiSi_(2) phase is driven by the electric field. It seems that the advancing growth front will sweep across the channel region and stop at either the source or drain region depending on the polarity. Therefore, there is no metal contamination in the channel region in the thin film transistor fabricated according to the present invention.
When performing thermal treatment, the doped impurities in the active layer undergo activation.」(Column 6 Line18 - Column 7 Line32)

(訳:図8Aから図8Eは,本発明の第2の実施の形態に係る薄膜トランジスタの製造工程を示す図である。
図8Aを参照すると,活性層を形成するための第1のアモルファスシリコン層が,基板800上に形成されている。
厚さ1000Åのアモルファスシリコン層を基板800上に480℃のSi_(2)H_(6)を用いて減圧化学蒸着法(LPCVD)によって堆積し,例えば,フォトリソグラフィ法によりエッチングして,第1のアモルファスシリコン層81を形成し,SF_(6)
ガスを用いたRIE装置により,アクティブパターン用マスクを用いて活性層とする。
基板800は,ガラス基板自体を用いて準備される。基板800は,第1導電型を有するシリコンウエハ上に膜厚5000Åの酸化物層810を堆積させることによって準備することができ,P型シリコンウェーハである。
図8Bを参照すると,第1のアモルファスシリコン層81上にゲート絶縁層82,及びゲート電極を形成するための第2のアモルファスシリコン層を形成する。
20%酸素-80%アルゴン混合物内でSiO_(2)ターゲットからRFスパッタリングにより厚さ1000Åの酸化物層を形成し,さらに厚さ1000Åの他のアモルファスシリコン層を300℃の温度でプラズマ励起化学気相成長(PECVD)により蒸着される。その後,アモルファスシリコン層は,ゲートパターン形成用のマスクを用いてフォトリソグラフィ技術によりエッチングされゲート電極83を形成する。酸化膜層はエッチングすることにより,ゲート絶縁層82を形成する。
図8Cを参照すると,第1導電型の不純物が,第1及び第2のアモルファスシリコン層81および83の露出部分にドープされる。その後,ニッケル薄膜87がドープされたシリコン層上に形成される。その結果,第1のアモルファスシリコン層81にソース領域及びドレイン領域81Dが形成される。
3% B_(2)H_(6)を用いたイオンドーピングは,室温で得られた基板の露出された部分で行われる。そして,厚さ30Å以内のニッケル薄膜をドープシリコン層81,83上に形成する。ここでは,アモルファスシリコン層のドープ部分上に金属層を形成する工程は,アモルファスシリコン層の露出された部分に不純物を注入する工程の前に行うことができる。ニッケル薄膜層は,Cu,Ni,Fe,Co,Ru,Rh,Pd,Os,Ir,Pt,Se,Ti,V,Cr,Mn,Zn,Au,Agを含む遷移金属材料のうちの1つまたは複数によって形成された金属薄膜に置き換えてもよい。付加する遷移金属材料は,米国特許第5,605,846号及び第5,654,203号に例示されている。
図8Dを参照すると,ニッケル薄膜87を含む基板に対して,熱処理と電界印加がなされる。
得られた基板上に形成されるAu等の電極89には,熱処理と同時に電界が与えられる。ここで,Au電極はPt,FeやAlを含む従来の金属材料により形成された金属電極に置き換えてもよい。
500℃未満の温度で電界および熱処理を適用した結果として,アモルファスシリコン層をポリシリコン層81'へと結晶化してポリシリコン薄膜トランジスタを提供することができる。
熱処理を行う場合,ニッケル薄膜に接触する非晶質シリコン層の一部がニッケルシリサイド87'となる。ニッケルシリサイドの一部は,前記非晶質シリコンを結晶化させるポリシリコンへの核として用いられる。シリコン層に形成されるニッケル薄膜81,例えば,ソース領域81S及びドレイン領域81'DはMICにより結晶化され,ニッケルの無い領域,例えば,チャネル領域81'Cは,FALCにより結晶化される。
基板表面のニッケルは,熱処理時に揮発させる。ゲート電極上のニッケルは揮発させたり残したりする。
FALCの結晶化率は,従来技術の結晶化方法に比べて非常に早い。FALCは,負極での結晶化速度が正極でのそれより早くなる方向性を示している。FALCにおいて,NiSi_(2)相は電界によって駆動される。進行成長前線がチャネル領域を横切って掃引と極性に応じて,ソース/ドレイン領域の一方で停止すると考えられる。その結果,本発明によれば薄膜トランジスタにおけるチャネル領域の金属汚染は発生しなかった。
熱処理を行う場合は,活性層にドープされた不純物が活性化される。)(第6欄18行?第7欄32行)

(2)引用発明2
前記(1)の記載から,引用文献2には,以下の発明(以下,「引用発明2」という。)が記載されているものと認められる。

「TFTの製造方法において,第1のアモルファスシリコン層81上にゲート絶縁層82,及びゲート電極を形成するための第2のアモルファスシリコン層を形成し,
アモルファスシリコン層であるソース・ドレイン領域81S,81D及びゲート電極83にニッケル薄膜87を形成し,
次いで,アモルファスシリコン層に不純物を注入し,
熱処理により不純物を活性化する共に,ニッケル薄膜に接触する非晶質シリコン層の一部をニッケルシリサイド87'とし,当該ニッケルシリサイドの一部をアモルファスシリコン層を多結晶シリコンに結晶化する際の核として用いる,多結晶シリコンを形成する結晶化技術を利用したTFTの製造方法。」

3 引用文献3について
(1)引用文献3
原査定の拒絶の理由に引用された米国特許出願公開第2001/0018240号明細書(以下,「引用文献3」という。)には,図面とともに,次の記載がある。

ア「【0002】The present invention relates to a methods of fabricating a thin film transistor in which a metal silicide line generated from Metal Induced Lateral Crystallization is located at the outside of a channel region. 」
(訳:【0002】本発明は,チャネル領域の外側に配置されている金属誘起による横方向結晶化から発生した金属シリサイド線に薄膜トランジスタを製造する方法に関する。)

イ「【0007】 FIG. 1A to FIG. 1D show cross-sectional views of fabricating a TFT in which a silicon layer crystallized by MILC is used as a channel region.
【0008】Referring to FIG. 1A, an armophous silicon layer is deposited on an insulated substrate 100 on which a buffer layer has been formed. An active layer 10 is formed by patterning the armophous silicon layer by photolithography. A gate insulating layer 11 and a gate electrode 12 are formed on the active layer 10 by a conventional method.
【0009】Referring to FIG. 1B, a nickel film 13 having a thickness of 20 Å is deposited on the whole surface by sputtering. Accordingly, the active layer on which the gate electrode 12 is not formed is contacted with nickel.
【0010】Referring to FIG. 1C, a source 10S and a drain region 10D which are doped heavily with impurity are formed in the active layer 10 by ion-implantation. A channel region 10C lies between the source 10S and the drain 10D.
【0011】Referring to FIG. 10D, armophous silicon of the active layer 10 is crystallized by applying a thermal treatment of 300 to 500℃. to the substrate 100 after the above step. Consequently, A portion of armophous silicon of the source 10S and drain 10D on which the nickel film has been formed is crystallized by MIC, while the other portion of armophous silicon where the channel 10C has been formed is crystallized by MILC. 」

(訳:【0007】図1Aないし図1Dには,チャネル領域として用いられるMILCによって結晶化されたシリコン層にTFTの製造の断面図を示している。
【0008】図1Aを参照すると,アモルファスシリコン層は,バッファ層が形成された絶縁性基板100上に堆積される。フォトリソグラフィによりアモルファスシリコン層をパターニングして活性層10を形成する。従来の方法によって,活性層10上にゲート絶縁層11及びゲート電極12を形成する。
【0009】図1Bを参照すると,全面に,スパッタリング法により堆積される膜厚20Åのニッケル膜13を形成する。これにより,ゲート電極12が形成されていない活性層を,ニッケルと接触させる。
【0010】図1Cを参照すると,不純物が高濃度にドープされたソース10S及びドレイン領域10Dは,活性層10にイオン注入により形成されている。チャネル領域10Cは,ソース10S及びドレイン10の間にある。
【0011】図1Dを参照すると,活性層10のアモルファスシリコンは上記工程後の基板100に300から500℃の熱処理を加えることにより結晶化する。その結果,ニッケル膜が形成されたソース10Sとドレイン10Dのアモルファスシリコンの一部はMICにより結晶化する,流路10Cが形成されていたアモルファスシリコンの他の部分は,MILCにより結晶化される。)

(2)引用発明3
前記(1)の記載から,引用文献3には,以下の発明(以下,「引用発明3」という。)が記載されているものと認められる。

「TFTの製造方法において,
アモルファスシリコン層をパターニングして活性層10を形成し,
活性層10上にゲート絶縁層11及びゲート電極12を形成し,次いで,全面にスパッタリング法によりニッケル膜13を形成し,ゲート電極12が形成されていない活性層10をニッケルと接触させ,次いで,当該活性層10にイオン注入を行い,ソース10S及びドレイン領域10Dを形成し,
活性層10のアモルファスシリコン層に熱処理を加え,アモルファスシリコン層である活性層の一部を結晶化するMIC及びMILCを用いたTFTの製造方法。」

4 引用文献4について
(1)引用文献4
原査定の拒絶の理由に引用された特開2006-80054号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。

ア「【技術分野】
【0001】
本発明は有機電界発光表示素子及びその製造方法に係り,さらに詳細には画素電極を自動パターニングして工程を単純にすることができる有機電界発光表示素子及びその製造方法に関する。」

イ「【0018】
また,本発明の第2の特徴は,有機電界発光表示素子の製造方法であって,基板上部にゲート電極及びソース/ドレイン電極を含む薄膜トランジスタを形成する工程と,全体表面上部に前記ソース/ドレイン電極のうちいずれか一つの電極を露出させるビアコンタクトホールが具備される絶縁膜を形成する工程と,全体表面上部に前記ビアコンタクトホールを介して前記ソース/ドレイン電極のうちいずれか一つの電極に接続される反射膜を形成する工程と,フォトエッチング工程で前記反射膜をエッチングして反射膜パターンを形成すると共に,オーバーエッチングを進行させて前記反射膜パターンの縁下方の絶縁膜を所定厚さ除去してアンダーカットを形成する工程と,全体表面上部に画素電極用薄膜を形成して前記反射膜パターンの縁のアンダーカットの段差により分断されることによりパターニングされる画素電極を形成する工程と,前記画素電極上部に少なくとも発光層を含む有機膜を形成する工程と,前記有機膜上部に対向電極を形成する工程と,を含むことを要旨とする。」

ウ「【0040】
次に,全体表面上部に画素定義膜(図示せず)を形成して,フォトエッチング工程で画素定義膜をパターニングして発光領域を露出させる画素定義膜パターン290を形成する。
【0041】
続いて,画素定義膜パターン290に露出した発光領域に少なくとも発光層を含む有機膜284を形成する。この有機膜284は,低分子蒸着法またはレーザ熱転写法により形成することができる。この有機膜284は,電子注入層,電子輸送層,正孔注入層,正孔輸送層及び正孔抑制層から選択される少なくとも一つ以上の薄膜をさらに含む積層構造で形成することができる。」

(2)引用発明4
前記(1)の記載から,引用文献4には,以下の発明(以下,「引用発明4」という。)が記載されているものと認められる。

「基板上部にゲート電極及びソース/ドレイン電極を含む薄膜トランジスタを形成する工程と,全体表面上部に画素定義膜パターン290を形成する薄膜トランジスタの形成方法。」

5 引用文献5について
(1)引用文献5
原査定の拒絶の理由に引用された特開2002-151525号公報(以下,「引用文献5」という。)には,図面とともに,次の記載がある。

ア「【0001】
【発明の属する技術分野】本発明は薄膜トランジスタ(以下、TFTと言う)で構成された回路を有する半導体装置の作製方法に関する。例えば、液晶表示装置に代表される電気光学装置、及び電気光学装置を部品として搭載した電気機器の構成に関する。また、前記装置の作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、上記電気光学装置及び電気機器もその範疇にあるとする。」

イ「【0050】[実施例2]本実施例ではアクティブマトリクス基板の作製方法について図4?図5を用いて説明する。
【0051】図1(A)において基板300には,合成石英ガラス基板,バリウムホウケイ酸ガラスアルミノホウケイ酸ガラスなどの無アルカリガラスと言ったガラス基板を用いても良い。例えば,コーニング社製の7059ガラスや1737ガラスなどを好適に用いることが出来る。本実施例においては,1737ガラス基板を用いた。
【0052】次いで,基板300上に酸化珪素膜,窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜301を形成する。本実施例では下地膜301として2層構造を用いるが,前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。下地膜301の一層目としては,プラズマCVD法を用い,SiH_(4),NH_(3),及びN_(2)Oを反応ガスとして成膜される酸化窒化珪素膜301aを10?200nm(好ましくは50?100nm)形成する。本実施例では,膜厚50nmの酸化窒化珪素膜301a(組成比Si=32%,O=27%,N=24%,H=17%)を形成した。次いで,下地膜301のニ層目としては,プラズマCVD法を用い,SiH_(4),及びN_(2)Oを反応ガスとして成膜される酸化窒化珪素膜301bを50?200nm(好ましくは100?150nm)の厚さに積層形成する。本実施例では,膜厚100nmの酸化窒化珪素膜401b(組成比Si=32%,O=59%,N=7%,H=2%)を形成した。
【0053】次いで,下地膜上に半導体膜302を公知の手段(スパッタ法,LPCVD法,またはプラズマCVD法等)により10?200nm(好ましくは30?100nm)の厚さに成膜した後,所望の形状にパターニングして半導体層402?406を形成する。半導体膜の材料に限定はないが,好ましくは珪素または珪素ゲルマニウム(SiGe)合金などで形成すると良い。本実施例では,プラズマCVD法を用い,55nmの非晶質珪素膜を成膜した後,フォトリソグラフィ法を用いたパターニング処理によって,半導体層402?406を形成した。
【0054】また,半導体層402?406を形成した後,TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行なってもよい。
【0055】次いで,半導体層402?406を覆うゲート絶縁膜407を形成する。ゲート絶縁膜407はプラズマCVD法またはスパッタ法を用い,厚さを40?150nmとして珪素を含む絶縁膜で形成する。本実施例では,プラズマCVD法により110nmの厚さで酸化窒化珪素膜(組成比Si=32%,O=59%,N=7%,H=2%)で形成した。もちろん,ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく,他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【0056】また,酸化珪素膜を用いる場合には,プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO_(2)とを混合し,反応圧力40Pa,基板温度300?400℃とし,高周波(13.56MHz)電力密度0.5?0.8W/cm^(2)で放電させて形成することができる。このようにして作製される酸化珪素膜は,その後400?500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0057】次いで,図4(B)に示すように,ゲート絶縁膜407上に膜厚20?100nmの第1の導電膜408と,膜厚100?400nmの第2の導電膜400とを積層形成する。本実施例では,膜厚30nmのTaN膜からなる第1の導電膜408と,膜厚370nmのW膜からなる第2の導電膜409を積層形成した。TaN膜はスパッタ法で形成し,Taのターゲットを用い,窒素を含む雰囲気内でスパッタした。また,W膜は,Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF_(6))を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり,W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが,W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って,本実施例では,高純度のW(純度99.9999%)のターゲットを用いたスパッタ法で,さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより,抵抗率9?20μΩcmを実現することができた。
【0058】なお,本実施例では,第1の導電膜408をTaN,第2の導電膜409をWとしたが,特に限定されず,いずれもTa,W,Ti,Mo,Cu,Cr,Ndから選ばれた元素,または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また,リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また,AgPdCu合金を用いてもよい。また,第1の導電膜をタンタル(Ta)膜で形成し,第2の導電膜をW膜とする組み合わせ,第1の導電膜を窒化チタン(TiN)膜で形成し,第2の導電膜をW膜とする組み合わせ,第1の導電膜を窒化タンタル(TaN)膜で形成し,第2の導電膜をAl膜とする組み合わせ,第1の導電膜を窒化タンタル(TaN)膜で形成し,第2の導電膜をCu膜とする組み合わせとしてもよい。
【0059】次に,フォトリソグラフィ法を用いてレジストからなるマスク410?415を形成し,電極及び配線を形成するための第1のエッチング処理を行なう。第1のエッチング処理では第1及び第2のエッチング条件で行なう。本実施例では第1のエッチング条件として,ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い,エッチング用ガスにCF_(4)とCl_(2)とO_(2)とを用い,それぞれのガス流量比を25:25:10(sccm)とし,1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。ここでは,松下電器産業(株)製のICPを用いたドライエッチング装置(Model E645-□ICP)を用いた。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し,実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。
【0060】この後,レジストからなるマスク410?415を除去せずに第2のエッチング条件に変え,エッチング用ガスにCF_(4)とCl_(2)とを用い,それぞれのガス流量比を30:30(sccm)とし,1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し,実質的に負の自己バイアス電圧を印加する。CF_(4)とCl_(2)を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお,ゲート絶縁膜上に残渣を残すことなくエッチングするためには,10?20%程度の割合でエッチング時間を増加させると良い。
【0061】上記第1のエッチング処理では,レジストからなるマスクの形状を適したものとすることにより,基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15?45°となる。こうして,第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層417?422(第1の導電層417a?422aと第2の導電層417b?422b)を形成する。416はゲート絶縁膜であり,第1の形状の導電層417?422で覆われない領域は20?50nm程度エッチングされ薄くなった領域が形成される。
【0062】そして,レジストからなるマスクを除去せずに第1のドーピング処理を行ない,半導体層にn型を付与する不純物元素を添加する。(図5(A))ドーピング処理はイオンドープ法,若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を1×10^(13)?5×10^(15)atoms/cm^(2)とし,加速電圧を60?100keVとして行なう。本実施例ではドーズ量を1.5×10^(15)/cm^(2)とし,加速電圧を80keVとして行った。n型を付与する不純物元素として15族に属する元素,典型的にはリン(P)または砒素(As)を用いるが,ここではリン(P)を用いた。この場合,導電層417?421がn型を付与する不純物元素に対するマスクとなり,自己整合的に第1の高濃度不純物領域306?310が形成される。第1の高濃度不純物領域306?310には1×10^(20)?1×10^(21)atoms/cm^(3)の濃度範囲でn型を付与する不純物元素を添加する。
【0063】次いで,レジストからなるマスクを除去せずに第2のエッチング処理を行なう。ここでは,エッチングガスにCF_(4)とCl_(2)とO_(2)とを用い,W膜を選択的にエッチングする。この時,第2のエッチング処理により第2の導電層428b?433bを形成する。一方,第1の導電層417a?422aは,ほとんどエッチングされず,第2の形状の導電層428?433を形成する。
【0064】次いで,レジストからなるマスクを除去せずに,図5(C)に示すように,第2のドーピング処理を行なう。この場合,第1のドーピング処理よりもドーズ量を下げて,70?120keVの高い加速電圧で,n型を付与する不純物元素を導入する。本実施例ではドーズ量を1.5×10^(14)/cm^(2)とし,加速電圧を90keVとして行ない,図5(B)で形成された第1の高濃度不純物領域306?310より内側の半導体層に新たな不純物領域を形成する。第2のドーピング処理は第2の形状の導電層428?433をマスクとして用い,第2の導電層428b?433bの下方における半導体層にも不純物元素が導入され,新たに第2の高濃度不純物領域423a?427aおよび低濃度不純物領域423b?427bが形成される。
【0065】次いで,レジストからなるマスクを除去した後,新たにレジストからなるマスク434aおよび434bを形成して,図6(A)に示すように,第3のエッチング処理を行なう。エッチング用ガスにSF6およびCl_(2)とを用い,ガス流量比を50/10(sccm)とし,1.3Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成し,約30秒のエッチング処理を行なう。基板側(資料ステージ)には10WのRF(13.56MHz)電力を投入し,実質的には不の自己バイアス電圧を印加する。こうして,前記大3のエッチング処理により,pチャネル型TFTおよび画素部のTFT(画素TFT)のTaN膜をエッチングして,第3の形状の導電層435?438を形成する。
【0066】次いで,レジストからなるマスクを除去した後,第2の形状の導電層428,430および第2の形状の導電層435?438をマスクとして用い,ゲート絶縁膜416を選択的に除去して絶縁層439?444を形成する。(図6(B))
【0067】次いで,新たにレジストからなるマスク445a?445cを形成して第3のドーピング処理を行なう。この第3のドーピング処理により,pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域446,447を形成する。第2の導電層435a,438aを不純物元素に対するマスクとして用い,p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では,不純物領域446,447はジボラン(B_(2)H_(6))を用いたイオンドープ法で形成する。(図6(C))この第3のドーピング処理の際には,nチャネル型TFTを形成する半導体層はレジストからなるマスク445a?445cで覆われている。第1のドーピング処理及び第2のドーピング処理によって,不純物領域446,447にはそれぞれ異なる濃度でリンが添加されているが,そのいずれの領域においてもp型を付与する不純物元素の濃度を2×10^(20)?2×10^(21)atoms/cm^(3)となるようにドーピング処理することにより,pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では,pチャネル型TFTの活性層となる半導体層の一部が露呈しているため,不純物元素(ボロン)を添加しやすい利点を有している。
【0068】以上までの工程で,それぞれの半導体層に不純物領域が形成される。
【0069】次いで,レジストからなるマスク445a?445cを除去して金属元素の添加を行なって,金属含有層361を形成する。前記金属元素としては,ニッケル,またはパラジウム,または鉛等の金属元素があり,添加の方法は,プラズマ処理法や蒸着法,イオン注入法,スパッタ法,溶液塗布法等を利用すればよい。本実施例では,ニッケルを含む溶液を半導体層および導電層に保持させた。
【0070】次いで,図7(A)に示すように,加熱処理により,半導体層の結晶化および不純物元素の活性化を行なう。この活性化工程はファーネスアニール炉を用いる熱アニール法またはラピッドサーマルアニール法(RTA法)で行なう。熱アニール法としては,酸素濃度が1ppm以下,好ましくは0.1ppm以下の窒素雰囲気中で400?700℃,代表的には500?550℃で行えばよく,本実施例では550℃,4時間の熱処理で活性化処理を行った。」

ウ「【0073】次いで,第1の層間絶縁膜461を形成する。この第1の層間絶縁膜461としては,プラズマCVD法またはスパッタ法を用い,厚さを100?200nmとして珪素を含む絶縁膜で形成する。本実施例では,プラズマCVD法により膜厚150nmの酸化窒化珪素膜を形成した。もちろん,第1の層間絶縁膜461は酸化窒化珪素膜に限定されるものでなく,他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【0074】そして,3?100%の水素を含む雰囲気中で,300?550℃で1?12時間の熱処理を行ない,半導体層を水素化する工程を行なう。本実施例では水素を約3%の含む窒素雰囲気中で410℃,1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として,プラズマ水素化(プラズマにより励起された水素を用いる)を行なっても良い。
【0075】次いで,第1の層間絶縁膜461上に無機絶縁膜材料または有機絶縁物材料から成る第2の層間絶縁膜462を形成する。本実施例では,膜厚1.6μmのアクリル樹脂膜を形成したが,粘度が10?1000cp,好ましくは40?200cpのものを用い,表面に凸凹が形成されるものを用いた。」

エ「【0078】そして,駆動回路506において,各不純物領域とそれぞれ電気的に接続する配線463?467を形成する。なお,これらの配線は,膜厚50nmのTi膜と,膜厚500nmの合金膜(AlとTiとの合金膜)との積層膜をパターニングして形成する。
【0079】また,画素部507においては,画素電極470,ゲート配線469,接続電極468を形成する。(図7(B))この接続電極468によりソース配線(443bと449の積層)は,画素TFTと電気的な接続が形成される。また,ゲート配線469は,画素TFTのゲート電極と電気的な接続が形成される。また,画素電極470は,画素TFTのドレイン領域442と電気的な接続が形成され,さらに保持容量を形成する一方の電極として機能する半導体層458と電気的な接続が形成される。また,画素電極471としては,AlまたはAgを主成分とする膜,またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【0080】以上の様にして,nチャネル型TFT501とpチャネル型TFT502からなるCMOS回路,及びnチャネル型TFT503を有する駆動回路506と,画素TFT504,保持容量505とを有する画素部507を同一基板上に形成することができる。こうして,アクティブマトリクス基板が完成する。」

オ 図4?図7には,以下の事項が記載されている。
「基板300上に酸化珪素膜,窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜301を形成するステップと(図4A),
下地膜301上に半導体膜302を成膜した後,所望の形状にパターニングして半導体層402?406を形成するステップと,
半導体層402?406を覆うゲート絶縁膜407を形成するステップと,
TaN膜からなる第1の導電膜408と,W膜からなる第2の導電膜409を積層形成し(図4B),第1のエッチング処理により第1の導電層及び第2の導電層の端部をテーパー形状とし(図5A),その後半導体層に第1のドーピング処理を行い(図5B),第2のエッチング処理により第2の形状にパターニングした導電層428?433を形成し,その後半導体層に第2のドーピング処理を行い(図5C),第3のエッチング処理により,第3の形状にパターニングした導電層435?438を形成するステップと(図6A),
ゲート絶縁膜416を選択的に除去して絶縁層439?444を形成し(図6B),半導体層に第3のドーピング処理を行ない(図6C),その後ニッケルを含む金属含有層361を形成し,加熱処理により,半導体層の結晶化および不純物元素の活性化を行なうステップと(図7A),
半導体層のソース・ドレイン領域を形成する各不純物領域とコンタクトするためのコンタクトホールを第1の層間絶縁膜461,第2の層間絶縁膜462に形成するステップと,
当該コンタクトホール内に各不純物領域とそれぞれ電気的に接続する配線463?467を形成し,当該配線をパターニングして,当該コンタクホールを介して,ソース・ドレイン電極を形成するステップと(図7C),
を備えたTFTの製造方法。」

(2)引用発明5
前記(1)の記載において,「第1の導電膜」及び「第2の導電膜」はゲート電極として機能すると共に,製造工程においては,不純物のイオン注入過程におけるセルフアライン用マスクとして用いるためにエッチングによりその形状を「パターニング」をしている点を考慮すると,引用文献5には,以下の発明(以下,「引用発明5」という。)が記載されているものと認められる。
「TFTの製造方法であって,
基板300上に酸化珪素膜,窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜301を形成するステップと,
下地膜301上に半導体膜302を成膜した後,所望の形状にパターニングして半導体層402?406を形成するステップと,
半導体層402?406を覆うゲート絶縁膜407を形成するステップと,
TaN膜からなる第1の導電膜408と,W膜からなる第2の導電膜409を積層形成し,第1のエッチング処理により第1の導電層及び第2の導電層の端部をテーパー形状にパターニングし,その後半導体層に第1のドーピング処理を行い,第2のエッチング処理により第2の形状にパターニングした導電層428?433を形成し,その後半導体層に第2のドーピング処理を行い,第3のエッチング処理により,第3の形状にパターニングした導電層435?438を形成するステップと,
ゲート絶縁膜416を選択的に除去して絶縁層439?444を形成し,半導体層に第3のドーピング処理を行ない,その後ニッケルを含む金属含有層361を形成し,加熱処理により,半導体層の結晶化および不純物元素の活性化を行なうステップと,
半導体層のソース・ドレイン領域を形成する各不純物領域とコンタクトするためのコンタクトホールを第1の層間絶縁膜461,第2の層間絶縁膜462をパターニングして形成するステップと,
当該コンタクトホール内に各不純物領域とそれぞれ電気的に接続する合金膜を形成し,当該合金膜をソース・ドレイン領域と接続する配線463?467にパターニングするステップと,
を備えたTFTの製造方法。」

第6 対比・判断
1 本願発明1について
(1)引用文献1を主引例とした場合
ア 本願発明1と引用発明1との対比
(ア)引用発明1の「絶縁基板40」,「ゲート絶縁膜42」,「ゲート電極43」は,各々本願発明1の「基板」,「ゲート絶縁膜」,「ゲート電極」に相当する。
(イ)引用発明1の「下部絶縁層」は,基板と非晶質Si層41の間に形成されるので本願発明1の「バッファ層」に相当する。
(ウ)引用発明1の「非晶質Si層41」は,薄膜トランジスタの活性領域として機能する層のパターニングする前の層であるから,本願発明1の「活性層」に相当する。
(エ)引用発明1の「活性層」は,薄膜トランジスタの活性領域として機能する層であるから,本願発明1の「活性領域」に相当する。
(オ)引用発明1の「コンタクト絶縁層44」は,,薄膜トランジスタの上部に形成され,ソース・ドレイン領域へのコンタクトホールが形成されることから,本願発明の「誘電体層」に相当する。
(カ)引用発明1の「MILCを誘導する金属層46としてのニッケル」は,MILCを誘導することから,本願発明1の「Ni金属」に相当する。
(キ)引用発明1の「コンタクトホール」は,ソース・ドレイン領域との電気的接続のために形成されているものであるから,本願発明1の「ソース・ドレインコンタクトホール」に相当する。
(ク)引用発明1の「コンタクトホールが形成されているコンタクト絶縁膜44全体に形成された金属又はドープされたポリシリコン等の導電性材料」は,コンタクホールを介してソース・ドレイン領域に形成される導電層であるから,本願発明1の「ソース・ドレイン金属層」に相当する。
(ケ)引用発明1の「コンタクト電極50」は,コンタクトホールを介して活性層のソース・ドレイン領域と電気的に接続していることから,本願発明1の「ソース・ドレイン電極」に相当する。
(コ)引用発明1の「熱処理による活性化処理」は,本願発明1の「高温でアニールするステップ」に相当する。
(サ)引用発明1の「非晶質Si層41をパターニングする工程」は,薄膜トランジスタの活性領域を形成する工程であるから,本願発明1の「第一のパターニング工程」に相当する。
(シ)引用発明1の「パターニング工程によって,ゲート電極43を形成する工程」は,ゲート電極に対するパターニングであるから,本願発明1の「第二のパターニング工程」に相当する。
(ス)引用発明1の「コンタクト絶縁層44をパターニング」する工程は,コンタクトホールに対するパターニングであるから,本願発明1の「第四のパターニング工程」に相当する。
(セ)引用発明1の「コンタクト電極50をパターニングによって形成する工程」は,ソース・ドレイン電極に対するパターニングであるから,本願発明1の「第五のパターニング工程」に相当する。

すると,本願発明1と引用発明1とは,下記(ソ)の点で一致し,下記(タ)の点で相違すると認められる。

(ソ)一致点
基板上にバッファ層及び活性層を順に形成し,活性層に対する第一のパターニング工程によって活性領域を形成するステップと,
ゲート絶縁層を形成し,第二のパターニング工程によってゲート電極を順に形成するステップと,
第四のパターニングによって,ソース・ドレインコンタクトホールを有する誘電体層を形成するステップと,
ソース・ドレイン領域にNi金属を形成するステップと,
ソース・ドレイン金属層を形成し,前記ソース・ドレイン金属層に対する第五のパターニング工程を行う事ことによって,ソース・ドレインコンタクトホールを介してソース・ドレイン電極を形成するステップと,
を備えた薄膜トランジスタの製造方法。

(タ)相違点
相違点(1)
本願発明1では,第三のパターニング工程によってゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積するのに対して,引用発明1では,第三のパターニング工程が存在しない点。

相違点(2)
本願発明1では,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積し,Ni堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して,引用発明1では,Niゲート電極43をマスクに非晶質Si層41にイオン注入を行いソース41S,ドレイン41Dを形成する点。

イ 相違点についての判断
相違点(1)について検討する。
引用文献2ないし4には,いずれも「第三のパターニング工程において,ゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積する」工程について記載も示唆も無い。
当該相違点は,MILC法を用いて低温多結晶シリコンTFTの薄膜トランジスタを製造する際,5回のパターニング工程を有する薄膜トランジスタの製造方法において,第三番目のパターニング工程として必須なプロセス工程の一つとして位置づけられおり,当該相違点に関するプロセスを第三のパターニング工程に割り当てることによって,5回のパターニング工程を有する薄膜トランジスタの製造方法を可能にするものである。
そして,本願発明1は,当該相違点に係る工程を備えることにより,5回のフォトリソグラフィ工程のみを用い,工程を簡単化し,生産コストを低下させ,歩留まりを向上させる薄膜トランジスタの製造方法を提供するという有利な効果を奏している。また,当該薄膜トランジスタの製造方法は,再結晶化技術として優れている金属横方向誘起技術によって多結晶シリコンの結晶化を実現し,低温多結晶シリコン層をゲート電極とすることで,ゲート誘電体との界面が改善され,閾値電圧を低下させて漏洩電流を低減することができ,工程を簡単化し,デバイスの性能を向上させるという格別な効果(本願明細書段落【0046】を参照)を奏するものである。

ウ まとめ1(引用発明1を主引例とした場合)
したがって,本願発明1は,他の相違点を検討するまでも無く、引用文献1に記載された発明に基づいて,引用文献2ないし引用文献4に記載された発明を考慮しても,当業者が容易に発明をすることができたとはいえない。

(2)引用文献5を主引例とした場合
ア 本願発明1と引用発明5との対比
(ア)引用発明5の「TFT],「基板300」,「ゲート絶縁膜407」,は,各々本願発明1の「薄膜トランジスタ」,「基板」,「ゲート絶縁膜」に相当する。
(イ)引用発明5の「酸化珪素膜,窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜301」は,基板300と半導体膜302の間に形成されるから,本願発明1の「バッファ層」に相当する。
(ウ)引用発明5の「半導体膜302」は,活性層として機能するパターニング前の層なので,本願発明1の「活性層」に相当する。
(エ)引用発明5の「半導体層402?406」は,「半導体膜302」をパターニングした後の層なので,本願発明1の「活性領域」に相当する。
(オ)引用発明5の「第3の形状の導電層435?438」は,TFTトランジスタのゲート電極として機能するから,本願発明1の「ゲート電極」に相当する。
(カ)引用発明5の「ニッケルを含む金属含有層361」は,加熱処理により半導体層の結晶化に寄与する層であるから,本願発明1の「Ni金属」に相当する。
(キ)引用発明5の「各不純物領域とそれぞれ電気的に接続する合金膜」は,ソース・ドレイン領域と電気的接続をするためのコンタクトホール内に形成されているものであるから,本願発明1の「ソース・ドレイン金属層」に相当する。
(ク)引用発明5の「配線463?467」は,TFTのソース・ドレイン電極として機能するから,本願発明1の「ソース・ドレイン電極」に相当する。
(ケ)引用発明5の「第1の層間絶縁膜461,第2の層間絶縁膜462」は,TFT上に形成され,コンタクトホールが形成される絶縁膜であるから,本願発明1の「誘電体層」に相当する。
(コ)引用発明5の「コンタクトホール」は,第1の層間絶縁膜461,第2の層間絶縁膜462に対して,半導体層のソース・ドレイン領域を形成する各不純物領域とコンタクトするために形成されているものであるから,本願発明1の「ソース・ドレインコンタクホール」に相当する。
(サ)引用発明5の「加熱処理によって半導体層の結晶化及び不純物元素の活性化を行うステップ」は,半導体層を活性化するための熱処理であるから,本願発明1の「高温でアニールするステップ」に相当する。
(シ)引用発明5の「半導体膜302を成膜した後,所望の形状にパターニングして半導体層402?406を形成するステップ」は,薄膜トランジスタの活性領域を形成するパターニングなので,本願発明1の「第一のパターニング工程」に相当する。
(ス)引用発明5の「コンタクトホールを第1の層間絶縁膜461,第2の層間絶縁膜462をパターニングして形成するステップ」は,前記(コ)を考慮すると,ソース・ドレインコンタクトホールを形成する工程なので,本願発明1の「第四のパターニング工程」に相当する。
(セ)引用発明5の「合金膜をソース・ドレイン領域と接続する配線463?467にパターニングするステップ」は,ソース・ドレイン電極を形成する工程なので,前記(ク)を考慮すると,「第五のパターニング工程」に相当する。

してみると,本願発明1と引用発明5とは,下記(ソ)の点で一致し,下記(タ)の点で相違すると認められる。

(ソ)一致点
薄膜トランジスタの製造方法であって,
基板上にバッファ層及び活性層を順に形成し,活性層に対する第一のパターニング工程によって活性領域を形成するステップと,
ゲート絶縁層を形成し,ゲート電極を順に形成するステップと,
ソース・ドレイン領域及びゲート電極にNi金属を堆積する工程と,高温でアニールするステップと,
第四のパターニング工程によってNi堆積ウィンドと1つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと,
ソース・ドレイン金属層を形成し,前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって,ソース・ドレインコンタクトホールを介してNi堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと,を備えることを特徴とする薄膜トランジスタの製造方法。

(タ)相違点
相違点(1)
本願発明1では,第二のパターニング工程によってゲート電極を形成するのに対して,引用発明5では,ゲート電極として機能する第1の導電層及び第2の導電層に対して,第1のエッチング処理により端部をテーパー形状にパターニングし,第2のエッチング処理により第2の形状にパターニングして導電層428?433を形成し,第3のエッチング処理により,第3の形状にパターニングした導電層435?438を形成する,合計して3回のパターニング工程を経てゲート電極を形成する点。

相違点(2)
本願発明1では,第三のパターニング工程によってゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積するのに対して,引用発明5では,第三のパターニングに相当する工程が存在しない点。

相違点(3)
本願発明1では,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積し,Ni堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して,引用発明5では,第1ないし第3のドーピング処理をした後に,ソース・ドレイン領域及びゲート電極にNi金属を堆積する点。

イ 相違点についての判断
相違点(1)について検討する。
引用文献5において,ゲート電極を形成するにあたり3回パターニングしている理由は,セルフアラインのマスクとなるゲート電極の形状を積極的に加工して活性層となるソース・ドレイン領域の不純物濃度を詳細に制御するためである。当該理由を考慮すると,引用文献5において,薄膜トランジスタの製造方法として,パターニング回数を削減するという本願発明1が目指す技術的思想は認められない。
また,引用文献2及び引用文献3においても,金属横方向誘起技術を用いた薄膜トランジスタの製造方法として,ゲート電極の形成のためのパターニングを含めて,パターニング工程を5回で実現する点について記載も示唆も無い。
さらに,本願発明は,ゲート電極を形成する工程を第二のパターニング工程を含めて,薄膜トランジスタの製造方法に必要なパターニングの工程を5回とすることで,工程を簡単化し,生産コストを低下させ,歩留まりを向上させる有利な効果を奏している。そして,当該薄膜トランジスタの製造方法は,再結晶化技術として優れている金属横方向誘起技術によって多結晶シリコンの結晶化を実現し,低温多結晶シリコン層をゲート電極とすることで,ゲート誘電体との界面が改善され,閾値電圧を低下させて漏洩電流を低減することができ,工程を簡単化し,デバイスの性能を向上させるという格別な効果(本願明細書段落【0046】を参照)を奏するものである。

ウ まとめ2(引用文献5を主引例とした場合)
したがって,本願発明1は,他の相違点を検討するまでも無く、引用文献5に記載された発明に基づいて,引用文献2及び引用文献3に記載された発明を考慮しても,当業者が容易に発明をすることができたとはいえない。

(3)本願発明1に関するまとめ
前記(1),(2)の検討から,本願発明1は,引用文献1に記載された発明に基づいて引用文献2ないし4の記載を考慮した場合,また,引用文献5に記載された発明に基づいて引用文献2および3を考慮した場合を含み,,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

2 本願発明2ない4について
本願発明2ないし本願発明4は,本願発明1の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1のとおり,本願発明1が引用文献1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明2ないし本願発明4についても,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

3 本願発明5について
(1)引用文献1を主引例とした場合
ア 本願発明5と引用発明1との対比
前記1(1)アを参照すると、本願発明5と引用発明1とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
基板上にバッファ層及び活性層を順に形成し,活性層に対する第一のパターニング工程によって活性領域を形成するステップと,
ゲート絶縁層を形成し,第二のパターニング工程によってゲート電極を順に形成するステップと,
第四のパターニングによって,ソース・ドレインコンタクトホールを有する誘電体層を形成するステップと,
ソース・ドレイン領域にNi金属を形成するステップと,
ソース・ドレイン金属層を形成し,前記ソース・ドレイン金属層に対する第五のパターニング工程を行う事ことによって,ソース・ドレインコンタクトホールを介してソース・ドレイン電極を形成するステップと,
を備えた薄膜トランジスタの製造方法。

(イ)相違点
相違点(1)
本願発明5では,第三のパターニング工程によってゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積するのに対して,引用発明1では,第三のパターニング工程が存在しない点。

相違点(2)
本願発明5では,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積し,Ni堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して,引用発明1では,Niゲート電極43をマスクに非晶質Si層41にイオン注入を行いソース41S,ドレイン41Dを形成する点。

相違点(3)
本願発明5では、画素画成・絶縁層を形成し、画素アレイを形成するステップとを備えたアレイ基板の製造方法であるのに対して、引用発明1では、当該ステップを有さず、薄膜トランジスタの製造方法である点。

イ 相違点についての判断
本願発明5は,本願発明1に「画素画成・絶縁層を形成し,画素アレイを形成するステップ」という工程(相違点(3)参照)を追加した「アレイ基板の製造方法」に関する発明であるから、本願発明5と本願発明1との間で共通した構成に生じている相違点(1)についての判断は、本願発明1において検討した前記1(1)イの判断が当てはまる。

ウ まとめ1(引用発明1を主引例とした場合)
本願発明5は,引用文献1に記載された発明に基づいて,引用文献2ないし引用文献4に記載された発明を考慮しても,当業者が容易に発明をすることができたとはいえない。

(2)引用文献5を主引例とした場合
ア 本願発明5と引用発明5との対比
引用発明5は、複数の薄膜トランジスタが基板300上に形成されていることから、複数の薄膜トランジスタが基板上に形成された「アレイ基板の製造方法」に関する発明が記載されている点、及び前記1(2)アを参照すると、本願発明5と引用発明5とは,下記(ア)の点で一致し,下記(イ)の点で相違する。

(ア)一致点
アレイ基板の製造方法であって,
基板上にバッファ層及び活性層を順に形成し,活性層に対する第一のパターニング工程によって活性領域を形成するステップと,
ゲート絶縁層を形成し,ゲート電極を順に形成するステップと,
ソース・ドレイン領域及びゲート電極にNi金属を堆積する工程と,高温でアニールするステップと,
第四のパターニング工程によってNi堆積ウィンドと1つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと,
ソース・ドレイン金属層を形成し,前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって,ソース・ドレインコンタクトホールを介してNi堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと,を備えることを特徴とするアレイ基板の製造方法。

(イ)相違点
相違点(1)
本願発明5では,第二のパターニング工程によってゲート電極を形成するのに対して,引用発明5では,ゲート電極として機能する第1の導電層及び第2の導電層に対して,第1のエッチング処理により端部をテーパー形状にパターニングし,第2のエッチング処理により第2の形状にパターニングして導電層428?433を形成し,第3のエッチング処理により,第3の形状にパターニングした導電層435?438を形成する,合計して3回のパターニング工程を経てゲート電極を形成する点。

相違点(2)
本願発明5では,第三のパターニング工程によってゲート絶縁層内にNi堆積ウィンドを形成し,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積するのに対して,引用発明5では,第三のパターニングに相当する工程が存在しない点。

相違点(3)
本願発明5では,Ni堆積ウィンド内及びゲート電極上にNi金属を堆積し,Ni堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して,引用発明5では,第1ないし第3のドーピング処理をした後に,ソース・ドレイン領域及びゲート電極にNi金属を堆積する点。

相違点(4)
本願発明5では,画素画成・絶縁層を形成し,画素アレイを形成するステップを有するのに対して、引用発明5では、当該ステップに相当するステップを有しない点。

イ 相違点についての判断
引用文献1を主引例とした際の検討と同様に、本願発明5は,本願発明1に「画素画成・絶縁層を形成し,画素アレイを形成するステップ」という工程(相違点(4)参照)を追加した「アレイ基板の製造方法」に関する発明であるから、本願発明5と本願発明1との間で共通した構成に生じている相違点(1)についての判断は、本願発明1において検討した前記1(2)イの判断が当てはまる。

ウ まとめ2(引用文献5を主引例とした場合)
したがって,本願発明5は,引用文献5に記載された発明に基づいて,引用文献2及び引用文献3に記載された発明を考慮しても,当業者が容易に発明をすることができたとはいえない。

(3)本願発明5に関するまとめ
前記(1),(2)の検討から,本願発明5は,引用文献1に記載された発明に基づいて引用文献2ないし4の記載を考慮した場合,また,引用文献5に記載された発明に基づいて引用文献2および3を考慮した場合を含み,,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

4 本願発明6について
本願発明6は,本願発明5の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記3のとおり,本願発明5が引用文献1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明6についても,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

第7 原査定について
審判請求時の補正により,請求項1の「薄膜トランジスタの製造方法」及び請求項5の「基板アレイの製造方法」について,各々「第一のパターニング工程」,「第二のパターニング工程」,「第三のパターニング」,「第四のパターニング工程」及び「第五のパターニング工程」を追記し,各製造工程をパターニング工程に対応して明らかにしたものである。
前記第6の1ないし4のとおり、本願の請求項1ないし6に係る発明は、当業者が,拒絶査定において引用された引用文献1ないし引用文献5に基づいて,容易に発明することができたものとはいえない。
したがって,原査定を維持することはできない。

第8 むすび
本願発明1ないし本願発明6は,引用文献1ないし引用文献5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
したがって,原査定の理由を維持することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-09-15 
出願番号 特願2015-518783(P2015-518783)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 川原 光司篠原 功一市川 武宜  
特許庁審判長 深沢 正志
特許庁審判官 飯田 清司
大嶋 洋一
発明の名称 薄膜トランジスタ、アレイ基板及びその製造方法  
代理人 村山 靖彦  
代理人 実広 信哉  
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