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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
審判 査定不服 5項独立特許用件 取り消して特許、登録 G11C
管理番号 1332183
審判番号 不服2016-12215  
総通号数 214 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-10-27 
種別 拒絶査定不服の審決 
審判請求日 2016-08-11 
確定日 2017-09-26 
事件の表示 特願2011-276510「不揮発性デュアルポートメモリ」拒絶査定不服審判事件〔平成25年 6月27日出願公開,特開2013-127829,請求項の数(2)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1.手続の経緯
本願は,平成23年12月16日の出願であって,平成27年10月7日付けで拒絶理由が通知され,平成27年12月11付けで意見書が提出されると共に手続補正が提出され,平成28年5月13日付けで拒絶査定(原査定)がされ,これに対し,平成28年8月11日付けで拒絶査定不服審判の請求がされると同時に手続補正がされ,平成29年4月12日付けで拒絶理由通知(以下,「当審拒絶理由」という。)がされ,平成29年6月19日付けで意見書とともに手続補正がされ,平成29年7月26日付けで拒絶理由通知(以下,「当審拒絶理由(軽微な誤記)」という。)がされ,平成29年8月4日付けで意見書と共に手続補正がされたものである。

第2.原査定の概要
原査定(平成28年5月13日付け拒絶査定)の概要は次のとおりである。
『(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

・請求項 1,2,4,5
・引用文献等 1-4

＜引用文献等一覧＞
1.特開2007-213639号公報
2.特開平05-028770号公報(周知技術を示す文献)
3.特開2010-140526号公報
4.特開2005-260014号公報(周知技術を示す文献;新たに引用された文献)

＜拒絶の理由を発見しない請求項＞
平成27年12月11日付け手続補正書による補正後の請求項(3,6)に係る発明については,現時点では,拒絶の理由を発見しない。』

第3.当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。
『1.この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
2.この出願は,明細書,特許請求の範囲及び図面の記載が下記の点で不備のため,特許法第36条第6項第1号及び第2号に規定する要件を満たしていない。

記
引用文献等一覧
引用文献1;特開2010-123157号公報
引用文献2;特開2007-213639号公報
引用文献3;特開2005-166210号公報
引用文献4;特開平5-28770号公報 』

第4.本願発明
本願請求項1?2に係る発明(以下,それぞれ「本願発明1」?「本願発明2」という。)は,平成29年8月4日付けの手続補正で補正された特許請求の範囲の請求項1?2に記載された事項により特定される発明であり,本願発明1?2は以下のとおりの発明である。

「【請求項1】
第1ポート用ビット線と共通ノードとの間に介挿され,第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと,
第2ポート用ビット線と前記共通ノードとの間に介挿され,第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと,
前記共通ノードとソース線との間に介挿された抵抗変化型素子とを有した不揮発性メモリセルを複数使用した不揮発性メモリセルアレイと,
前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧(1.2V)を与えるとともに,前記ソース電圧よりも低い選択電圧(0.5V)を前記第1ポート用ワード線または前記第2ポート用ワード線に与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせ,前記第1ポート用ビット線または前記第2ポート用ビット線に流れる電流量から前記第1の論理値または前記第2の論理値のいずれであるかを判定するセンスアンプと,
を備えた不揮発性デュアルポートメモリにおいて,
前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧(1.2V)を与えるとともに,書き込み電圧(0V)を前記第1ポート用ビット線または前記第2ポート用ビット線に与え,前記データが第1の論理値(“0”)を有する場合には,第1ポート用ワード線または第2ポート用ワード線に第1の選択電圧(1.0V)を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を結晶化させて前記第1の論理値を書き込み,前記データが第2の論理値(“1”)を有する場合には,前記第1の選択電圧より高い電圧値の第2の選択電圧(1.2V)を前記第1ポート用ワード線または前記第2ポート用ワード線に与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を非結晶化させて前記第2の論理値を書き込むことを特徴とする不揮発性デュアルポートメモリ。
【請求項2】
複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって,
前記不揮発性メモリセルアレイは,
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第1ポート用ワード線と,
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第2ポート用ワード線と,
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第1ポート用ビット線と,
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第2ポート用ビット線とを有し,
前記複数の不揮発性メモリセルの各々は,
各々が属する列に対応した第1ポート用ビット線と各々の共通ノードとの間に介挿され,各々が属する行の第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと,
各々が属する列に対応した第2ポート用ビット線と各々の共通ノードとの間に介挿され,各々が属する行の第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと,
前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し,
前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され,該共通ソース線には前記不揮発性デュアルポートメモリに対する高電位側電源電圧がソース電圧として与えられ,
前記不揮発性デュアルポートメモリは,
前記複数の第1ポート用ワード線のうち第1ポート用行アドレスが示す行に対応した第1ポート用ワード線に前記第1ポート用選択トランジスタをONさせる行選択電圧を出力する第1ポート用行デコーダと,
前記複数の第2ポート用ワード線のうち第2ポート用行アドレスが示す行に対応した第2ポート用ワード線に前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する第2ポート用行デコーダと,
第1ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第1ポート用ビット線との間に各々介挿された複数の第1ポート用カラム選択スイッチと,第2ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第2ポート用ビット線との間に各々介挿された複数の第2ポート用カラム選択スイッチとを有し,前記複数の第1ポート用カラム選択スイッチおよび前記複数の第2ポート用カラム選択スイッチがCMOSトランスファゲートにより各々構成されたカラムゲート部と,
前記複数の第1ポート用カラム選択スイッチのうち第1ポート用列アドレスが示す列に対応した第1ポート用カラム選択スイッチをONさせる列選択電圧を出力する第1ポート用列デコーダと,
前記複数の第2ポート用カラム選択スイッチのうち第2ポート用列アドレスが示す列に対応した第2ポート用カラム選択スイッチをONさせる列選択電圧を出力する第2ポート用列デコーダと,
第1ポートを介したデータ書き込み時に,前記ソース電圧(1.2V)から所定の電圧だけ負方向に隔たった書き込み電圧(0V)を前記第1ポート用データ線に与え,第1ポートを介したデータ読み出し時に前記第1ポート用データ線を切り離す第1ポート用書き込みドライバと,
第2ポートを介したデータ書き込み時に,前記書き込み電圧を前記第2ポート用データ線に与え,第2ポートを介したデータ読み出し時に前記第2ポート用データ線を切り離す第2ポート用書き込みドライバと,
第1ポートを介したデータ読み出し時に前記第1ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第1ポート用センスアンプと,
第2ポートを介したデータ読み出し時に前記第2ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第2ポート用センスアンプとを具備し,
前記第1ポート用行デコーダは,第1ポートを介したデータ書き込みにおいて書き込むべきデータが第1の論理値(“0”)を有する場合には,所定の電圧値の第1の行選択電圧(1.0V)を出力することにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ,書き込むべきデータが第2の論理値(“1”)を有する場合には,前記第1の行選択電圧より高い電圧値の第2の行選択電圧(1.2V)を出力することにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ,第1ポートを介したデータ読み出しにおいて,アクセス先の前記第1ポート用選択トランジスタをONさせる行選択電圧(1.2V)を出力する際に,前記ソース電圧より低い電圧(0.5V)を出力し,前記第2ポート用行デコーダは,第2ポートを介したデータ書き込みにおいて書き込むべきデータが第1の論理値を有する場合には,前記第1の行選択電圧を出力することにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ,書き込むべきデータが第2の論理値を有する場合には,前記第2の行選択電圧を出力することにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ,第2ポートを介したデータ読み出しにおいて,アクセス先の前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する際に,前記ソース電圧より低い電圧(0.5V)を出力することを特徴とする不揮発性デュアルポートメモリ。」

第5.引用文献,引用発明等
1.引用文献1について
当審拒絶理由に引用され,本願出願前に頒布され公衆通信回線を通して閲覧可能となった,特開2010-123157号公報(以下,「引用文献1」という。)には,図面と共に次の事項が記載されている。

ア.「【特許請求の範囲】
【請求項1】
複数のワード線と,複数のビット線と,前記ワード線及び前記ビット線の交点に配置された複数のDRAMセルと,対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと,前記複数のセンスアンプにそれぞれ割り当てられた第1及び第2のカラムスイッチとを有するメモリセルアレイと,
それぞれ前記第1及び第2のカラムスイッチを介して前記複数のセンスアンプに接続された第1及び第2のデータラインと,
前記メモリセルアレイに入力されるライトデータ及び前記メモリセルアレイから出力されるリードデータをいずれも入出力可能な第1及び第2のポートと,
前記第1及び第2のポートと前記第1及び第2のデータラインを接続する入出力回路と,を備えることを特徴とする半導体記憶装置。
【請求項2】
前記複数のワード線は,前記第1及び第2のポートに対して共通に設けられていることを特徴とする請求項1に記載の半導体記憶装置。
…(中略)…
【請求項4】
前記入出力回路は,
前記第1のポートに入力された前記ライトデータを前記第1のデータラインに供給する第1のライトパスと,
前記第2のポートに入力された前記ライトデータを前記第2のデータラインに供給する第2のライトパスと,
前記第1のデータラインを介して読み出された前記リードデータを前記第1のポートに供給する第1のリードパスと,
前記第2のデータラインを介して読み出された前記リードデータを前記第2のポートに供給する第2のリードパスと,を含んでいることを特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項5】
第1及び第2のデータラインは,いずれもリード用ラインとライト用ラインを含んでおり,
前記第1のライトパスは,前記第1のポートに入力された前記ライトデータを前記第1のデータラインのライト用ラインに供給し,
前記第2のライトパスは,前記第2のポートに入力された前記ライトデータを前記第2のデータラインのライト用ラインに供給し,
前記第1のリードパスは,前記第1のデータラインのリード用ラインを介して読み出された前記リードデータを前記第1のポートに供給し,
前記第2のリードパスは,前記第2のデータラインのリード用ラインを介して読み出された前記リードデータを前記第2のポートに供給することを特徴とする請求項4に記載の半導体記憶装置。」

イ.「【0002】
デュアルポートメモリとは,入出力ポートを2系統有し,両ポートから同時に,同じメモリ空間にアクセスできるメモリで,CPUや周辺コントローラなど,メモリに直接アクセスしたり,バッファ領域をランダムにアクセスする必要があるようなデバイス同士が通信する際に,データ受け渡しの仲介役として用いられる。従来のデュアルポートメモリは,主にSRAMが用いられていたが,これをDRAMで実現する方法が特許文献1で提案されている。
【0003】
図15は,特許文献1にて提案されているデュアルポートメモリの主要部の構成を示す回路図である。
…(中略)…
【0007】
本発明による半導体記憶装置は,複数のワード線と,複数のビット線と,ワード線及びビット線の交点に配置された複数のDRAMセルと,対応するビット線対にそれぞれ接続された複数のセンスアンプと,複数のセンスアンプにそれぞれ割り当てられた第1及び第2のカラムスイッチとを有するメモリセルアレイと,それぞれ第1及び第2のカラムスイッチを介して複数のセンスアンプに接続された第1及び第2のデータラインと,メモリセルアレイに入力されるライトデータ及びメモリセルアレイから出力されるリードデータをいずれも入出力可能な第1及び第2のポートと,第1及び第2のポートと第1及び第2のデータラインを接続する入出力回路とを備えることを特徴とする。
【発明の効果】
【0008】
本発明によれば,デュアルポートメモリの定義を少し緩めた疑似的なデュアルポート構成を採ることによって,クロックサイクルを保持しつつ,適度なデュアルポートアクセスを行えるデュアルポートメモリを提供することが可能となる。」

ウ.「【0055】
次に,本発明の好ましい第4の実施形態について説明する。
【0056】
本実施形態は,上述した第3の実施形態をさらに発展させ,同一ロウアドレスに対するリード動作とライト動作の同時動作に加えて,リード動作とリード動作の同時動作,および,異なるカラムアドレス間のライト動作とライト動作の同時動作ができるデュアルポートメモリを提供するものである。」
エ.「【0068】
例えば,上記実施形態では,本発明の適用対象がDRAMである場合を例に説明したが,本発明の適用対象がDRAMに限定されるものではなく,PRAMなど他の半導体記憶装置に適用することも可能である。」

オ.図2,図15






2.引用発明
引用文献1に記載された発明について検討する。
(ア)前記ア.の「複数のDRAMセル・・・メモリセルアレイ・・・半導体記憶装置」に関し,前記エ.の「本発明の適用対象がDRAMに限定されるものではなく,PRAMなど他の半導体記憶装置に適用することも可能である」との記載をふまえると,前記ア.の半導体記憶装置として,「複数のPRAMセル・・・メモリセルアレイ・・・PRAM半導体記憶装置」であるものをよみとることができる。

(イ)前記オ.の図2を参照すると,BL0(ビットライン)がカラムスイッチ106,107を介してRLINE(リード線),WLINE(書込線)に接続された様子が示されている。前記RLINE(リード線),WLINE(書込線)が図15に示すようなポート1,ポート2を備えることは自明である。

(ウ)前記イ.の「デュアルポートメモリを提供する」との記載から,前記(ア)で言及した半導体記憶装置がデュアルポートメモリに係ることは明らかである。

(エ)前記ア.の「それぞれ前記第1及び第2のカラムスイッチを介して前記複数のセンスアンプに接続された第1及び第2のデータライン」との記載から,「第1及び第2のカラムスイッチを介して第1及び第2のデータラインに接続されたセンスアンプ」を読み取ることができる。

(オ)前記(ア)?(エ)を加味し,前記ア.の下線部の記載をふまえると,次の発明(以下,「引用発明」という。)をよみとることができる。

「複数のワード線と,複数のビット線と,前記ワード線及び前記ビット線の交点に配置された複数のPRAMセルと,対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと,前記複数のセンスアンプにそれぞれ割り当てられた第1及び第2のカラムスイッチとを有するメモリセルアレイと,
前記第1及び第2のカラムスイッチを介して第1及び第2のデータラインに接続されたセンスアンプと,
前記メモリセルアレイに入力されるライトデータ及び前記メモリセルアレイから出力されるリードデータをいずれも入出力可能な第1及び第2のポートと,
前記第1及び第2のポートと前記第1及び第2のデータラインを接続する入出力回路と,を備えたデュアルポートメモリ半導体記憶装置において,
前記入出力回路は,
前記第1のポートに入力された前記ライトデータを前記第1のデータラインに供給する第1のライトパスと,
前記第2のポートに入力された前記ライトデータを前記第2のデータラインに供給する第2のライトパスと,
前記第1のデータラインを介して読み出された前記リードデータを前記第1のポートに供給する第1のリードパスと,
前記第2のデータラインを介して読み出された前記リードデータを前記第2のポートに供給する第2のリードパスと,を備え,
前記第1及び第2のデータラインは,いずれもリード用ラインとライト用ラインを含んでおり,
前記第1のライトパスは,前記第1のポートに入力された前記ライトデータを前記第1のデータラインのライト用ラインに供給し,
前記第2のライトパスは,前記第2のポートに入力された前記ライトデータを前記第2のデータラインのライト用ラインに供給し,
前記第1のリードパスは,前記第1のデータラインのリード用ラインを介して読み出された前記リードデータを前記第1のポートに供給し,
前記第2のリードパスは,前記第2のデータラインのリード用ラインを介して読み出された前記リードデータを前記第2のポートに供給するデュアルポートメモリ半導体記憶装置。」

3.引用文献2について
原査定の拒絶の理由に引用され,本願出願前に頒布され公衆通信回線を通して閲覧可能となった,特開2007-213639号公報(以下,「引用文献2」という。)には,図面と共に次の事項が記載されている。
【0007】には「異なるメモリセルに対して同時にデータ書き込みまたはデータ読み出しを行なうデュアルポートMRAM」と記載され,【0031】には「磁気記憶部S1は,端子T1がソース線SL0に接続され,端子T2がビット線切り替えトランジスタMB1_EVENおよびMB1_ODDのソースに接続される。ビット線切り替えトランジスタMB1_EVENのドレインがビット線BL_EVEN0に接続され,ゲートがワード線WL_EVEN0に接続される。ビット線切り替えトランジスタMB1_ODDのドレインがビット線BL_ODD0に接続され,ゲートがワード線WL_ODD0に接続される」と記載され,図2を参照すれば「第1ポート用ビット線(ビット線BL_EVEN0)と共通ノード(端子T2)との間に介挿され,第1ポート用ワード線(ワード線WL_EVEN0)を介して供給される選択電圧(ビット線切り替えトランジスタMB1_EVENのゲートに電圧が印加されることは自明)によりON/OFFが切り換えられる(ビット線切り替え)」第1ポート用選択トランジスタ(トランジスタMB1_EVEN),および,「第2ポート用ビット線(ビット線BL_ODD0)と共通ノード(端子T2)との間に介挿され,第2ポート用ワード線(ワード線WL_ODD0)を介して供給される選択電圧によりON/OFFが切り換えられる」第2ポート用選択トランジスタ(ビット線切り替えトランジスタMB1_ODD)に相当する技術が示されていることから,
引用文献2には,抵抗変化型素子(MRAM)が,「共通ノード(端子T2)とソース線(ソース線SL0)との間に介挿された」抵抗変化型素子(MRAM)である技術が示されている。

4.引用文献3について
当審拒絶理由に引用され,本願出願前に頒布され公衆通信回線を通して閲覧可能となった,特開2005-166210号公報(以下,「引用文献3」という。)には,図面と共に次の事項が記載されている。
【0016】には「メモリセルCをリセットするときは,・・・BLの電位がVDDに立ち上がる」と記載され,【0017】には「メモリセルCをセットするときは,・・・BLの電位がVDDに立ち上がる」と記載されていることから,「ソース電圧から所定の電圧(VDD)だけ正方向に隔たった」書き込み電圧をよみとることができ,メモリセルに電流を流してエネルギーを与える意味では,「ソース電圧から所定の電圧だけ負方向に隔たった」書き込み電圧を与えるものとは等価な技術である。
よって,引用文献3には,「ソース電圧から所定の電圧だけ負方向に隔たった」書き込み電圧をBL(ビット線)に与えるものとは等価な「ソース電圧から所定の電圧(VDD)だけ正方向に隔たった」書き込み電圧をBL(ビット線)に与える技術が示されている。
また,【0010】には「書込時に相変部に直列に接続された選択トランジスタのワード電圧を3値制御する方法・・・リセット動作時には,・・・選択トランジスタQMのゲート電圧にVDDを印可し,相変化部の温度が融点以上になるだけの十分な電流が相変化部1に流れるようにして,電圧パルスを印可する」と記載され,【0011】には「それに対して,セット動作時には,・・・選択トランジスタQMのゲート電圧を例えばVDDの2分の1として,電圧パルスを印可する・・・結晶化が生じる・・・再アモルファス化することは防止される・・・選択トランジスタQMに印可するゲート電圧は,選択トランジスタの性能,相変化材料の組成から最適な値を選択する」と記載されていることから,引用文献3には,データが第1の論理値を有する場合(セット動作時;結晶化)には,所定の電圧値の第1の選択電圧(VDDの2分の1)を与えることにより前記第1ポート用選択トランジスタ(選択トランジスタQM)をONさせて抵抗変化型素子を結晶化させ,前記データが第2の論理値を有する場合(リセット動作時)には,前記第1の選択電圧より高い電圧値の第2の選択電圧(VDD)を与えることにより前記第1ポート用選択トランジスタ(選択トランジスタQM)をONさせて前記抵抗変化型素子を非結晶化させ」ることに相当する技術が示されている。
更に,【0021】には「読み出し動作を,図6を用いて詳細に説明する・・・プリチャージ電位Vｐｒeは例えば,0.5Vである・・・参照電圧Vｒefは例えば0.2Vである」と記載され,図6において,VDDとVSS(ソース)電源が記載され,VSSよりも高い電圧がQM(選択トランジスタQM)に与えられることは選択(ON,OFF)からして自明である。即ち,引用文献3には,読出し動作において,VSS(ソース)よりも高い電圧がQM(選択トランジスタQM)に与えられる技術が示されている。

5.引用文献4について
原査定の拒絶の理由に引用され,本願出願前に頒布され公衆通信回線を通して閲覧可能となった,特開平5-28770号公報(以下,「引用文献4」という。)には,図面と共に次の事項が記載されている。
【0003】には「図6は従来のマルチポートメモリ回路の中で最も一般的な2ポートメモリ回路の概略構成図であり,これを例にとって説明する。図において41は共有メモリで,A,B,2つのポートからそれぞれアクセス可能なように構成されている。具体的にはアドレスバッファA43,行デコーダA44,列デコーダA45,I/OバッファA42で構成したAポートブロック(記号Aを付加)とアドレスバッファB47,行デコーダB48,列デコーダB49,I/OバッファB46で構成したBポートブロック(記号Bを付加)を介して各々独立・非同期で共有メモリセルアレイ41をアクセスする構成となっている。」と記載され,図6を参照すると,
引用文献4には,マルチポートメモリ回路の中で最も一般的な2ポートメモリ回路において,A,B,2つのポートからそれぞれアクセス可能なように構成され,具体的にはアドレスバッファA43,行デコーダA44,列デコーダA45,I/OバッファA42で構成したAポートブロック(記号Aを付加)とアドレスバッファB47,行デコーダB48,列デコーダB49,I/OバッファB46で構成したBポートブロック(記号Bを付加)を介して各々独立・非同期で共有メモリセルアレイ41をアクセスする構成が示されている。

第6.対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
あ.引用発明の「第1及び第2のカラムスイッチ」は,BL0(ビットライン)がカラムスイッチ106,107(図2からトランジスタであることは明らか。)を介してRLINE(リード線),WLINE(ライト線),ポート1,ポート2につながることからポート1用,ポート2用といえるものであり,本願発明1の「第1ポート用選択トランジスタ」「第2ポート用選択トランジスタ」に相当する。してみれば,引用発明「第1及び第2のカラムスイッチ」と本願発明1の「第1ポート用ビット線と共通ノードとの間に介挿され,第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと, 第2ポート用ビット線と前記共通ノードとの間に介挿され,第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと」とは,後記する点で相違するものの,「第1ポート用選択トランジスタ」と「第2ポート用選択トランジスタ」を備える点で共通する。

い.引用発明の「複数のPRAMセルと,対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと,前記複数のセンスアンプにそれぞれ割り当てられた第1及び第2のカラムスイッチとを有するメモリセルアレイ」を備えた「デュアルポートメモリ半導体記憶装置」に係る前記「PRAMセル」は,抵抗変化型素子のセルに含まれ,不揮発性メモリセルと呼べるものであるから,引用発明の前記事項と本願発明1の「前記共通ノードとソース線との間に介挿された抵抗変化型素子とを有した不揮発性メモリセルを複数使用した不揮発性メモリセルアレイ」とは,後記する点で相違するものの,「抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルを複数使用した不揮発性メモリセルアレイ」を備えた「不揮発性デュアルポートメモリ」の点で共通する。

う.引用発明の「前記第1及び第2のカラムスイッチを介して第1及び第2のデータラインに接続されたセンスアンプ」に係る当該「第1及び第2のカラムスイッチを介して」とは,書込みないし読出しの際に「第1及び第2のカラムスイッチ」トランジスタのゲートに選択電圧が印加されて前記カラムスイッチスイッチがONになり接続されることを意味するとともに当該「センスアンプに接続された」ことは「データ」をセンスし可変抵抗の「判定」がされる「センスアンプ」を「不揮発性デュアルポートメモリ」が備えることを意味し,これらの点をふまえると,引用発明の「前記第1のリードパスは,前記第1のデータラインのリード用ラインを介して読み出された前記リードデータを前記第1のポートに供給し, 前記第2のリードパスは,前記第2のデータラインのリード用ラインを介して読み出された前記リードデータを前記第2のポートに供給する」ことと本願発明1の「前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧(1.2V)を与えるとともに,前記ソース電圧よりも低い選択電圧(0.5V)を前記第1ポート用ワード線または前記第2ポート用ワード線に与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせ,前記第1ポート用ビット線または前記第2ポート用ビット線に流れる電流量から前記第1の論理値または前記第2の論理値のいずれであるかを判定するセンスアンプ」とは,後記する点で相違するものの,「前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに,前記選択電圧を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせ,前記第1ポート用ビット線または前記第2ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定するセンスアンプ」を備えた「不揮発性デュアルポートメモリ」の点で共通する。

え.引用発明の「前記第1及び第2のデータラインは,いずれもリード用ラインとライト用ラインを含んでおり, 前記第1のライトパスは,前記第1のポートに入力された前記ライトデータを前記第1のデータラインのライト用ラインに供給し, 前記第2のライトパスは,前記第2のポートに入力された前記ライトデータを前記第2のデータラインのライト用ラインに供給し」の点は,当該ライト(書込)の時にソース線に書込に係る電圧が与えられるものであることは自明である点を加味すれば,引用発明の前記事項と本願発明1の「前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧(1.2V)を与えるとともに,書き込み電圧(0V)を前記第1ポート用ビット線または前記第2ポート用ビット線に与え,前記データが第1の論理値(“0”)を有する場合には,第1ポート用ワード線または第2ポート用ワード線に第1の選択電圧(1.0V)を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を結晶化させて前記第1の論理値を書き込み,前記データが第2の論理値(“1”)を有する場合には,前記第1の選択電圧より高い電圧値の第2の選択電圧(1.2V)を前記第1ポート用ワード線または前記第2ポート用ワード線に与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を非結晶化させて前記第2の論理値を書き込むこと」とは,後記する点で相違するものの,「前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに,書き込み電圧を前記第1ポート用ビット線または前記第2ポート用ビット線に与え」る点で共通する。

お.前記あ.?え.の対比によれば,本願発明1と引用発明とは,次の点で一致し,そして,相違する。

[一致点]
第1ポート用選択トランジスタと,
第2ポート用選択トランジスタと,
抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルを複数使用した不揮発性メモリセルアレイと,
前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに,前記選択電圧を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせ,前記第1ポート用ビット線または前記第2ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定するセンスアンプと,
を備えた不揮発性デュアルポートメモリにおいて,
前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に,当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに,書き込み電圧を前記第1ポート用ビット線または前記第2ポート用ビット線に与え,
ことを特徴とする不揮発性デュアルポートメモリ。

〈相違点1〉
第1ポート用選択トランジスタが,本願発明1は「第1ポート用ビット線と共通ノードとの間に介挿され,第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる」第1ポート用選択トランジスタであるのに対し,引用発明は,そのような事項を特定していない点。
〈相違点2〉
第2ポート用選択トランジスタが,本願発明1は「第2ポート用ビット線と共通ノードとの間に介挿され,第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる」第2ポート用選択トランジスタであるのに対し,引用発明は,そのような事項を特定していない点。
〈相違点3〉
抵抗変化型素子が,本願発明1は「共通ノードとソース線との間に介挿された」抵抗変化型素子であるのに対し,引用発明は,そのような事項を特定していない点。
〈相違点4〉
データの読み出しを行う場合に,本願発明1は「当該不揮発性メモリセルに接続されたソース線にソース電圧(1.2V)を与えるとともに,前記ソース電圧よりも低い選択電圧(0.5V)を前記第1ポート用ワード線または前記第2ポート用ワード線に与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせ,前記第1ポート用ビット線または前記第2ポート用ビット線に流れる電流量から前記第1の論理値または前記第2の論理値のいずれであるかを判定するセンスアンプ」と特定しているのに対して,引用発明は,そのような事項を特定していない点。
〈相違点5〉
データの書き込みを行う場合に,本願発明1は「当該不揮発性メモリセルに接続されたソース線にソース電圧(1.2V)を与えるとともに,書き込み電圧(0V)を前記第1ポート用ビット線または前記第2ポート用ビット線に与え,前記データが第1の論理値(“0”)を有する場合には,第1ポート用ワード線または第2ポート用ワード線に第1の選択電圧(1.0V)を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を結晶化させて前記第1の論理値を書き込み,前記データが第2の論理値(“1”)を有する場合には,前記第1の選択電圧より高い電圧値の第2の選択電圧(1.2V)を前記第1ポート用ワード線または前記第2ポート用ワード線に与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を非結晶化させて前記第2の論理値を書き込む」のに対し,引用発明は,そのような事項を特定していない点。

(2)当審の判断
(2-1)相違点5について検討すると,
引用文献3には,読出し動作において,VSS(ソース)よりも高い電圧がQM(選択トランジスタQM)に与えられる技術が示されており,メモリセルに電流を流してエネルギーを与える意味では,「ソース電圧から所定の電圧だけ負方向に隔たった」書き込み電圧を与えるものは等価なものであるとしても,引用発明において,第1のデータラインのライト用ライン(第1ポート用ビット線)または第2のデータラインのライト用ライン(第2ポート用ビット線)に供給する書き込み電圧を0Vとすることは,引用文献1から4のいずれにも記載も示唆もない。
また,第1ポート用ワード線WLAまたは第2ポート用ワード線WLBの電圧を第1の論理値(“0”)を書き込む場合は第1の選択電圧(1.2V)とし,第2の論理値(“1”)を書き込む場合は第2の選択電圧(1.0V)とし,第1ポート用ビット線または第2ポート用ビット線の書き込み電圧を「0V」とすることにより,抵抗変化型素子の電圧降下が第1ポート用選択トランジスタ及び第2ポート用選択トランジスタのゲート-ソース間電圧に影響が与えることが無く,第1ポート用選択トランジスタ及び第2ポート用選択トランジスタにバックゲートバイアスが係らずに線形領域で動作でき,このことにより,第1ポート用選択トランジスタの実質的な抵抗が少なくなり,駆動能力が向上するという効果が認められるから,当業者が容易になし得たこととはいえない。
したがって,相違点5以外について判断するまでもなく,本願発明1は,当業者であっても引用発明,引用文献2?4に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2について
本願発明2には「第1ポートを介したデータ書き込み時に,前記ソース電圧(1.2V)から所定の電圧だけ負方向に隔たった書き込み電圧(0V)を前記第1ポート用データ線に与え,第1ポートを介したデータ読み出し時に前記第1ポート用データ線を切り離す第1ポート用書き込みドライバと,
第2ポートを介したデータ書き込み時に,前記書き込み電圧を前記第2ポート用データ線に与え,第2ポートを介したデータ読み出し時に前記第2ポート用データ線を切り離す第2ポート用書き込みドライバ」と,「前記第1ポート用行デコーダは,第1ポートを介したデータ書き込みにおいて書き込むべきデータが第1の論理値(“0”)を有する場合には,所定の電圧値の第1の行選択電圧(1.0V)を出力することにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ,書き込むべきデータが第2の論理値(“1”)を有する場合には,前記第1の行選択電圧より高い電圧値の第2の行選択電圧(1.2V)を出力することにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ,第1ポートを介したデータ読み出しにおいて,アクセス先の前記第1ポート用選択トランジスタをONさせる行選択電圧(1.2V)を出力する際に,前記ソース電圧より低い電圧(0.5V)を出力し,前記第2ポート用行デコーダは,第2ポートを介したデータ書き込みにおいて書き込むべきデータが第1の論理値を有する場合には,前記第1の行選択電圧を出力することにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ,書き込むべきデータが第2の論理値を有する場合には,前記第2の行選択電圧を出力することにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ,第2ポートを介したデータ読み出しにおいて,アクセス先の前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する際に,前記ソース電圧より低い電圧(0.5V)を出力すること」という構成が特定されており,これは,上記相違点5に係る構成を備えるものであるから,他の相違点について検討するまでもなく,本願発明1と同じ理由により,当業者が容易に発明できたものとはいえない。
したがって,本願発明2は,当業者であっても引用発明,引用文献2?4に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第7.原査定につての判断
平成28年8月11日付けの手続補正により,原査定において,拒絶理由を発見しないとされた請求項(査定時の請求項3,6)に限定された。これにより,原査定を維持することはできない。

第8.当審拒絶理由について
1.当審拒絶理由について
当審では,請求項1について『「ソース電圧」(以下「特定事項A」という)と,「ソース電圧から所定の電圧だけ負方向に隔たった書き込み電圧」(以下,「特定事項B」という)における「所定の電圧」(以下「特定事項C」という)と,「所定の電圧値の第1の選択電圧」(以下「特定事項D」という)における「所定の電圧値」(以下「特定事項E」という)と,「第1の選択電圧より高い電圧値」(以下「特定事項F」という)との関係が明確でなく,特定事項Cと特定事項Eとが同じ所定の「電圧値」を示しているのか明確でない。』との拒絶理由と,
,請求項2について『「ソース電圧」(以下「特定事項a」という)と,「ソース電圧から所定の電圧だけ負方向に隔たった書き込み電圧」(以下,「特定事項b」という)における「所定の電圧」(以下「特定事項c」という)と,「所定の電圧値の第1の選択電圧」(以下「特定事項d」という)における「所定の電圧値」(以下「特定事項e」という)と,「第1の選択電圧より高い電圧値」(以下「特定事項f」という)との関係が明確でなく,特定事項cと特定事項eとが同じ所定の「電圧値」を示しているのか明確でない。』との拒絶理由を通知しているが,
平成29年6月19日付けの手続補正において,所定の「電圧値」として第4実施形態として例示された「電圧値」に補正された結果,この拒絶理由は解消した。
2.当審拒絶理由(軽微な誤記)について
平成29年8月4日付けの手続補正において,軽微な誤記が補正された結果,この拒絶理由は解消した。

第9.むすび
以上のとおり,本願発明1?2は,当業者が引用発明及び引用文献2?4に記載された技術的事項に基づいて容易に発明することができたものではない。
したがって,原査定の理由によって,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-09-12 
出願番号 特願2011-276510(P2011-276510)
審決分類 P 1 8・ 121- WY (G11C)
P 1 8・ 575- WY (G11C)
最終処分 成立  
前審関与審査官 酒井 恭信  
特許庁審判長 辻本 泰隆
特許庁審判官 須田 勝巳
高木 進
発明の名称 不揮発性デュアルポートメモリ  

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