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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特174条1項 取り消して特許、登録 H01L
管理番号 1332587
審判番号 不服2016-2736  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2016-02-24 
確定日 2017-10-03 
事件の表示 特願2014-534125「電力変換用スイッチング素子および電力変換装置」拒絶査定不服審判事件〔平成26年 3月13日国際公開、WO2014/038064、請求項の数(13)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成24年9月7日を国際出願日とする出願であって、平成26年10月3日付で審査請求がなされ、平成27年7月15日付で拒絶理由通知が通知され、同年9月24日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年11月16日付で拒絶査定(以下、「原査定」という。)がなされたものである。
これに対して、平成28年2月24日付で審判請求がなされ、同年4月21日付で手続補正がなされ、当審において平成29年3月13日付で拒絶理由が通知され、同年5月15日付で意見書が提出されるとともに、同日付で手続補正がなされたものである。

第2 本願発明
本願に係る発明は、平成29年5月15日付の手続補正書(以下、「本手続補正書」という。)により補正された特許請求の範囲に記載された事項により特定される、以下のとおりのものである(以下、請求項1ないし13に係る発明を、それぞれ「本願発明1」ないし「本願発明13」という。)。

「【請求項1】
半導体基板に形成された第1導電型の半導体層と、
前記半導体基板の第1表面側に形成された複数のトレンチの互いに隣接する2つずつのトレンチのそれぞれに、前記第1導電型の半導体層とゲート絶縁膜を介して接するように設けられた第1のゲート電極および第2のゲート電極からなるゲート電極の組と、
前記ゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記半導体基板の前記第1表面側に、前記ゲート絶縁膜を介して形成された第2導電型のチャネル層と、
前記チャネル層の表面の一部に、前記第1のゲート電極および前記第2のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第1導電型のエミッタ領域と、
前記第1導電型のエミッタ領域および前記第2導電型のチャネル層が電気的に接続されたエミッタ電極と、
前記第1導電型の半導体層に接し、前記半導体基板の第2表面側に形成された第2導電型のコレクタ層と、
前記第2導電型のコレクタ層に電気的に接続されたコレクタ電極と、
を備えた電力変換用スイッチング素子であって、
前記同じ組に属する前記第1のゲート電極と前記第2のゲート電極との間隔をaとし、前記互いに異なる組に属し、互いに隣接する2つのゲート電極同士の間隔をbとして、それぞれのゲート電極は、b>aを満たすように配置されており、
前記第1のゲート電極および前記第2のゲート電極には、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給され、
前記時間差は、前記第1のゲート電極と前記第2のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である
ことを特徴とする電力変換用スイッチング素子。
【請求項2】
請求項1に記載の電力変換用スイッチング素子において、
前記第1の駆動信号がターンオフされるタイミングと前記第2の駆動信号がターンオフされるタイミングとの間には、所定のターンオフ時間差が設定されている
ことを特徴とする電力変換用スイッチング素子。
【請求項3】
請求項2に記載の電力変換用スイッチング素子において、
前記所定のターンオフ時間差は、3μ秒以上である
ことを特徴とする電力変換用スイッチング素子。
【請求項4】
請求項1ないし請求項3のいずれか1項に記載の電力変換用スイッチング素子において、
前記エミッタ電極は、互いに異なる前記ゲート電極の組に属し、互いに隣接する2つのゲート電極に挟まれた領域において、前記第1導電型の半導体層と層間絶縁膜を介して接している
ことを特徴とする電力変換用スイッチング素子。
【請求項5】
請求項1に記載の電力変換用スイッチング素子において、
前記同じ組に属する前記第1のゲート電極と前記第2のゲート電極との間隔aは1μm以下である
ことを特徴とする電力変換用スイッチング素子。
【請求項6】
請求項1に記載の電力変換用スイッチング素子において、
前記第1のゲート電極と前記第2のゲート電極とは、抵抗を介して接続されており、前記第1のゲート電極を駆動する前記第1の駆動信号は、前記第2のゲート電極を駆動する前記第2の駆動信号を、前記抵抗により遅延させた信号である
ことを特徴とする電力変換用スイッチング素子。
【請求項7】
請求項1に記載の電力変換用スイッチング素子において、
前記第1のゲート電極と前記第2のゲート電極とは、抵抗を介して接続され、かつ、前記第1のゲート電極と前記エミッタ電極とは、コンデンサを介して接続されており、
前記第1のゲート電極を駆動する前記第1の駆動信号は、前記第2のゲート電極を駆動する前記第2の駆動信号を、前記抵抗および前記コンデンサにより遅延させた信号であることを特徴とする電力変換用スイッチング素子。
【請求項8】
請求項1に記載の電力変換用スイッチング素子において、
前記第1導電型の半導体層と前記第2導電型のコレクタ層との間に、前記第1導電型の半導体層よりも不純物の濃度が高濃度の第1導電型のバッファ層が形成されている
ことを特徴とする電力変換用スイッチング素子。
【請求項9】
請求項1に記載の電力変換用スイッチング素子において、
前記第1のゲート電極および前記第2のゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記チャネル層と前記第1導電型の半導体層との境界部分に、前記第1導電型の半導体層よりも不純物の濃度が高濃度の第1導電型のホールバリア層が形成されている
ことを特徴とする電力変換用スイッチング素子。
【請求項10】
請求項1に記載の電力変換用スイッチング素子において、
前記エミッタ電極は、互いに異なる前記ゲート電極の組に属し、互いに隣接する2つのゲート電極に挟まれた領域では、前記半導体基板の表面よりも深い位置まで形成されており、かつ、前記エミッタ電極は、前記第1導電型の半導体層と層間絶縁膜を介して接しているとともに、前記ゲート電極と前記ゲート絶縁膜を介して接している
ことを特徴とする電力変換用スイッチング素子。
【請求項11】
請求項1に記載の電力変換用スイッチング素子において、
前記ゲート電極の組の互いに異なる組に属し、互いに隣接する2つのゲート電極に挟まれた領域には、層間絶縁膜を介して前記エミッタ電極と接するとともに、前記第1導電型の半導体層に接する第2導電型のフローティング層をさらに備える
ことを特徴とする電力変換用スイッチング素子。
【請求項12】
請求項1に記載の電力変換用スイッチング素子において、
前記ゲート電極の組は、互いに異なる前記ゲート電極の組に属し、互いに隣接する2つのゲート電極のうち、一方が前記第1のゲート電極となり、他方が前記第2のゲート電極となるように配置されている
ことを特徴とする電力変換用スイッチング素子。
【請求項13】
一対の直流端子と、
電流をオン・オフする2つの電流スイッチング素子が前記直流端子間に直列に接続されて構成される直交流変換回路と、
前記直交流変換回路の前記2つの電流スイッチング素子が接続される箇所に接続される交流端子と、
を含んで構成される電力変換装置であって、
前記電流スイッチング素子は、請求項1ないし請求項12のいずれか1項に記載の電力変換用スイッチング素子である
ことを特徴とする電力変換装置。」

第3 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成27年 7月15日付け拒絶理由通知書に記載した理由1によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考

●理由1(特許法第29条第2項)について

・請求項 1
・引用文献等 1-2

本願の請求項1に係る発明と、引用文献1に記載された発明(特に、段落0019ないし段落0038及び図1ないし図6を参照。)とは、以下の点で相違し、その余の点で一致する。

[相違点1]
本願の請求項1に係る発明は、「第1のゲート電極と第2のゲート電極との計2つを1組とする」という発明特定事項を有するのに対し、引用文献1に記載された発明は、「第1のゲート電極と、2つの第2のゲート電極との計3つを1組」としている点。
[相違点2]
本願の請求項1に係る発明は、「互いに異なる組に属し、かつ互いに隣接するゲート電極のうち、一方が第1のゲート電極となり、他方が第2のゲート電極となる」という発明特定事項を有するのに対し、引用文献1に記載された発明は、上述したように、計3つのゲート電極を1組としているため、そのような構成を有していない点。
上記相違点について検討する。

[相違点1について]
先の拒絶理由通知で示したように、引用文献2には、「トレンチ絶縁ゲート電極と隣り合うトレンチ絶縁ゲート電極との計2つを1組とした構造のトレンチ絶縁ゲート型IGBT」が記載されている(特に、段落0020及び図1を参照。)。
したがって、引用文献1に記載された発明において、第2のゲート電極の一方を設けずに、第2のゲート電極の他方と第1のゲート電極との計2つを1組とすることは、当業者が適宜なし得る設計的事項である。
[相違点2について]
引用文献1には、規則的にゲート電極を配置することが示されており、[相違点1について]で述べたように、計2つのゲート電極を1組とした構造を採用した際においても、規則的にゲート電極を配置することは当業者が容易になし得たことである。
そして、
(1)一組のW1とW2とを順番を入れ替えずに並べる(請求項1に係る発明と同じ配置)か、
例:(W1-W2)-(W1-W2)-(W1-W2)- …
若しくは、
(2)一組のW1とW2とを順番を入れ替えて並べる(請求項9に係る発明と同じ配置)
例:(W1-W2)-(W2-W1)-(W1-W2)- …
ことは、計2つのゲート電極を1組として規則的に配置した場合に、格別の創意を必要としないありふれた配置に過ぎない。
したがって、引用文献1において、上記(1)若しくは(2)に示したような構成で配置することは、当業者が容易に想到し得たことである。

なお、出願人は、意見書において「繰り返し配置されるときの対称性を考えた場合、対称性のあるゲート電極の組を対称性のないゲート電極の組で置き換えるときには、その配置を一意には定めることができない。」と主張している。
しかしながら、ゲート電極の配置を不規則とするものでなければ、前述したように請求項1において限定された配置は、当業者であれば最初に想到するような配置であると共に、請求項1と請求項9において限定された配置以外で規則的に配置することを想到する方が困難である。
したがって、出願人の主張は採用できない。

よって、請求項1に係る発明は、引用文献1及び2に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。


・請求項 2-3
・引用文献等 1-2

引用文献1には、「第1のゲート電極15と第2のゲート電極16a,16bにタイミングの異なる制御信号を入力して制御することによって、第1のゲート電極15を、第2のゲート電極16a,16bよりも前にターンオンさせ、第2のゲート電極16a,16bよりも後にターンオフさせることができる半導体装置」が記載されている(特に、段落0029を参照。)。
引用文献1に記載された発明は、ターンオン動作及びターンオフ動作の安定化のために、信号の供給に時間差を設けている。
引用文献1には、具体的な時間差の数値は記載されていないものの、ターンオン動作及びターンオフ動作の安定化という効果を最大限に得るために、時間差を最適化することは、格別の創意を必要としない。
したがって、ターンオフ及びターンオン時に第1のゲート電極と第2のゲート電極に供給する駆動信号の時間差を3μ秒以上とすることは、当業者であれば容易になし得る。


・請求項 4
・引用文献等 1-2

半導体素子を小型化することは、当業者にとって共通の課題である。したがって、そこで、引用文献1に記載された発明において、ゲート電極間を1μm以下に設定することで、集積化を図り、素子のサイズを小さくすることは、当業者が容易になし得たことである。
また、ゲート電極間を1μm以下とすることに臨界的意義は認められない。


・請求項 5-6
・引用文献等 1-2

引用文献1には、回路にコンデンサC2を挿入することで、第2のゲート電極の電圧の上昇速度を遅くし、それにより、IEGTをターンオン及びターンオフするタイミングに時間差を設ける発明が記載されている(特に、段落0054、図12及び図13を参照。)。 また、共用制御部と遅延部を備え、第1のゲート電極に印加される制御信号を遅延して伝送される発明が記載されている。(特に段落0032及び図6を参照。)
ここで、遅延部を抵抗器により構成し、信号を遅延させることは、当業者が想到し得ることであり、格別の創意を必要としない。
以上を総合すると、請求項5-6に係る発明は、引用文献1に記載された発明に基づいて当業者が容易になし得たものである。


・請求項 7
・引用文献等 1-2

引用文献2には、トレンチ絶縁ゲート型IGBTにおいて、p型コレクタ層2とn型ベース層1の間にn型ベース層1よりも高不純物濃度のn型バッファ層3を形成する技術が開示されている(特に、段落0019及び図1を参照。)。
したがって、引用文献1に記載された発明に対して、引用文献2に記載された技術を適用し、バッファ層を設けることは当業者が容易になし得たことである。


・請求項 8
・引用文献等 1-2

引用文献2には、領域La内に位置するp型ベース層4とn型ベース層1との間に、n型ベース層1より不純物濃度の高いn型半導体層8が設けられた、トレンチ絶縁ゲート型IGBTが記載されている(特に、段落0035及び図3を参照。)。
引用文献2では、n型半導体層8によって、ホールがp型ベース層4に移動することを制限することで、n型ベース層1中に蓄積し、伝導度変調を促進している。
したがって、引用文献1に記載された発明に対して、上記のような効果を得るために、引用文献2に記載された発明のようにn型半導体層8を設ることで、p型エミッタ層から注入されたホールが、p型ベース層12及んでしまうことを防ぐことは、当業者が容易になし得たことである。


・請求項 9
・引用文献等 1-2

請求項1についての記載でも述べたように、
(2)一組のW1とW2とを順番を入れ替えて並べる場合(請求項9に係る発明と同じ配置)
例:(W1-W2)-(W2-W1)-(W1-W2)- …
のような格別の創意を必要としない配置を採用することは、当業者が容易に想到し得たことである。


・請求項 10-11
・引用文献等 1-2

請求項2-3についての記載でも述べたとおり、駆動信号の時間差を最適化することは、格別の創意を必要としない。


<引用文献等一覧>
1.特開2005-191221号公報
2.特開2000-307116号公報」

2 原査定の拒絶理由通知の概要
平成27年7月15日付拒絶理由通知書の概要は、次のとおりである。
「1.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由1(進歩性)について

・請求項 1
・引用文献等 1-2
・備考

(1)請求項1に係る発明の認定
この出願(以下、「本願」という。)の請求項1に係る発明は、特許請求の範囲に記載されたとおりのものであると認める。

(2)引用発明の認定
これに対して、本願の出願前に頒布された特開2005-191221号公報(以下、「引用文献1」という。)には、次の記載がある。
(a)「 … 図1に示すように、半導体基板からなるn型ベース層11の第1面上に、p型ベース層12が形成されている。p型ベース層12からn型ベース層11に及ぶ複数のトレンチ13が形成されている。トレンチ13の底部は、n型ベース層11の内部に達するように形成されている。」(段落0019)

(b)「トレンチ13内には、ゲート絶縁膜14を介して導電層を埋め込むことによって、各トレンチ13に設けられた第1のゲート電極(G1)15と、第1のゲート電極15の周辺に複数の第2のゲート電極(G2)16a,16bが形成されている。 … n型ソース層17は、ゲート絶縁膜14を介して、第1のゲート電極15及び第2のゲート電極16a,16bにそれぞれ隣接するように、形成されている。第1のゲート電極15は、トレンチの両側の側壁にn型ソース層17が隣接して形成されており、複数の第2のゲート電極16a,16bは、トレンチの片側の側壁に隣接してn型ソース層17が形成されている。」(段落0020)

(c)「また、p型ベース層12及びn型ソース層17上に、共通のエミッタ電極18がそれぞれ形成されている。 … 一方、半導体基板からなるn型ベース層11の第2面上に、p型エミッタ層20が形成されている。p型エミッタ層20上には、コレクタ電極21が形成されている。 … 」(段落0021)

(d)「 このようにして、第1のゲート電極15と負性容量の生じやすい第2のゲート電極16a,16bに、タイミングが異なる制御信号を入力して制御することによって、第1のゲート電極15を、第2のゲート電極16a,16bよりも前にターンオンさせ、第2のゲート電極16a,16bよりも後にターンオフさせることができる。」(段落0029)

また、図面及び上記摘記事項より、以下に示す事項が認められる。

(e)図1から、n型ソース層17は、第1のゲート電極15と第2のゲート電極16a,16bの間に挟まれたp型ベース層の第1面上の一部に形成されていると認められる。

(f)図1及び図2から、n型ソース層17を有さないp型ベース層12は、異なる組に属し、互いに隣接する第2のゲート電極に挟まれていると認められる。

(g)図1から、p型ベース層12は、第1のゲート電極15、第2のゲート電極16a,16bの周辺に、それぞれ形成されているゲート絶縁膜14によって、n型ソース層17を有するp型ベース層12とn型ソース層17を有さないp型ベース層12に区切られていると認められる。また、n型ソース層17を有さないp型ベース層12の上部には、絶縁膜が形成されていることから、n型ソース層17を有さないp型ベース層12とエミッタ電極18は絶縁されていることから、n型ソース層17を有さないp型ベース層12はフローティング層であると認められる。

(h)図2から、第1のゲート電極15と第2のゲート電極16bとの距離x、第2のゲート電極16bと第2のゲート電極16aとの距離yとすると、それぞれのゲート電極がy>xを満たすように配置されていると認められる。

したがって、上記摘記事項を総合すれば、引用文献1には、以下の発明が記載されていると認められる。

半導体基板からなるn型ベース層11と、n型ベース層11の第1面上に形成されたn型ソース層17を有するp型ベース層12と、p型ベース層12からn型ベース層11におよぶ複数のトレンチ13と、各トレンチ13に、n型ベース層11及びn型ソース層17を有するp型ベース層12と、ゲート絶縁膜14を介して形成された第1のゲート電極(G1)15と、第1のゲート電極15の周辺に設けられた、第2のゲート電極(G2)16a,16bと、第1のゲート電極15と第2のゲート電極16a,16bの間に挟まれたp型ベース層の第1面上の一部に、ゲート絶縁膜14を介して、第1のゲート電極15及び第2のゲート電極16a,16bにそれぞれ隣接するように形成されたn型ソース領域17と、n型ソース層17及びp型ベース層12上に形成された共通のエミッタ電極18と、異なる組に属し、互いに隣接する第2のゲート電極に挟まれており、エミッタ電極18と絶縁されたn型ソース層17を有さないp型ベース層12と、半導体基板からなるn型ベース層11の第2面上に形成されたp型エミッタ層20と、p型エミッタ層20上に形成されたコレクタ電極21と、を備え、第1のゲート電極15と第2のゲート電極16bとの間隔をx、異なる組に属する、第2のゲート電極16bと第2のゲート電極16aとの間隔をyとすると、それぞれのゲート電極がy>xを満たすように配置されているとともに、第1のゲート電極15に印加する制御信号in1と第2のゲート電極16a,16bに印加する制御信号in2のタイミングが異なることを特徴とする、半導体装置。


(3-1)対比
本願の請求項1に係る発明と引用文献1に記載された発明を対比する。
引用文献1に記載された発明の「n型ベース層11」、「n型ベース層11の第1面上に形成されたn型ソース層17を有するp型ベース層12」は、それぞれ、本願の請求項1に係る発明の「第1導電型の半導体層」、「前記半導体基板の第1表面側に形成された第2導電型のチャネル層」に相当する。

引用文献1に記載された発明の「p型ベース層12からn型ベース層11におよぶ複数のトレンチ13」、「n型ベース層11及びn型ソース層17を有するp型ベース層12と、ゲート絶縁膜14を介して形成された第1のゲート電極(G1)15と、第1のゲート電極15の周辺に設けられた、第2のゲート電極(G2)16a,16b」は、それぞれ、本願の請求項1に係る発明の「前記半導体基板の前記第1表面側に前記チャネル層を貫いて形成された複数のトレンチ」、「前記半導体層および前記チャネル領域とゲート絶縁膜を介して接するように設けられた第1のゲート電極および第2のゲート電極とからなるゲート電極の組」に相当する。

引用文献1に記載された発明の「第1のゲート電極15と第2のゲート電極16a,16bの間に挟まれたp型ベース層の第1面上の一部に、ゲート絶縁膜14を介して、第1のゲート電極15及び第2のゲート電極16a,16bにそれぞれ隣接するように形成されたn型ソース領域1」、「n型ソース層17及びp型ベース層12上に形成された共通のエミッタ電極18」は、それぞれ、本願の請求項1に係る発明の「前記ゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記チャネル層の表面の一部に、前記第1のゲート電極および前記第2のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第1導電型のエミッタ領域」、「前記第1導電型のエミッタ領域および前記第2導電型のチャネル層が電気的に接続されるエミッタ電極」に相当する。

引用文献1に記載された発明の「異なる組に属し、互いに隣接する第2のゲート電極に挟まれており、エミッタ電極18と絶縁されたn型ソース層17を有さないp型ベース層12」、「半導体基板からなるn型ベース層11の第2面上に形成されたp型エミッタ層20」、「p型エミッタ層20上に形成されたコレクタ電極21」は、それぞれ、本願の請求項1に係る発明の「前記ゲート電極の組の互いに異なる組に属し、互いに隣接する2つのゲート電極に挟まれ、前記エミッタ電極と絶縁された前記チャネル層である第2導電型のフローティング層」、「前記第1導電型の半導体層に接し、前記半導体基板の第2面側に形成された第2導電型のコレクタ層」、「前記第2導電型のコレクタ層に電気的に接続されたコレクタ電極」に相当する。

引用文献1に記載された発明の「第1のゲート電極15と第2のゲート電極16bとの間隔をx、第2のゲート電極16bと第2のゲート電極16aとの間隔をyとすると、それぞれのゲート電極がy>xを満たすように配置されている」、「第1のゲート電極15に印加する制御信号in1と第2のゲート電極16a,16bに印加する制御信号in2のタイミングが異なる」は、それぞれ、本願の請求項1に係る発明の「前記同じ組に属する前記第1のゲート電極と前記第2のゲート電極との間隔をaとし、前記互いに異なる組に属し、互いに隣接する2つのゲート電極同士の間隔をbとして、それぞれのゲート電極を、b>aを満たすように配置する」、「前記第1のゲート電極および前記第2のゲート電極のそれぞれに対し、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号を供給する」に相当する。

したがって、両者の相違点は次のとおりである。

相違点1.引用文献1では、第1のゲート電極と2つの第2のゲート電極の計3つを1組としているのに対し、請求項1に記載された発明では、互いに隣接する第1のゲート電極と第2のゲート電極の計2つを1組としている点。

相違点2.引用文献1では、半導体装置の発明であるのに対し、本願の請求項1に係る発明は、電力変換用スイッチング素子である点。

(3-2)
上記相違点について検討する。
・相違点1.について
引用文献2には、トレンチ絶縁ゲート電極と隣り合うトレンチ絶縁ゲート電極の2つを1組とした構造のトレンチ絶縁ゲート型IBGTが記載されている。(特に、段落0020及び図1を参照。)
したがって、引用文献1に記載された発明において、第1のゲート電極と2つの第2のゲート電極の計3つを1組としているのに代えて、引用文献2に記載されているように、計2つのトレンチ絶縁ゲート電極を1組とすることは、当業者が適宜なし得る設計的事項である。

・相違点2.について
引用文献1の背景技術には、IEGTやIGBTなどの絶縁ゲート型半導体素子が電力用半導体素子として用いられることが記載されている。(特に段落0002を参照。)
引用文献1に記載された半導体装置は、このような背景技術を基になされたものであるから、引用文献1に記載された発明を電力用半導体素子として用いることには困難性はない。

(4)結論
よって、本願の請求項1に係る発明は、引用文献1及び引用文献2に記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。


・請求項 2-3
・引用文献等 1-2
・備考

引用文献1には、「第1のゲート電極15と第2のゲート電極16a,16bにタイミングの異なる制御信号を入力して制御することによって、第1のゲート電極15を、第2のゲート電極16a,16bよりも前にターンオンさせ、第2のゲート電極16a,16bよりも後にターンオフさせることができる半導体装置」が記載されている。(特に、段落0029を参照。)
引用文献1に記載された発明は、ターンオン動作及びターンオフ動作の安定化のために、信号の供給に時間差を設けている。
引用文献1には、具体的な時間差の数値は記載されていないものの、ターンオン動作及びターンオフ動作の安定化という効果を最大限に得るために、時間差を最適化することは、格別の創意を必要としない。
したがって、ターンオフ及びターンオン時に第1のゲート電極と第2のゲート電極に供給する駆動信号の時間差を3μ秒以上とすることは、当業者であれば容易になし得る。
また、駆動信号の時間差を3μ秒以上とすることに臨界的意義は認められない。


・請求項 4
・引用文献等 1-2
・備考

半導体素子を小型化することは、当業者にとって共通の課題である。したがって、そこで、引用文献1に記載された発明において、ゲート電極間を1μm以下に設定することで、集積化を図り、素子のサイズを小さくすることは、当業者が容易になし得たことである。
また、ゲート電極間を1μm以下とすることに臨界的意義は認められない。


・請求項 5-6
・引用文献等 1-2
・備考

引用文献1には、回路にコンデンサC2を挿入することで、第2のゲート電極の電圧の上昇速度を遅くし、それにより、IEGTをターンオン及びターンオフするタイミングに時間差を設ける発明が記載されている。(特に、段落0054、図12及び図13を参照。) また、共用制御部と遅延部を備え、第1のゲート電極に印加される制御信号を遅延して伝送される発明が記載されている。(特に段落0032及び図6を参照。)
ここで、遅延部を抵抗器により構成し、信号を遅延させることは、当業者が想到し得ることであり、格別の創意を必要としない。
以上を総合すると、請求項5-6に係る発明は、引用文献1に記載された発明に基づいて当業者が容易になし得たものである。


・請求項 7
・引用文献等 1-2
・備考

引用文献2には、トレンチ絶縁ゲート型IGBTにおいて、p型コレクタ層2とn型ベース層1の間にn型ベース層1よりも高不純物濃度のn型バッファ層3を形成する技術が開示されている。
したがって、引用文献1に記載された発明に対して、引用文献2に記載された技術を適用し、バッファ層を設けることは当業者が容易になし得たことである。


・請求項 8
・引用文献等 1-2
・備考

引用文献2には、領域La内に位置するp型ベース層4とn型ベース層1との間に、n型ベース層1より不純物濃度の高いn型半導体層8が設けられた、トレンチ絶縁ゲート型IGBTが記載されている。
引用文献2では、n型半導体層8によって、ホールがp型ベース層4に移動することを制限することで、n型ベース層1中に蓄積し、伝導度変調を促進している。
したがって、引用文献1に記載された発明に対して、上記のような効果を得るために、引用文献2に記載された発明のようにn型半導体層8を設ることで、p型エミッタ層から注入されたホールが、p型ベース層12及んでしまうことを防ぐことは、当業者が容易になし得たことである。


・請求項 9
・引用文献等 1
・備考

引用文献1には、「半導体基板からなるn型ベース層11と、n型ベース層11の第1面上に形成されたn型ソース層17を有するp型ベース層12と、n型ベース層11及びn型ソース層17を有するp型ベース層12と、ゲート絶縁膜14を介して形成されたゲート電極とp型ベース層の第1面上の一部に、ゲート絶縁膜14を介して、ゲート電極に接するように形成されたn型ソース領域17と、n型ソース層17及びp型ベース層12上に形成された共通のエミッタ電極18と、半導体基板からなるn型ベース層11の第2面上に形成されたp型エミッタ層20と、p型エミッタ層20上に形成されたコレクタ電極21と、を備え、第1のゲート電極15に印加する制御信号in1と第2のゲート電極16a,16bに印加する制御信号in2のタイミングが異なることを特徴とする、半導体装置。」が記載されていると認められる。

本願の請求項9に係る発明と引用文献1に記載された発明を対比すると、両者の相違点は以下の通りである。

引用文献1では、半導体装置の発明であるのに対し、本願の請求項9に係る発明は、電力変換用スイッチング素子である点。

上記の相違点に関しては、請求項1に係る発明における相違点2.の判断と同様、引用文献1に記載された発明を電力用半導体素子として用いることに困難性はない。


・請求項 10-11
・引用文献等 1
・備考

請求項2-3に係る発明における備考でも述べたとおり、駆動信号の時間差を最適化することは、格別の創意を必要としない。また、駆動信号の時間差を3μ秒以上とすることに臨界的意義は認められない。


・請求項 12
・引用文献等 1-3
・備考

電力変換用スイッチング素子を電力変換装置に用いることは、引用文献2及び3に例示されているように周知技術である。
よって、本願の請求項12に係る発明は、引用文献1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものである。


<引用文献等一覧>
1.特開2005-191221号公報
2.特開2000-307116号公報
3.国際公開第2011/104850号(周知技術を示す文献)」

第4 当審の拒絶理由について
1 当審拒絶理由の概要
平成29年3月13日付で当審より通知した拒絶理由の概要は、次のとおりである。
「A.平成27年9月24日付けでした手続補正は,下記の点で願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから,特許法第17条の2第3項に規定する要件を満たしていない。


1.平成27年9月24日付の手続補正(以下、「手続補正」という。)により補正された請求項9、および、請求項9を引用する請求項10,11,13は、「前記ゲート電極の組の互いに異なる組に属し、互いに隣接する2つのゲート電極に挟まれ、前記エミッタ電極と絶縁された前記チャネル層である第2導電型のフローティング層」について記載されていないために、発明の詳細な説明【0081】ないし【0083】、および【図15】に記載された、「第2導電型のフローティング層」を設けていない発明を含む構成となっている。
しかしながら、手続補正により付加された、請求項9における「前記ゲート電極の組の異なる組に属し、互いに隣接する2つのゲート電極には、前記第1の駆動信号または前記第2の駆動信号の同じ駆動タイミングの駆動信号が供給され」るものであるとの、発明特定事項に対応する駆動信号の供給については、発明の詳細な説明【0081】ないし【0083】、および【図15】に記載された、「第2導電型のフローティング層」を設けていない発明には記載されていない。
そうすると、「前記ゲート電極の組の異なる組に属し、互いに隣接する2つのゲート電極には、前記第1の駆動信号または前記第2の駆動信号の同じ駆動タイミングの駆動信号が供給され」、且つ、「第2導電型のフローティング層」を設けていないものは、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「本願の当初明細書等」という。)に記載されておらず、また、当該技術分野における技術常識を参酌しても、本願の当初明細書等の記載から自明であるとも認められない。
してみると、上記手続補正書による補正は、本願の当初明細書等に記載された事項の範囲内において行ったものとは認められない。

B.この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。



<引用文献等一覧>
引用例1:特開2001-308327号公報
引用例2:特開2005-191221号公報
引用例3:特開2000-101076号公報
引用例4:特開2000-307116号公報
引用例5:特開2007-19558号公報
引用例6:特開2011-119416号公報

請求項1
引用例:1-3
備考
引用例1【図1】に記載されているように、請求項1に記載された発明と同様の構成の電力変換用スイッチング素子は公知の素子である。
また、引用例2および3に記載されているように電力変換用スイッチング素子の動作を安定化させるために、電力変換用スイッチング素子のゲート電極の駆動タイミングに時間差のある駆動信号を供給することは公知の技術である。
そして、引用例1記載の電力変換用スイッチング素子において、動作の安定化等を目的として、引用例2および3に記載された公知技術を採用し、請求項1に記載された発明と同様の発明とすることに格別の困難性は認められない。

請求項2
引用例:1-3
備考
ターンオフのタイミングを異なるものとすることは、引用例2【図5】および引用例3【図3】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例2および3に記載された公知技術を採用することは、当業者が適宜為し得る事項である。
またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を3μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。

請求項3
引用例:1-3
備考
ターンオンのタイミングを異なるものとすることは、引用例2【図5】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例2に記載された公知技術を採用することは、当業者が適宜為し得る事項である。
またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を3μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。

請求項4
引用例:1-3
備考
電力変換用のスイッチング素子において、ゲート電極間の間隔をどのようにするかは、製造時に使用されるプロセスルールに基づいて適宜選択される事項であるから、その間隔を1μm以下とすることは、当業者が設計時に適宜為し得る事項であると認められる。

請求項5,6
引用例:1-3
備考
引用例3【図10】および【図11】に記載されているように、駆動タイミングを調整するために、抵抗をもちいることや、抵抗やコンデンサをもちいることは適宜行われている公知技術であるから、引用例1記載の発明において、該公知技術を採用することは、当業者が適宜為し得る事項であると認められる。

請求項7
引用例:1-4
備考
引用例4【0003】に記載されているように、電力変換用スイッチング素子において、バッファ層を設けることは適宜行われている公知技術であるから、引用例1に記載された発明において、該公知技術を採用することに格別の困難性は認められない。

請求項8
引用例:1-3,5
備考
引用例5【0101】に記載されているように、電力変換用のスイッチング素子においてバリア層(請求項8に記載された「ホールバリア層」に相当する。)を設けることは適宜行われている公知技術であるから、引用例1に記載された発明において、該公知技術を採用することに格別の困難性は認められない。

請求項9
請求項1-3,6
備考
引用例1【図1】や引用例6【図1】に記載されているように、請求項9に記載された発明と同様の構成の電力変換用スイッチング素子は公知の素子である。
また、引用例2および3に記載されているように電力変換用スイッチング素子の動作を安定化させるために、電力変換用スイッチング素子のゲート電極の駆動タイミングに時間差のある駆動信号を供給することは公知の技術である。
そして、引用例1および6記載の電力変換用スイッチング素子において、動作の安定化等を目的として、引用例2および3に記載された公知技術を採用し、請求項9に記載された発明と同様の発明とすることに格別の困難性は認められない。


請求項10
引用例:1-3,6
備考
ターンオフのタイミングを異なるものとすることは、引用例2【図5】および引用例3【図3】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例2および3に記載された公知技術を採用することは、当業者が適宜為し得る事項である。
またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を3μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。

請求項11
引用例:1-3,6
備考
ターンオンのタイミングを異なるものとすることは、引用例2【図5】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例2に記載された公知技術を採用することは、当業者が適宜為し得る事項である。
またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を3μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。

請求項12
引用例:2,3,6
備考
引用例6【図1】に記載されているように、請求項12に記載された発明と同様の構成の電力変換用スイッチング素子は公知の素子である。
また、引用例2および3に記載されているように電力変換用スイッチング素子の動作を安定化させるために、電力変換用スイッチング素子のゲート電極の駆動タイミングに時間差のある駆動信号を供給することは公知の技術である。
そして、引用例6記載の電力変換用スイッチング素子において、動作の安定化等を目的として、引用例2および3に記載された公知技術を採用し、請求項9に記載された発明と同様の発明とすることに格別の困難性は認められない。

請求項13
引用例:1-6
備考
電力変換用スイッチング素子をもちいて電力変換装置を構成することは、引用例4【図12】および引用例6【図22】に記載されているように、公知の構成であるから、引用例1ないし6記載の公知技術をもちいて、請求項13に記載された電力変換装置を構成することは、当業者が適宜為し得る事項である。」

第5 特許法第17条の2第3項について
当審拒絶理由で拒絶の理由を示した、補正前の請求項9および補正前の請求項9を引用する補正前の請求項10,11,13は、本手続補正書により削除された。
また、本願発明1ないし13は、補正前の請求項9に記載された「前記ゲート電極の組の異なる組に属し、互いに隣接する2つのゲート電極には、前記第1の駆動信号または前記第2の駆動信号の同じ駆動タイミングの駆動信号が供給され」るものであるとの、発明特定事項を含まないものとなったから、本手続補正書により、平成27年9月24日付の手続補正書は、願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内において行ったものでないとの、当審拒絶理由で示した理由Aは解消した。

第6 特許法第29条第2項について
1 引用文献について
(1)引用例1(当審の拒絶理由において引用例2として引用した文献)について
ア 引用例1の記載
原査定の理由および当審の拒絶の理由に引用された、特開2005-191221号公報(以下、「引用例1」という。)には、図面とともに、以下のことが記載されている。(なお、下線は、当審において付与した。以下、同じ。)
(ア)「【0002】
電力エネルギーを有効に活用するため、電力用半導体素子を用いたコンバータやインバータなどの電力変換装置が、広く使用されている。電力用半導体素子としては、IEGT(Injection Enhanced Gate bipolar Transistor)、IGBT(Insulated Gate Bipolar Transistor)などの絶縁ゲート型半導体素子が用いられている。IEGTやIGBTは、制御回路や保護回路などの周辺回路を小型化することができ、低損失化、高速化、低コスト化が可能である。ここで、エミッタ電極のコンタクトを間引くなどして、電子注入を促進したIGBTをIEGTと呼ぶ。」
(イ)「【0019】
(第1の実施の形態)
図1乃至図8を参照して本発明の第1の実施の形態に係る半導体装置を説明する。図1に、本実施の形態におけるトレンチゲート構造を有するIEGTの断面図を示す。このIEGTでは、図1に示すように、半導体基板からなるn型ベース層11の第1面上に、p型ベース層12が形成されている。p型ベース層12からn型ベース層11に及ぶ複数のトレンチ13が形成されている。トレンチ13の底部は、n型ベース層11の内部に達するように形成されている。
【0020】
トレンチ13内には、ゲート絶縁膜14を介して導電層を埋め込むことによって、各トレンチ13に設けられた第1のゲート電極(G_(1))15と、第1のゲート電極15の周辺に複数の第2のゲート電極(G_(2))16a,16bが形成されている。第1及び第2のゲート電極15,16a間と、第1及び第2のゲート電極15,16b間のp型ベース層12の表面領域には、それぞれn型ソース層17が形成されている。n型ソース層17は、ゲート絶縁膜14を介して、第1のゲート電極15及び第2のゲート電極16a,16bにそれぞれ隣接するように、形成されている。第1のゲート電極15は、トレンチの両側の側壁にn型ソース層17が隣接して形成されており、複数の第2のゲート電極16a,16bは、トレンチの片側の側壁に隣接してn型ソース層17が形成されている。
【0021】
また、p型ベース層12及びn型ソース層17上に、共通のエミッタ電極18がそれぞれ形成されている。第1のゲート電極G_(1)15及び第2のゲート電極G_(2)16a,16b上には、絶縁膜19が形成されている。一方、半導体基板からなるn型ベース層11の第2面上に、p型エミッタ層20が形成されている。p型エミッタ層20上には、コレクタ電極21が形成されている。図1では、単位セル構造を示しており、実際はこの単位セルが複数並列に接続される。また、第1及び第2のゲート電極15,16a,16bに、第1及び第2の端子(図示しない)がそれぞれ電気的に接続されており、さらに第1及び第2の端子は、第1及び第2のゲート電圧を制御する制御部36に電気的に接続されている。
【0022】
コレクタ電極に高電圧を印加した状態から、IEGTをターンオンさせると、p型エミッタ層から注入された正孔が、エミッタ電極のコンタクトが間引かれた部分のn型ベース層の界面に蓄積する。負性容量は、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されることによって生じる。第1及び第2のゲート電極15,16a,16b上には絶縁膜19が形成され、エミッタ電極のコンタクトは、第1のゲート電極15上の絶縁膜19の両側、すなわち、第2のゲート電極16a,16b上のそれぞれの絶縁膜19の片側にのみ形成されている。よって、第2のゲート電極16a,16bは、もう一方の片側の側壁に正孔が蓄積し、正孔のチャネルが形成されるため、負性容量を生じやすい。」
(ウ)「【0025】
続いて、図4に、図1に示したIEGTを含む半導体装置の回路図を示す。図4に示すように、第1のゲート電極(G_(1))15と第2のゲート電極(G_(2))16a,16bに、第1のゲート抵抗(R_(G1))31及び第2のゲート抵抗(R_(G2))32がそれぞれ接続されている。第1のゲート抵抗31及び第2のゲート抵抗32は、第1の端子33及び第2の端子34に接続されている。制御部36には、G_(1)用制御部36a及びG_(2)用制御部36bが設けられており、第1及び第2のゲート電極15,16a,16bのゲート電圧をそれぞれ制御する。
【0026】
図5に、図4のIEGTを動作させて制御するときの第1及び第2のゲート電極15,16a,16bのゲート電圧V_(G1),V_(G2)の時間変化を示す。図4のIEGTを動作させるときは、第1の端子33に第1の制御信号in1を印加し、第2の端子34に第2の制御信号in2を印加する。IEGTをターンオンさせるときは、まず、図5に示すように、第2の端子34にターンオン信号(第2の制御信号in2の立ち上がり部)を入力する前に、第1の端子33にターンオン信号(第1の制御信号in1の立ち上がり部)を入力する。時間t=t_(1)秒のとき、第1の端子33にターンオン信号を入力すると、第1のゲート電極_(15)のゲート電圧V_(G1)が上昇する。第1のゲート電極のゲート電圧V_(G1)がしきい値V_(th)を超えると、第1のゲート電極15部分のIEGTがターンオンし、図示しないコレクタ電流が上昇し、図示しないコレクタ電圧が低下し始める。第1のゲート電極15のゲート電圧V_(G1)は、コレクタ電圧が十分に低下するまで、第1のゲート電極15とコレクタ間の寄生容量によって変位電流が流れる。よって、第1のゲート電極15のゲート電圧V_(G1)は、コレクタ電圧が十分に低下する時間t=t_(2)秒まで、ほぼ一定値に保たれる。第1のゲート電極15のゲート電圧V_(G1)は、コレクタ電圧が十分に低下した後、再び上昇する。
【0027】
一方、第2の端子34には、ゲート電圧V_(G1)が一定値より高くなった後の時間t=t_(3)秒のとき、ターンオン信号を印加する。コレクタ電圧は十分に低下しているため、第2のゲート電極16a,16bのゲート電圧V_(G2)は、一気に上昇する。ゲート電圧V_(G2)は、時間t=t_(3)秒の前に、V_(G2-)まで上昇しているが、この電圧の変化は、第2のゲート電極16a,16b部分の負性容量によるものである。このとき、抵抗値の小さい第2のゲート抵抗32を接続することによって、V_(G2-)<V_(th)とすることができる。なお、第2のゲート抵抗32は、特に設けなくてもかまわない。」
(エ)「【0029】
このようにして、第1のゲート電極15と負性容量の生じやすい第2のゲート電極16a,16bに、タイミングが異なる制御信号を入力して制御することによって、第1のゲート電極15を、第2のゲート電極16a,16bよりも前にターンオンさせ、第2のゲート電極16a,16bよりも後にターンオフさせることができる。したがって、負性容量の影響を低減させて、IEGTをターンオン及びターンオフすることができる。よって、IEGTのターンオン動作及びターンオフ動作を安定化することができる。また、第1のゲート電極15と負性容量の生じやすい第2のゲート電極16a,16bに異なるタイミングで制御信号を入力して制御することによって、負性容量の影響を低減しており、浅いトレンチゲートを形成するなどの電子の注入を促進する効果を抑制することがない。さらに、第1のゲート電極15によって素子をターンオンさせた後、続いて第2のゲート電極16a,16b部分にもチャネルを形成させているため、導通状態において、十分なチャネル密度を確保することができ、オン電圧を低減することができる。」
イ 引用例1発明について
上記アの記載から、引用例1には、実質的に次の発明(以下、「引用例1発明」という。)が記載されているものと認められる。
「半導体基板からなるn型ベース層11の第1面上に、p型ベース層12が形成され、
p型ベース層12からn型ベース層11に及ぶ複数のトレンチ13が形成され、
トレンチ13内には、ゲート絶縁膜14を介して導電層を埋め込み、
各トレンチ13に設けられた第1のゲート電極(G_(1))15と、第1のゲート電極15の周辺に複数の第2のゲート電極(G_(2))16a,16bが形成され、
第1及び第2のゲート電極15,16a間と、第1及び第2のゲート電極15,16b間のp型ベース層12の表面領域には、それぞれn型ソース層17が形成され、
n型ソース層17は、ゲート絶縁膜14を介して、第1のゲート電極15及び第2のゲート電極16a,16bにそれぞれ隣接するように、形成され、
第1のゲート電極15は、トレンチの両側の側壁にn型ソース層17が隣接して形成され、複数の第2のゲート電極16a,16bは、トレンチの片側の側壁に隣接してn型ソース層17が形成され、
p型ベース層12及びn型ソース層17上に、共通のエミッタ電極18がそれぞれ形成され、
第1のゲート電極G_(1)15及び第2のゲート電極G_(2)16a,16b上には、絶縁膜19が形成され、
半導体基板からなるn型ベース層11の第2面上に、p型エミッタ層20が形成され、
p型エミッタ層20上には、コレクタ電極21が形成されている
電力用半導体素子であるIEGTにおいて、
IEGTのターンオン動作及びターンオフ動作を安定化させるために、
第1のゲート電極15を、負性容量の生じやすい第2のゲート電極16a,16bよりも前にターンオンさせることにより、負性容量の影響を低減させて、IEGTをターンオンさせる、
電力用半導体素子であるIEGT。」
(2)引用例2(当審の拒絶理由において引用例4として引用した文献)について
ア 引用例2の記載
原査定の理由および当審の拒絶の理由に引用された、特開2000-307116号公報(以下、「引用例2」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0001】
【発明の属する技術分野】本発明は、半導体装置に関わり、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ、及び、それを利用した電力変換装置に関する。」
(イ)「【0018】
【発明の実施の形態】図1は本発明の第1の実施例であり、トレンチ絶縁ゲート型IGBTのセルの断面図である。
【0019】このトレンチ絶縁ゲート型IGBTは高抵抗のn型ベース層1(第2半導体層)の一方の面に、n型ベース層1よりも高不純物濃度のn型バッファ層3を挟んでp型コレクタ層2(第1半導体層)が形成される。n型ベース層1の他方の面側にはp型ベース層4(第3半導体層)が形成される。
【0020】p型ベース層4には、平面形状がストライプ状をなす複数本の同じ形状を有するトレンチ絶縁ゲート電極7(絶縁ゲート)が、n型ベース層1に達する深さに形成してある。トレンチ絶縁ゲート電極7は、p型ベース層4の表面からn型ベース層1まで達する溝内にゲート電極が埋め込まれ、ゲート電極の周囲が絶縁膜で覆われた形状をしている。これらのトレンチ絶縁ゲート電極7は隣り合うトレンチ絶縁ゲートの相互間隔が、狭いLaと広いLbが交互に繰り返す構造を有している。なお、本実施例は、トレンチ溝の側壁を基点にして相互間隔を示しているが、トレンチ絶縁ゲートの幅方向の中心を基点にしても良い。」
(ウ)「【0030】本発明者の検討によれば、La≦5μmを満たすとき、図2に示す傾向の特性が得られる。Lb/La>1においては、Lb/Laが大きくなるにしたがって、入力容量C_(in)と飽和電流I_(csat)が小さくなり、Lb/La=12でほぼ極小となる。すなわち、Lb/La>1においては、トレンチ絶縁ゲート型IGBTの高速スイッチング性能及び短絡耐量が向上する。しかも12>Lb/La>1においては、オン電圧が低減する。すなわち、12>Lb/La>1においては、低オン抵抗というトレンチ絶縁ゲート型本来の特性が損なわれずむしろ向上されながら、入力容量C_(in)と飽和電流I_(csat)が低減する。さらに、6≧Lb/La≧2にすることにより、オン電圧が極小になる。」
イ 引用例2発明について
上記アの記載から、引用例2には、実質的に次の発明(以下、「引用例2発明」という。)が記載されているものと認められる。
「高抵抗のn型ベース層1(第2半導体層)の一方の面に、n型ベース層1よりも高不純物濃度のn型バッファ層3を挟んでp型コレクタ層2(第1半導体層)が形成され、
n型ベース層1の他方の面側にはp型ベース層4(第3半導体層)が形成され、
p型ベース層4には、平面形状がストライプ状をなす複数本の同じ形状を有するトレンチ絶縁ゲート電極7(絶縁ゲート)が、n型ベース層1に達する深さに形成され、
トレンチ絶縁ゲート電極7は、p型ベース層4の表面からn型ベース層1まで達する溝内にゲート電極が埋め込まれ、ゲート電極の周囲が絶縁膜で覆われた形状をなし、
トレンチ絶縁ゲート型IGBTの高速スイッチング性能及び短絡耐量が向上するために、これらのトレンチ絶縁ゲート電極7は隣り合うトレンチ絶縁ゲートの相互間隔が、狭いLaと広いLbが交互に繰り返す構造を有する、
電力変換装置に利用されるトレンチ絶縁ゲート型IGBT。」
(3)引用例3(当審の拒絶理由において引用例1として引用した文献)について
ア 引用例3の記載
当審の拒絶の理由に引用された、特開2001-308327号公報(以下、「引用例3」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0001】
【発明の属する技術分野】この発明は、IGBTなどの絶縁ゲート型半導体装置に関するものである。
【0002】
【従来の技術】電力変換装置の低消費電力化が進む中で、その装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きく、その中でも伝導度変調効果により、低オン電圧が達成でき、ゲート駆動が可能な絶縁ゲート型バイポーラトランジスタ(以下IGBTという)の使用は定着してきている。ウエハー表面にゲート電極を設けるいわゆるプレーナ型IGBTに比べ、表面から溝構造を形成しその中にゲート電極を埋設するトレンチ型IGBTはその両脇にチャネルを形成するので、チャネル密度を大きくする事ができるのでオン電圧をさらに低くする事ができるため近年普及しつつある。」
(イ)「【0015】
【発明の実施の形態】実施の形態1.図1は、第1の態様における装置をトレンチゲートを横切る方向に切断した断面図である。図1において、1は第1主面および第2主面を有する第1導電型の第1半導体層であるP型のシリコン基盤;2は第1主面上に配設された低不純物濃度の第2導電型の第2半導体層であるN型ドリフト層;3はN型ドリフト層2の表面上に配設された、N型ドリフト層2よりも高い不純物濃度の第1導電型の第3半導体層であるP型ベース領域;4はP型ベース領域3の表面に選択的に形成された第2導電型の第4半導体層であるn^(+)ソース領域;5はn^(+)ソース領域4表面からP型ベース領域3を貫通しN型ドリフト層2に達するように形成された溝の内側に配設された絶縁膜であるゲート酸化膜;6はゲート酸化膜5を介してP型ベース領域3と対抗して前記溝内に配設された制御電極であるゲート電極;7は層間絶縁膜、8はP型ベース領域3およびn^(+)ソース領域4の表面に配設された第1主電極であるエミッタ電極;9はシリコン基盤1の第2主面上に配設された第2主電極であるコレクタ電極である。なお、以下の実施の形態においても同じ符号は同じ構成を意味している。」
(ウ)「【0020】これに対しこの発明の第1の態様は、制御電極として働かないポリシリコン12は形成しないものであるので、制御電極として作用しないポリシリコンとエミッタ電極間の容量はなくなり、充放電の時間は短縮できる。この効果は図4、5の白丸で示した様に、損失は従来のIEGT構造の場合に比べて低く押さえる事ができ、特に層間絶縁膜7で被覆する比率を増加させたものほど効果は顕著である。またオン電圧は図3の白丸で示したようにIEGTと同様の傾向を示しており、IEGTの効果は維持されている。またこれらの図よりP型ベース領域3およびn^(+)ソース領域4がエミッタ電極8に接する部分のP型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のP型ベース領域の長さに対する比は1:2から1:7が適当であることが分かる。」
(エ)図1を参照すると、ゲート電極6は、2つを組とし、組となっているゲート電極6の間にゲート酸化膜5に接するように、n^(+)ソース領域が選択的に形成されていると認められる。
イ 引用例3発明について
上記アの記載から、引用例3には、実質的に次の発明(以下、「引用例3発明」という。)が記載されているものと認められる。
「第1主面および第2主面を有する第1導電型の第1半導体層であるP型のシリコン基盤1と、
第1主面上に配設された低不純物濃度の第2導電型の第2半導体層であるN型ドリフト層2と、
N型ドリフト層2の表面上に配設された、N型ドリフト層2よりも高い不純物濃度の第1導電型の第3半導体層であるP型ベース領域3と、
P型ベース領域3を貫通しN型ドリフト層2に達するように形成された溝の内側に配設された絶縁膜であるゲート酸化膜5と、
ゲート酸化膜5を介してP型ベース領域3と対向して前記溝内に配設された制御電極であるゲート電極6と、
P型ベース領域3の表面に、2つの組となるゲート電極6の間にゲート酸化膜5に接するように、選択的に形成された第2導電型の第4半導体層であるn^(+)ソース領域4と、
層間絶縁膜7と、
P型ベース領域3およびn^(+)ソース領域4の表面に配設された第1主電極であるエミッタ電極8と、
シリコン基盤1の第2主面上に配設された第2主電極であるコレクタ電極9
を備え、
損失を低く抑え、また、オン電圧を低くするために、P型ベース領域3およびn^(+)ソース領域4がエミッタ電極8に接する部分のP型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のP型ベース領域の長さに対する比を1:2から1:7とする、
電力変換装置に使われるIGBT。」
(4)引用例4(当審の拒絶理由において引用例3として引用した文献)について
ア 引用例4の記載
当審の拒絶の理由に引用された、特開2000-101076号公報(以下、「引用例4」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0001】
【発明の属する技術分野】本発明は、埋め込み型ゲート電極により制御する、絶縁ゲート型半導体素子、特に、絶縁ゲート型トランジスタ(IGBT)、注入促進型ゲートトランジスタ(IEGT)に関する。」
(イ)「【0007】
【課題を解決するための手段】本発明に係る絶縁ゲート型半導体素子は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の側に形成された第2導電型エミッタ層と、前記第1導電型ベース層の他方の表面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、前記第1導電型ソース層の表面から前記第2導電型ベース層を介して前記第1導電型ベース層に達する複数の溝内にゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型エミッタ層の表面に形成された第1の主電極と、前記第2導電型ベース層と前記第1導電型ソース層の表面に選択的に形成された第2の主電極とを有し、トレンチゲート電極を複数の組に分割し、それぞれの組を異なる制御信号で駆動する。
・・・ 中 略 ・・・
【0011】また、本発明では、通電時に、一部のゲート電極に、他の部分より先行してオフ信号を供給することにより、素子全体のターンオフに先駆けて、蓄積キャリアの一部を排出できる。さらに、素子全体をターンオフする時点では、残りのゲート電極のみをオフすればよく、動作時点でのゲート静電容量を低減することができる。
【0012】また、本発明では、短絡による大電流が生じたときに、一部のゲート電極に、他の部分より先行してオフ信号を供給することにより、短絡電流を制限でき、素子全体をターンオフするまでの時間余裕を大きくすることができる。」
イ 引用例4発明について
上記アの記載から、引用例4には、実質的に次の発明(以下、「引用例4発明」という。)が記載されているものと認められる。
「絶縁ゲート型半導体素子において、
高抵抗の第1導電型ベース層と、
前記第1導電型ベース層の一方の側に形成された第2導電型エミッタ層と、
前記第1導電型ベース層の他方の表面に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、
前記第1導電型ソース層の表面から前記第2導電型ベース層を介して前記第1導電型ベース層に達する複数の溝内にゲート絶縁膜を介して形成されたゲート電極と、
前記第2導電型エミッタ層の表面に形成された第1の主電極と、
前記第2導電型ベース層と前記第1導電型ソース層の表面に選択的に形成された第2の主電極と
を有し、
素子全体のターンオフに先駆けて、蓄積キャリアの一部を排出し、ゲート静電容量を低減するため、および、短絡電流を制限し、素子全体をターンオフするまでの時間余裕を大きくするために、一部のゲート電極に、他の部分より先行してオフ信号を供給する、
絶縁ゲート型半導体素子。」
(5)引用例5(当審の拒絶理由において引用例5とした引用した文献)について
ア 引用例5の記載
当審の拒絶の理由に引用された、特開2007-19558号公報(以下、「引用例5」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0001】
本発明は電力用半導体装置に関し、特に電力用スイッチング素子として好適な絶縁ゲート型半導体装置に関する。」
(イ)「【0096】
(第14の実施の形態)
図27は、本発明の第14の実施の形態に係る電力用半導体装置を示す断面図である。図27図示の如く、高抵抗のn型ベース層31の一方側には、高不純物濃度のp型コレクタ層33が配設される。なお、n型ベース層31とp型コレクタ層33との間に高不純物濃度のn型バッファ層を配設することもできる。n型ベース層31の他方側には、n型ベース層31内に、メインセルMRとダミーセルDRとを区画するように間隔をおいて複数のトレンチ34が形成される。
【0097】
メインセルMR内でn型ベース層31の表面内に、n型ベース層31よりも不純物濃度の高いn型バリア層32が形成される。n型バリア層32上にはp型ベース層37が配設される。p型ベース層37の表面内にはn型エミッタ層38が形成される。ダミーセルDR内でn型ベース層31上にはp型ダイバータ層39が配設される。p型ベース層37とp型ダイバータ層39とは別々の層として形成することもできるし、共通のp型層をトレンチ34により分割することにより形成することもできる。
【0098】
p型コレクタ層33とコンタクトするようにこの上にコレクタ電極41が配設される。p型ベース層37及びn型エミッタ層38とコンタクトするようにこれ等の上にエミッタ電極42が配設される。なお、エミッタ電極42とコンタクトするため、p型ベース層37内に高不純物濃度のp型コンタクト層を形成してもよい。
【0099】
複数のトレンチ34のうちで、メインセルMRに隣接するトレンチ34内に、ゲート絶縁膜35で包まれた状態でゲート電極36が埋め込まれる。メインセルMRとダミーセルDRとが交互に配置される場合は、全てのトレンチ34の夫々内にゲート電極36が配設される。ゲート電極36は、n型ベース層31とn型エミッタ層38とにより挟まれたp型ベース層37の部分に、ゲート絶縁膜35を介して対向する。
【0100】
従って、メインセルMR内には、p型ベース層37をチャネル領域としてn型エミッタ層38をn型ベース層31に選択的に接続する電子注入用のn型チャネルMOSFETが形成される。一方、ダミーセルDR内には、このようなn型チャネルMOSFETは形成されない。
【0101】
図27図示の電力用半導体装置では、n型バリア層32の不純物濃度や、トレンチ34の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、n型バリア層32のバリア効果やメインセルMRが形成する狭い電流通路により、エミッタ電極42への正孔の排出が制限され、これにより、n型エミッタ層38からn型ベース層31への電子の注入効率が向上するからである。」
イ 引用例5発明について
上記アの記載から、引用例5には、実質的に次の発明(以下、「引用例5発明」という。)が記載されているものと認められる。
「高抵抗のn型ベース層31の一方側に、高不純物濃度のp型コレクタ層33が配設され、
n型ベース層31の他方側には、n型ベース層31内に、メインセルMRとダミーセルDRとを区画するように間隔をおいて複数のトレンチ34が形成され、
メインセルMR内でn型ベース層31の表面内に、n型ベース層31よりも不純物濃度の高いn型バリア層32が形成され、
n型バリア層32上にはp型ベース層37が配設され、
p型ベース層37の表面内にはn型エミッタ層38が形成され、
ダミーセルDR内でn型ベース層31上にはp型ダイバータ層39が配設され、
p型コレクタ層33とコンタクトするようにこの上にコレクタ電極41が配設され、
p型ベース層37及びn型エミッタ層38とコンタクトするようにこれ等の上にエミッタ電極42が配設され、
メインセルMRとダミーセルDRとが交互に配置され、
全てのトレンチ34の夫々内にゲート電極36が配設され、
n型バリア層32のバリア効果やメインセルMRが形成する狭い電流通路により、エミッタ電極42への正孔の排出が制限され、これにより、n型エミッタ層38からn型ベース層31への電子の注入効率が向上することにより、低オン電圧を得ることができる、
電力用スイッチング素子として好適な絶縁ゲート型半導体装置。」
(6)引用例6(当審の拒絶理由において引用例6とした引用した文献)について
ア 引用例6の記載
当審の拒絶の理由に引用された、特開2011-119416号公報(以下、「引用例6」という。)には、図面とともに、以下のことが記載されている。
(ア)「【0001】
本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:以下、IGBTと略する)に好適な半導体装置及びそれを用いた電力変換装置に関する。

(イ)「【0028】
(実施例1)
図1に、本発明の半導体装置の実施例1であるIGBTの断面構造を示す。
【0029】
該図に示すIGBTは、第1導電型の第1半導体層であるn^(-)ドリフト層104と、このn-ドリフト層104の表面付近に形成され、反対側がコレクタ電極10と接触する第2導電型の第2半導体層であるpコレクタ層102と、n^(-)ドリフト層104に隣接し、pコレクタ層102とは逆側の表面付近に形成された第2導電型の第3半導体層であるpチャネル層106と、このpチャネル層106の上部に選択的に設けられた第1導電型の第4半導体層であるnエミッタ層107と、該nエミッタ層107とpチャネル層106を貫き、n^(-)ドリフト層104に達するトレンチ423と、このトレンチ423の内壁に沿って設けられたゲート絶縁膜402と、トレンチ423内に設けられた絶縁膜403と、ゲート絶縁膜402の内側空間に充填された第1導電層であるゲート電極401と、絶縁膜403の表面に設けられ、一部がトレンチ423内でn^(-)ドリフト層104側に突出している第2導電層であるエミッタ電極404と、pコレクタ層102とn^(-)ドリフト層104の間に形成されるnバッファ層103と、pチャネル層106内に形成されるpコンタクト層108とから概略構成されている。尚、101はコレクタ端子、115はゲート端子、116はエミッタ端子である。
【0030】
そして、本実施例のIGBTでは、n^(-)ドリフト層104が、トレンチ423内で絶縁膜403とエミッタ電極404を挟んで分割された断面構造となっている。また、トレンチ423の幅aは、トレンチを形成しない領域の幅bよりも広く形成され、図1ではa>bの関係にあり、幅の広いトレンチ423の側壁にゲート電極401が設けられている。また、ゲート電極401は、ゲート絶縁膜402と層間膜となる厚い絶縁膜403(例えばゲート絶縁膜402は100nm程度、絶縁膜(層間膜)403は1000nm程度)で覆われているので、ゲートの帰還容量が、図23で示す従来のIGBTに比べて大幅に低減できるため、即ち、従来のIGBTは、ゲートの両側が薄いゲート絶縁膜で覆われているが、本実施例の構造では、片側はゲート絶縁膜402、片側は厚い層間膜(絶縁膜403)で覆われているため、厚い層間膜側の帰還容量が低減するので、ターンオン時のゲート電圧の持ち上がりが制御でき、フローティングp層が持ち上がると、帰還容量を介してゲートに変位電流が流れゲート電位が上昇する。変位電流は、(帰還容量)×(フローティングp層の電位変化)となり、帰還容量が小さいと変位電流も小さく、ゲートの電位上昇が制御できるため、dv/dtの制御性を向上させることができる。」
ウ 図1を参照すると、ゲート電極401は、2つを組とし、組となっているゲート電極401が形成された隣り合う2つのトレンチ423に、対向するように形成されていると認められる。
イ 引用例6発明について
上記アの記載から、引用例6には、実質的に次の発明(以下、「引用例6発明」という。)が記載されているものと認められる。
「第1導電型の第1半導体層であるn^(-)ドリフト層104と、
n^(-)ドリフト層104の表面付近に形成され、反対側がコレクタ電極10と接触する第2導電型の第2半導体層であるpコレクタ層102と、
n^(-)ドリフト層104に隣接し、pコレクタ層102とは逆側の表面付近に形成された第2導電型の第3半導体層であるpチャネル層106と、
pチャネル層106の上部に選択的に設けられた第1導電型の第4半導体層であるnエミッタ層107と、
nエミッタ層107とpチャネル層106を貫き、n^(-)ドリフト層104に達するトレンチ423と、
トレンチ423の内壁に沿って設けられたゲート絶縁膜402と、
トレンチ423内に設けられた絶縁膜403と、
ゲート絶縁膜402の内側空間に充填された第1導電層であるゲート電極401であって、2つの組となるゲート電極401が隣り合うトレンチ423に対向するように形成され、
絶縁膜403の表面に設けられ、一部がトレンチ423内でn^(-)ドリフト層104側に突出している第2導電層であるエミッタ電極404と、
pコレクタ層102とn^(-)ドリフト層104の間に形成されるnバッファ層103と、
pチャネル層106内に形成されるpコンタクト層108と 、
を有し、
トレンチ423の幅aは、トレンチを形成しない領域の幅bよりも広く形成される、
電力変換装置に用いられる絶縁ゲート型バイポーラトランジスタ。」
2 対比・判断
(1)本願発明1について
ア 対比
本願発明1と引用例1発明とを対比すると次のことがいえる。
(ア)引用例1発明の「電力用半導体素子であるIEGT」は、本願発明1の「電力変換用スイッチング素子」に相当する。
(イ)引用例1発明の「IEGTのターンオン動作及びターンオフ動作を安定化させるために、第1のゲート電極15を、負性容量の生じやすい第2のゲート電極16a,16bよりも前にターンオンさせることにより、負性容量の影響を低減させて、IEGTをターンオンさせる」ことと、本願発明1の「前記第1のゲート電極および前記第2のゲート電極には、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給され、前記時間差は、前記第1のゲート電極と前記第2のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差であること」とは、複数の組となるゲート電極の駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給される点で共通する。
(ウ)そうすると、本願発明1と引用例1発明は、以下の点で一致し、また、相違する。
[一致点]
「複数の組となるゲート電極の駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給される、電力変換用スイッチング素子。」
[相違点1]
本願発明1は、「半導体基板に形成された第1導電型の半導体層と、前記半導体基板の第1表面側に形成された複数のトレンチの互いに隣接する2つずつのトレンチのそれぞれに、前記第1導電型の半導体層とゲート絶縁膜を介して接するように設けられた第1のゲート電極および第2のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記半導体基板の前記第1表面側に、前記ゲート絶縁膜を介して形成された第2導電型のチャネル層と、前記チャネル層の表面の一部に、前記第1のゲート電極および前記第2のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第1導電型のエミッタ領域と、前記第1導電型のエミッタ領域および前記第2導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第1導電型の半導体層に接し、前記半導体基板の第2表面側に形成された第2導電型のコレクタ層と、前記第2導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第1のゲート電極と前記第2のゲート電極との間隔をaとし、前記互いに異なる組に属し、互いに隣接する2つのゲート電極同士の間隔をbとして、それぞれのゲート電極は、b>aを満たすように配置されて」いるのに対して、引用例1発明はそのようになっていない点。
[相違点2]
本願発明1は、「前記第1のゲート電極および前記第2のゲート電極には、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給され、前記時間差は、前記第1のゲート電極と前記第2のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」のに対して、引用例1発明はそのようになっていない点。
イ 本願発明1についての当審の判断
[相違点1]および[相違点2]について検討する。
引用例1発明が、複数の組となるゲート電極の駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号をそれぞれ供給するのは、「IEGTのターンオン動作及びターンオフ動作を安定化させるために、第1のゲート電極15を、負性容量の生じやすい第2のゲート電極16a,16bよりも前にターンオンさせることにより、負性容量の影響を低減させて、IEGTをターンオンさせる」ためであるから、複数の組となるゲート電極の一方は、負性容量の生じ易いゲート電極であり、また、他方は、負性容量の生じ難いゲート電極である。
それに対して、本願発明1の「第1のゲート電極」および「第2のゲート電極」は、[相違点1]に係る構成に記載されているように、「前記半導体基板の第1表面側に形成された複数のトレンチの互いに隣接する2つずつのトレンチのそれぞれに、前記第1導電型の半導体層とゲート絶縁膜を介して接するように設けられた第1のゲート電極および第2のゲート電極からなるゲート電極の組」であって、「前記ゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記半導体基板の前記第1表面側に、前記ゲート絶縁膜を介して形成された第2導電型のチャネル層」を有するものであるから、「第1のゲート電極」と「第2のゲート電極」には、負性容量の生じ易さに差は無いと認められる。
そして、仮に、引用例1発明に[相違点1]に係る構成を採用したとすると、上記のとおり、本願発明1は、「第1のゲート電極」および「第2のゲート電極」に負性容量の生じ易さに差が無いために、負性容量の生じ易いゲート電極よりも前に、負性容量の生じ難いゲート電極をターンオンさせる引用例1発明のゲート電極の制御が行えないことから、引用例1発明に[相違点1]に係る構成を採用することが容易であるとは言えない。
さらに、引用例2ないし6には、[相違点2]に係る、「前記第1のゲート電極および前記第2のゲート電極には、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給され、前記時間差は、前記第1のゲート電極と前記第2のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」ことは記載されていないから、引用例2ないし6の記載事項から、引用例1発明において、[相違点1]および[相違点2]に係る構成を採用することが容易であるとも言えない。
そして、本願発明1は、[相違点1]および[相違点2]に係る構成を採用することで、「コレクタ電流の時間変化率dic/dtはあまり大きくならず、スイッチング速度が抑制される。その結果として、電力変換用スイッチング素子100の出力電圧の時間変化率dv/dtの制御性が改善される。」という(本願明細書【0040】)という格別の効果を有するものである。
そうすると、[相違点1]および[相違点2]に係る構成は、引用例1ないし6に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
したがって、本願発明1は、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
(2)本願発明2ないし13について
本願発明2ないし13は、本願発明1を引用しており、本願発明2ないし13は本願発明1の発明特定事項を全て有する発明である。
してみれば、本願発明1が引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明2ないし13も、引用例1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

第7 原査定についての判断
本手続補正書の補正により、本願発明1ないし13は、「半導体基板に形成された第1導電型の半導体層と、前記半導体基板の第1表面側に形成された複数のトレンチの互いに隣接する2つずつのトレンチのそれぞれに、前記第1導電型の半導体層とゲート絶縁膜を介して接するように設けられた第1のゲート電極および第2のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記半導体基板の前記第1表面側に、前記ゲート絶縁膜を介して形成された第2導電型のチャネル層と、前記チャネル層の表面の一部に、前記第1のゲート電極および前記第2のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第1導電型のエミッタ領域と、前記第1導電型のエミッタ領域および前記第2導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第1導電型の半導体層に接し、前記半導体基板の第2表面側に形成された第2導電型のコレクタ層と、前記第2導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第1のゲート電極と前記第2のゲート電極との間隔をaとし、前記互いに異なる組に属し、互いに隣接する2つのゲート電極同士の間隔をbとして、それぞれのゲート電極は、b>aを満たすように配置され」るという技術的事項を有し、また、「前記第1のゲート電極および前記第2のゲート電極には、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給され、前記時間差は、前記第1のゲート電極と前記第2のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」との技術的事項を有するものとなった。
当該、「半導体基板に形成された第1導電型の半導体層と、前記半導体基板の第1表面側に形成された複数のトレンチの互いに隣接する2つずつのトレンチのそれぞれに、前記第1導電型の半導体層とゲート絶縁膜を介して接するように設けられた第1のゲート電極および第2のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第1のゲート電極および前記第2のゲート電極の間に挟まれた前記半導体基板の前記第1表面側に、前記ゲート絶縁膜を介して形成された第2導電型のチャネル層と、前記チャネル層の表面の一部に、前記第1のゲート電極および前記第2のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第1導電型のエミッタ領域と、前記第1導電型のエミッタ領域および前記第2導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第1導電型の半導体層に接し、前記半導体基板の第2表面側に形成された第2導電型のコレクタ層と、前記第2導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第1のゲート電極と前記第2のゲート電極との間隔をaとし、前記互いに異なる組に属し、互いに隣接する2つのゲート電極同士の間隔をbとして、それぞれのゲート電極は、b>aを満たすように配置され」、「前記第1のゲート電極および前記第2のゲート電極には、駆動タイミングに時間差のある第1の駆動信号および第2の駆動信号がそれぞれ供給され、前記時間差は、前記第1のゲート電極と前記第2のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」ことは、原査定における引用例1および2には記載されておらず、本願優先日前における周知技術でもないので、本願発明1ないし13は、当業者であっても、原査定における引用文献1および2に基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によって、本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。
 
審決日 2017-09-20 
出願番号 特願2014-534125(P2014-534125)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 55- WY (H01L)
最終処分 成立  
前審関与審査官 辻 勇貴宇多川 勉  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
飯田 清司
発明の名称 電力変換用スイッチング素子および電力変換装置  
代理人 特許業務法人磯野国際特許商標事務所  
復代理人 多田 悦夫  
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