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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1332754
審判番号 不服2017-105  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2017-01-05 
確定日 2017-10-16 
事件の表示 特願2010-293198「集積ダイアモンド変換画素化撮像装置及びその製造方法」拒絶査定不服審判事件〔平成23年 7月14日出願公開、特開2011-139069、請求項の数(18)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成22年12月28日(パリ条約による優先権主張2009年12月30日,フランス)の外国語書面出願であって,その手続の経緯は以下のとおりである。
平成25年12月18日 審査請求
平成26年 9月16日 拒絶理由通知(起案日)
平成27年 3月 3日 意見書及び誤訳訂正書の提出
平成27年11月18日 拒絶理由通知(起案日)
平成28年 5月17日 意見書及び誤訳訂正書の提出
平成28年 8月31日 拒絶査定(起案日)
平成29年 1月 5日 審判請求


第2 原査定の概要
1 原査定
原査定(平成28年8月31日付け拒絶査定)の概要は次のとおりである。
「この出願については,平成27年11月18日付け拒絶理由通知書に記載した理由1によって,拒絶をすべきものです。
なお,意見書及び誤訳訂正書の内容を検討しましたが,拒絶理由を覆すに足りる根拠が見いだせません。

[理由1(特許法第29条第2項)について]

・請求項1?2,7?8,10
・引用例1?3,6
・備考
本願の請求項1と引用例1を比較すると,両者は以下の2点で相違し,その余の点で一致するものと認められる。
(1)本願の請求項1は「該ダイアモンド層(104)と前記電子回路(110,210)との間に配置された誘電層(106,206)」を備えるのに対し,引用例1は備えていない点。
(2)本願の請求項1は「半導体材料層」が「1μmに等しいかそれより薄い厚さを有し」ているのに対し,引用例1には,半導体材料層の厚さが特定されていない点。
上記相違点について検討する。
まず,ダイアモンド層とシリコン層との間に誘電層を備えた基板構造自体は,引用例2,3及び6に記載された周知の構造であるから,引用例1に開示された,ダイヤモンド層とシリコン層の積層構造を含むSOD検出器を当該周知の基板に形成することは,当業者が容易に想到し得たことであるといえる。よって相違点(1)は進歩性を有さない。
また,「半導体材料層」の厚さは当業者の設計事項であり,さらに,引用例3の段落[0005]には,上記周知の基板構造において半導体活性層(半導体材料層に相当)の厚さを0.1?1μmとすることが記載されているから,引用例1においてシリコン層の厚さを「1μmに等しいかそれより薄い厚さ」とすることも,適宜なし得たことであるといえる。よって相違点(2)は進歩性を有さない。
したがって,本願の請求項1は引用例2?3,6に示される周知技術に照らし,引用例1に基づいて当業者が容易になし得たものである。また,本願の請求項2,7?8,10も同様に,当業者が容易になし得たものである。
……(中略)……
・請求項3?6,9
・引用例1?9
・備考
上記拒絶理由通知書で指摘したとおり,本願の請求項3?5は引用例1?4,6から,本願の請求項6は引用例1?3,6?9から,本願の請求項9は引用例1?4,6から,当業者が容易になし得たものである。

以上のとおり,本願の請求項1?10は引用例1?9から当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

<拒絶の理由を発見しない請求項>
請求項11?18に係る発明については,現時点では,拒絶の理由を発見しない。

<引用文献等一覧>
1.LAGOMARSINO S ET AL,New perspectives of the Silicon-On-Diamond material,9TH INTERNATIONAL CONFERENCE ON LARGE SCALE APPLICATIONS AND RADIATION HARDNESS OF SEMICONDUCTOR MATERIALS,イタリア,2009年 9月30日,pp.1-8
2.特開平6-132184号公報
3.特開平8-107209号公報
4.特開2006-24787号公報
5.特開平05-308149号公報
6.特開2009-158528号公報
7.特開2001-291854号公報
8.特開平1-291460号公報
9.特開昭57-114292号公報」

2 拒絶理由通知
原査定の根拠となった平成27年11月18日付け拒絶理由通知の概要は次のとおりである。
「1.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
……(中略)……
記 (引用文献等については引用文献等一覧参照)

●理由1(進歩性)について

・請求項 1,2,7,8,10
・引用文献等 1?3,6
・備考
引用文献2には,ダイアモンド層30とSi層20との間に絶縁層26を形成した構成が記載されている(段落11?段落17,図1?図3)。
引用文献3には,ダイアモンド層1と半導体活性層19との間に絶縁層2を形成した構成が記載されている。また,半導体活性層19の厚さは,0.1?1μmであることが記載されている。(段落5,段落6,図5)
引用文献6には,単結晶SiC基板10において,SiCに代えてダイヤモンドを用いてもよいこと,SiC基板上に保護膜14を介してシリコン層21を形成し,CMOS回路を形成することが記載されている(段落29?段落67,89,図1?図8)。CMOS回路は,絶縁膜24によって覆われている。
ダイアモンド層と電子回路層との間に誘電体層を配置することは,引用文献2,引用文献3,引用文献6に記載されているように周知である。
引用文献2,3,6に記載の周知の技術を,引用文献1に記載の素子に適用し,誘電層がダイアモンド層と電子回路との間に配置されている構成とすることは,当業者が容易になし得ることである。また,半導体活性層の厚さを1μm以下とすることも引用文献3に記載されている。
……(中略)……
・請求項 1,2,3,5,6,9,10
・引用文献等 3,5
・備考
引用文献5には,ダイヤモンドの光電変換層を用いた軟X線検出素子が記載(段落7?段落17,図6)されている。ダイヤモンド層と電子回路との間には,第三アルミニウム電極Gと絶縁層Jが形成されている。絶縁層Jは,パシベーション膜に相当する。
引用文献3に記載されているように,半導体活性層の厚さを1μm以下とすることは適宜なし得ることである。
また,フィルタを設けることは周知技術であり,適宜なし得ることである。
……(中略)……
<拒絶の理由を発見しない請求項>
請求項(11-18)に係る発明については,現時点では,拒絶の理由を発見しない。拒絶の理由が新たに発見された場合には拒絶の理由が通知される。

<引用文献等一覧>
1.LAGOMARSINO S ET AL,New perspectives of the Silicon-On-Diamond material,9TH INTERNATIONAL CONFERENCE ON LARGE SCALE APPLICATIONS AND RADIATION HARDNESS OF SEMICONDUCTOR MATERIALS,イタリア,2009年 9月30日,pp.1-8(平成26年9月16日付拒絶理由通知の引用文献1)
2.特開平6-132184号公報(周知技術を示す文献:新たな引用文献)
3.特開平8-107209号公報(周知技術を示す文献:新たな引用文献)
4.特開2006-24787号公報(平成26年9月16日付拒絶理由通知の引用文献2)
5.特開平05-308149号公報(新たな引用文献)
6.特開2009-158528号公報(新たな引用文献)
7.特開2001-291854号公報(平成26年9月16日付拒絶理由通知の引用文献5)
8.特開平1-291460号公報(平成26年9月16日付拒絶理由通知の引用文献6)
9.特開昭57-114292号公報(平成26年9月16日付拒絶理由通知の引用文献7)」


第3 本願発明
本願の請求項1?18に係る発明(以下,それぞれ「本願発明1」?「本願発明18」という。)は,平成28年5月17日に提出された誤訳訂正書で補正された特許請求の範囲の請求項1?18に記載された事項により特定される以下のとおりのものである。

1 本願発明1
「 【請求項1】
数個の画素を含み,各々の画素が少なくとも,
-第1の電極(122,204)及び第2の電極(102)の間に配置されたダイアモンド層(104)の一部であって,光子及び/または高エネルギー粒子放射の電気信号への変換を達成することのできる一部と,
-前記電気信号の増幅及び/または読出しのための電子回路(110,210)であって,少なくとも前記第1の電極(122,204)に電気的に接続され,及び1μmに等しいかそれより薄い厚さを有し,及び同様に,前記ダイアモンド層(104)及び該ダイアモンド層(104)と前記電子回路(110,210)との間に配置された誘電層(106,206)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部で作られた電子回路(110,210)と,
を含んでいる撮像装置(100,150,200)。」

2 本願発明2
「 【請求項2】
前記電子回路(110,210)は,一つまたはそれ以上のPD-SOIまたはFD-SOI型のトランジスタ(210a,210b)を含んでいる請求項1に記載の撮像装置(100,150,200)。」

3 本願発明3
「 【請求項3】
前記第1の電極(122)及び前記電子回路(110)は,前記ダイアモンド層(104)の第1の面の位置に並んで配置されている請求項1または2に記載の撮像装置(100,150)。」

4 本願発明4
「 【請求項4】
前記第1の電極(122)は,誘電材料(118)により少なくとも部分的に被覆された側壁を含んでおり,前記側壁は,前記ダイアモンド層(104)の第1の面に位置する前記第1の電極(122)の下部壁と直角にある請求項3に記載の撮像装置(100,150)。」

5 本願発明5
「 【請求項5】
前記ダイアモンド層(104)の第1の面と対向する第2の面の前面に配置され,おおよそ380と780nmの間を備えた波長の放射を吸収することのできるフィルタリング手段を含んでいる請求項3または4に記載の撮像装置(100,150)。」

6 本願発明6
「 【請求項6】
前記第1の電極(204)は,前記ダイアモンド層(104)に対して配置されており,及び前記電子回路(210)と前記ダイアモンド層(104)との間に配置されている請求項1または2に記載の撮像装置(200)。」

7 本願発明7
「 【請求項7】
前記ダイアモンド層(104)は,前記第1の面上に位置する核生成部分を含み,前記第1の電極(122)が,前記ダイアモンド層(104)の前記核生成部分内に形成されたリセス内に部分的に配置されている請求項3ないし5のいずれか一項に記載の撮像装置(100,150)。」

8 本願発明8
「 【請求項8】
前記ダイアモンド層(104)は,前記第1の電極(122)が配置される面とは反対の一面に位置する核生成部分を含む,請求項1ないし6のいずれか一項に記載の撮像装置(100,150,200)。」

9 本願発明9
「 【請求項9】
少なくとも前記電子回路(110,210)を被覆している少なくとも一つのパッシベイション層(112,212)をさらに備えており,前記電子回路(110,210)は,前記パッシベイション層(112,212)上に配置された電気相互接続層(124,224)の少なくとも一部を通して,及び少なくとも前記パッシベイション層(112,212)を通して作られたビア(123,223)を通して,前記第1の電極(122,204)に電気的に接続されており,及び前記電気相互接続層(124,224)の前記部分を前記電子回路(110,210)に,及び前記第1の電極(122,204)に電気接続している請求項1ないし8のいずれか一項に記載の撮像装置(100,150,200)。」

10 本願発明10
「 【請求項10】
数個の画素を含む撮像装置(100,150,200)の製造方法であって,各々の画素は,少なくとも
-1μmに等しいかまたはそれより薄い厚さで,及びダイアモンド層(104)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部において,電気信号の増幅及び/または読出しのための電子回路(110,210)を形成する段階であって,前記基板は同様に,前記ダイアモンド層(104)と前記電子回路(110,210)との間に配置された第1の誘電層(106,206)を含んでいる段階と,
-第1の電極(122,204)を作成する段階であって,光子及び/または粒子放射を電気信号に変換することのできる前記ダイアモンド層(104)の一部が,前記第1の電極(122,204)と第2の電極(102)との間に配置されるようにする段階と,
-少なくとも前記第1の電極(122,204)と前記電子回路(110,210)との間に電気接続(123,124,223,224)を作成する段階と,
を含んでいる方法。」

11 本願発明11
「 【請求項11】
前記第1の電極(122)の作成は,少なくとも以下の段階
a)前記電子回路(110)及び前記半導体材料層(108)を被覆するパッシベイション層(112)を堆積する段階と,
b)前記パッシベイション層(112)及び前記半導体層(108)内に,及び前記電子回路(110)に隣接しているキャビティ(114)を形成する段階と,
c)少なくとも前記キャビティ(114)の壁に対して第2の誘電層(118)を堆積する段階と,
d)前記第2の誘電層(118)の一部をエッチングする段階であって,前記キャビティ(114)内に下部壁を形成し,前記ダイアモンド層(114)の第1の面の一部(120)を剥離する段階と,
e)前記ダイアモンド層(104)の第1の面に対して,前記キャビティ(114)内に位置された導電材料の一部を作成し,前記第1の電極(122)を形成する段階と,
を実施することによって達成される請求項10に記載の方法。」

12 本願発明12
「 【請求項12】
前記第1の電極(122)の形成は,少なくとも以下の段階
a)前記半導体材料層(108)内に,前記電子回路(110)に隣接しているキャビティを形成する段階と,
b)少なくとも前記キャビティの壁に対して第2の誘電層(118)を堆積する段階と,
c)前記キャビティ内に下部壁を形成するために第2の誘電層(118)の一部をエッチングし,前記ダイアモンド層(104)の第1の面の一部(120)を剥離する段階と,
d)前記ダイアモンド層(104)の第1の面に対して,前記第1の電極(122)を形成するために,前記キャビティ内に位置した導電材料の一部を形成する段階と,
e)前記第1の電極(122),前記電子回路(110),及び前記半導体材料層(108)を被覆するパッシベイション層(112)を堆積する段階と,
を実施することによって達成される請求項10に記載の方法。」

13 本願発明13
「 【請求項13】
前記第1の誘電層(106)は,前記ダイアモンド層(104)の第1の面と前記半導体材料層(108)との間に配置され,エッチングの段階d)または前記キャビティを形成する段階a)は同様に,前記キャビティ(114)の下部壁上で前記第1の誘電層(106)の一部をエッチングする段階を含んでいる請求項11または12に記載の方法。」

14 本願発明14
「 【請求項14】
前記ダイアモンド層(104)は,その第1の面上に位置された核生成部分を含んでおり,エッチングの段階c)またはd)は同様に,前記キャビティ(114)内の前記ダイアモンド層(104)の核生成部分をエッチングする段階を含んでいる請求項11ないし13のいずれか一項に記載の方法。」

15 本願発明15
「 【請求項15】
前記SOD型基板は,前記半導体材料層(108)と前記ダイアモンド層(104)との間に位置された導電材料からなる層(202)を含んでおり,前記第1の電極(204)を形成する段階は,少なくとも該第1の電極(204)のパターンと一致するパターンに従って,前記半導体層(108)と前記導電層(202)のエッチングの実施により達成され,前記第1の電極(204)は,前記ダイアモンド層(104)に対して,及び前記電子回路(210)と前記ダイアモンド層(104)との間に配置されている請求項10に記載の方法。」

16 本願発明16
「 【請求項16】
前記第1の誘電層(106)が,前記導電材料層(202)と前記半導体材料層(108)との間に位置され,及び前記第1の電極(204)の形成の間に,前記第1の電極(204)が前記ダイアモンド層(104)に対して位置され,及び前記誘電層の残余部分(206)と前記ダイアモンド層(104)との間に位置されるような方法で,前記第1の誘電層(106)を同様に,前記第1の電極(204)のパターンと一致するパターンに従ってエッチングする請求項15に記載の方法。」

17 本願発明17
「 【請求項17】
前記第1の電極(204)を形成する段階と,前記電気接続(223,224)を形成する段階との間に,少なくとも前記電子回路(210)及び前記第1の電極(204)を被覆する平坦化層(212)を堆積する段階の実施を追加的に含んでいる請求項15または16に記載の方法。」

18 本願発明18
「 【請求項18】
前記第1の電極(122,204)と前記電子回路(110,210)との間の電気接続(123,124,223,224)を形成する段階は,少なくとも以下の段階
f)前記パッシベイション層(112,212)及び/または前記第1の電極(122,204)を通って前記第1の電極(122,204)及び前記電子回路(110,210)に電気接続される貫通ビア(123,223)を形成する段階と,
g)前記パッシベイション層(112,212)上に電気相互接続層(124,224)を形成する段階であって,前記電気相互接続層(124,224)の少なくとも一部及び前記貫通ビア(123,223)が前記第1の電極(122,204)を前記電子回路(110,210)に電気的に接続させるようにする段階と,
を実施することによって達成される請求項11ないし14のいずれか一項,または請求項17に記載の方法。」


第4 引用刊行物及び引用発明等
1 引用例1について
(1)引用例1の記載
原査定の拒絶の理由に引用された刊行物である S.Logomarsino et al,“New perspectives for the Silicon-On-Diamond material”,9th International Conference on Large Scale Applications and Radiation Hardness of Semiconductor Detectors,イタリア,2009年9月30日,pp.1-8(以下,「引用例1」という。)には,Figure1?3とともに次の事項が記載されている(下線は,参考のため,当審において付したもの。以下同様である。)。
ア “1. Semiconductor On Diamond Research
Several works have been reported in recent years on the implementaion of the widely diffused Silicon On Insulator system[1] with the Silicon On Diamond (SOD) concept[2,3], due to the extremely favorable thermal propeties of diamond. GaN-On Diamond has also been proposed and commerialized for application in power electronics[4].
……
In the next section we discuss and compare our experimental and theoretical results and in the following ones we discuss the two research lines presently pursued by our collaboration. One line is aimed to develop the prototype of a monolithic SOD radiation detector where the diamond is the sensor connected by Through Silicon Vias (TSV) to the processing electronics.”
(第2頁第2?30行,当審訳:1.ダイアモンド上の半導体の研究
近年,ダイヤモンドのきわめて良好な熱的性質のため,Silicon On Diamond(SOD)の構成[2,3]により,広く拡散したシリコン・オン・インシュレータシステム[1]の実装に関するいくつかの研究が報告されている。GaN-On Diamondもまた,パワーエレクトロニクスの用途向けに,提案され商品化されている[4]。
……
次のセクションでは,我々の実験的・理論的結果を議論し,比較し,以下では我々の共同研究によって現在追求されている2つの研究ラインについて議論する。一本目のラインは,モノリシックSOD放射線検出器のプロトタイプを開発することを目的としており,該検出器は,ダイヤモンドがシリコン貫通ビア(TSV)によって処理電子回路に接続されるセンサである。)

イ “3. SOD Monolithic Pixel Detectors
The development of high resolution sensors has involved a strong research effort during the last three decades[8]. Pixel sensors are routinely used in optical imaging for commercial purposes, but their application in High Energy Physics (HEP) and space experiments is still a subject of intense investigation. Three are the main issues of the development of the pixel technology. One is the pixel sensitive volume which is correlated to the signal-to-noise ratio (S/N) performances. One other is the pixel density, which implies read out complexity and power budget, mostly in case of large detector mosaics. The last issue concerns the radiation resistance of the detector both for the sensor and the electronics parts.
……
Another interesting item for the pixel detector development is the growth of the 3D integrated electronics technique, where several thin layers (tiers) are stacked together and connected by Through Silicon Via (TSV). Each layer has its functionality and its technology. 3D stacks sitting on an optical sensor with all silicon material are now in agenda.
We believe indeed that our SOD technique is a good opportunity to build up a 3D stack based on a diamond sensor. At present we intend to limit ourselves to an unique silicon layer, the read out electronics chip. The aim of the project is sketched in Fig.1 and it is addressed to HEP applications, but the technology can be applied in any field where diamond plays the role of sensor.
The fabrication of TSV is the main issue of this line of research. Since we want to bond directly an electronic die to diamond, pre or post-processing implementation of TSV has to be followed by ohmic contact fabrication at the Si-diamond interface. To investigate and to set up the suitable procedures, we foresee an intermediate step: to implement SOD devices equipped only with silicon TSV matrix soldered to the diamond ohmic contacts at the interface (see Fig.2). The fabrication of ohmic contacts is one of the most challenging aspects of the implementation, the other demanding aspects concerning the TSV realization. By the implementation and refinement of this intermediate step it will be possible to obtain the device depicted in Fig.1.”
(第4頁第16行?第5頁第10行,当審訳:3.SODモノリシックピクセル検出器
高分解能センサーの開発には,過去30年にわたり強い研究努力がなされている[8]。ピクセルセンサーは,商業目的で光学イメージングに日常的に使用されているが,高エネルギー物理学(HEP)及び宇宙実験におけるその応用は依然として研究の対象である。ピクセル技術開発の主要な問題は3つある。1つは,信号対雑音比(S/N)性能に相関するピクセルの感度である。もう1つは画素密度であり,検出器の大規模なモザイクの場合,読み取りの複雑さと高消費電力を意味する。最後の問題は,センサーと電子部品の両方の放射線抵抗に関する。
……
ピクセル検出器開発のもう1つの興味深い項目は,いくつかの薄層(層)が一緒に積み重ねられ,貫通シリコンビア(TSV)によって接続される3D集積エレクトロニクス技術の進歩です。3Dスタック上に設けられるすべてのシリコン材料を使用した光センサーが現在話題になっている。
我々のSOD技術は,ダイヤモンドセンサーに基づく3Dスタックを構築する良い機会であると確信する。現在,我々は,独自のシリコン層と,読み出されたエレクトロニクスチップに特化しようと考えている。このプロジェクトの目的は図1に示されており,HEPアプリケーションに向けられているが,この技術はダイヤモンドがセンサー上で役割を果たすあらゆる分野に適用することができる。
TSVの作成は,この研究の主要課題である。電子ダイを直接ダイヤモンドに結合したいので,Si-ダイヤモンド界面でのオーミックコンタクトの形成に引き続くTSV作成の前処理または後処理が実施されなければならない。適切な手順を調査してセットアップするために,界面でダイヤモンドのオーミックコンタクトにシリコンTSVマトリックスをハンダ付けする(図2参照)ことのみでSODデバイスが実装されるという中間的なステップを予想した。オーミックコンタクトの作成は,実装の最も困難な側面の1つであり,TSV実現に関する他の要求が厳しい側面である。この中間ステップの実施および改良によって,図1に示す装置を得ることが可能になる。)

ウ “

Figure 1: Schematics of a monolithic SOD detector. Ohmic contacts are coated on the two diamond sides ensuring the required polarization. Collection of the radiation generated charge is obtained at the contacts which are linked via the TSV to the front-end electronics on the silicon side of the SOD chip.”
(第5頁の図1及びその説明,当審訳:図1 モノリシックSOD検出器の概略図。必要な分極を確保するために,オーミックコンタクトが2つのダイヤモンドの側面上を被覆している。放射線発生電荷の収集は,TSVのビアを介してSODチップのシリコン側のフロントエンドエレクトロニクスに接続されているコンタクトで得られる。)

エ 図1には,下面にオーミックコンタクト層が形成されているダイヤモンド層には電界(E)が印加されていること,前記ダイヤモンド層内を粒子が通過した軌跡には電子(e)と正孔(h)が生成されていること,前記ダイヤモンド層の上面には薄膜上の層を介してシリコン(Si)層が設けられていること,前記シリコン(Si)層内に形成されたTSVと前記シリコン(Si)層上に形成された多層配線を介して,前記ダイヤモンド層の上面に形成された前記薄膜状の層と前記シリコン(Si)層上に形成されたトランジスタとが接続されていること,が記載されている。

(2)引用例1に記載された発明
ア 引用発明1
上記(1)イの“SOD Monolithic Pixel Detectors”(SODモノリシックピクセル検出器),“the pixel density”(画素密度)という記載から,引用例1の「3.SODモノリシックピクセル検出器」の節に記載された「センサー」は,複数の「SODモノリシックピクセル検出器」で形成されていると認められる。
また,上記(1)イの“Since we want to bond directly an electronic die to diamond, pre or post-processing implementation of TSV has to be followed by ohmic contact fabrication at the Si-diamond interface.”(当審訳:電子ダイを直接ダイヤモンドに結合したいので,Si-ダイヤモンド界面でのオーミックコンタクトの形成に引き続くTSV作成の前処理または後処理が実施されなければならない。)という記載,上記(1)ウの“Ohmic contacts are coated on the two diamond sidesensuring the required polarization.”(当審訳:Ohmic contacts are coated on the two diamond sidesensuring the required polarization.)という記載,及び,上面に薄膜上の層が設けられ,下面にはオーミックコンタクト層が形成されているダイヤモンド層に電界(E)が印加されるという図1の記載から,ダイヤモンド層の上面に設けられた前記薄膜上の層は,オーミックコンタクト層となる導電体の層であると認められる。

したがって,上記(1)ア?エより,引用例1には次の発明(以下,「引用発明1」という。)が記載されている。
「複数のSODモノリシックピクセル検出器で形成されるセンサーであって,各SODモノリシックピクセル検出器は,
下面に形成されているオーミックコンタクト層と上面に設けられたオーミックコンタクト層となる導電体の層との間に設けられたダイヤモンド層であって,放射線が照射されると電荷を生成するダイヤモンド層と,
前記ダイヤモンド層を下層とするSOD構成の上層となるシリコン(Si)層上に形成され,前記導電体の層と前記シリコン(Si)層内に形成されたTSVのビア及び前記シリコン(Si)層上に形成された多層配線を介して収集された前記生成した電荷が供給されるトランジスタを有する電子ダイと,
を有するセンサー。」

イ 引用発明2
そうすると,引用発明1を製造方法の形式で表現した発明として,引用例1には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「複数のSODモノリシックピクセル検出器で形成されるセンサーの製造方法であって,各SODモノリシックピクセル検出器の製造は,
ダイヤモンド層を下層とするSOD構成の上層となるシリコン(Si)層上に,トランジスタを有する電子ダイを形成するステップと,
放射線が照射されると電荷を生成する前記ダイヤモンド層の上面にオーミックコンタクト層となる導電体の層を設けるステップであって,前記ダイヤモンド層が,その下面に形成されているオーミックコンタクト層と前記導電体の層との間に配置されるように前記オーミックコンタクト層となる導電体の層を設けるステップと,
前記シリコン(Si)層内にTSVのビアを形成し,前記シリコン(Si)層上に多層配線を形成して,前記TSVのビア及び前記多層配線により,前記オーミックコンタクト層となる導電体の層と前記電子ダイが有するトランジスタとを電気的に接続するステップと,
を含む方法。」

2 引用例2について
原査定の拒絶の理由に引用された刊行物である特開平6-132184号公報(以下,「引用例2」という。)には,「埋込み絶縁層を有する接着ウェハ構造」(発明の名称)について図1?10とともに次の事項が記載されている。
(1)「【0001】
【産業上の利用分野】本発明はウェハ構造及びこの製造方法に関する。詳細にいえば,本発明は絶縁層を含むウェハ構造に関する。
【0002】
【従来の技術】「埋込み絶縁」層を有するウェハ構造はBiCMOSプロセスによって製造される半導体デバイスに特に有用である。BiCMOSプロセスは集積回路処理技術で,バイポーラ・トランジスタを相補型金属酸化膜半導体(CMOS)トランジスタを含んでいる基板ウェル内に形成できるようにするものである。BiCMOS半導体デバイスの例としては,「パワー・ハングリー」エミッタ結合論理(ECL)バイポーラ回路をシリコン・オン・インシュレータ(SOI)構造上に使用しているものがある。ECL回路は論理素子及びバイポーラ・ドライバとして働く。これらのECL回路の欠点の1つは,これらの回路がかなりの熱を発生し,発生した熱がトラップされ,温度を正常な作動には受け入れられないところまで上昇させることである。
【0003】温度に対して敏感であることに加えて,シリコン・デバイスは放射線(たとえば,α線や宇宙線)に敏感である。シリコン・デバイスの放射線感度を低下させるためには,放射線経路に沿った放射線の衝撃によって発生した正孔/電子対に対してデバイスの集合容積を下げる必要がある。集合容積はシリコン・デバイス構造に「埋込み絶縁」層を組み込むことによって下げられる。
……(中略)……
【0006】デバイスを低温に維持する他の方法は,米国特許第4981818号明細書に示されているように,半導体デバイス構造内に多結晶ダイヤモンド層を組み込むことである。…(中略)…
【0007】しかしながら,上記米国特許の教示にしたがって製造されたデバイスには欠点がある。たとえば,SiC上にエピタキシャル成長した半導体の結晶品質には格子不整合などの欠陥が生じる。さらに,CVDダイヤモンド層は半導体デバイスの支持基板となるものであり,したがって,比較的厚いCVDダイヤモンド層である必要がある。さらにまた,上記米国特許明細書のダイヤモンド基板が露出しているので,酸素中での高温高エネルギー・プロセス(酸化,プラズマ・アッシングなどの)という以降のデバイス製造ステップが基板を腐食する。したがって,上記米国特許のダイヤモンド層によって,絶縁トレンチ形成,フィールド絶縁,及びレジスト剥離などのプロセスに対する処理ステップを行うのはきわめて困難である。
【0008】
【発明が解決しようとする課題】本発明の目的は,上述の問題のない埋込み絶縁層を有するウェハ構造を提供することである。さらに本発明の目的は,このような構造が格子不整合欠陥をほとんど有さず,また最適な熱拡散性を有し,さらにまた,このような構造が絶縁トレンチ形成に適したものであるウェハ構造を提供することである。」

(2)「【0011】
【実施例】図1を参照すると,本発明による接着ウェハ構造10は第1主ウェハ20及び2次ハンドル・ウェハ22からなっている。主ウェハ20は底面に酸化物層26aが形成されている基板24を含んでいる。基板24は100-650μm程度の厚さを有するシリコン原基板を含んでいることが好ましい。シリコン原基板は約32x10^(-7)C^(-1)の熱膨張係数を有している。さらに,シリコン原基板の不良密度はきわめて低い。基板24をシリコンに関して説明したが,基板24をゲルマニウム原基板で構成できることを理解すべきである。
【0012】酸化物層26aは約10-500Åの範囲の厚さを有する薄い酸化物層からなっている。酸化物層26aを周知の酸化技法によって形成し,これによって基板24の頂面及び底面の両方を酸化することも,あるいは一方面だけ(説明を簡単にするため,以下では底面だけを取り上げる)を酸化することもできる。酸化物層26aは厚さ250Åのシリコン酸化物層,たとえば,2酸化シリコン(SiO_(2))からなり,約800℃の酸素雰囲気中で熱成長させたものであることが好ましい。あるいは,酸化物層26aは多結晶付着したCVD酸化物または蒸着酸化物であって,基板24上でのシリコンの消費を排除したものであってもかまわない。
【0013】2次ハンドル・ウェハ22は頂面に絶縁層30が形成された基板28からなる。基板28は100-650μm程度の厚さを有するシリコン原基板を含んでいることが好ましい。基板28もゲルマニウム原板で構成されていてもかまわない。基板28の頂面には,絶縁層30が形成されている。絶縁層30は0.01ないし1.0μmの範囲の厚さを有するダイヤモンド絶縁層を含むことができる。絶縁層30は0.5μmの厚さを有する化学的気相成長(CVD)ダイヤモンド層であることが好ましい。CVD法は当分野で周知のものであり,本明細書では説明しない。基板上へのダイヤモンドのCVD形成は比較的均一な表面をもたらす低い付着速度をもたらす。しかしながら,ダイヤモンド層の表面はダイヤモンドの結晶成長による隆起を含んでいる。ダイヤモンドを使用するのが有利なのは,ダイヤモンドが18x10^(-7)C^(-1)という熱膨張係数を有しており,これがシリコンの係数(32x10^(-7)C^(-1))とほぼ合致しているからである。これは熱膨張係数が5x10^(-7)C^(-1)である2酸化シリコンとは対照的なものである。さらに,CVDダイヤモンドは熱伝導度が低い(0.014W/cm K)熱成長SiO_(2)よりも3桁高い熱伝導度(18-20W/cm K)を有している。さらにまた,CVDダイヤモンド・フィルムは3ないし6の誘電率(プロセスによって異なる),及び1x10^(10)ないし1x10^(16)Ω-cmの低い誘電抵抗率(プロセスによって異なる)を有している。絶縁層30が基板28の頂面へのダイヤモンドのプラズマ・スプレイ・コーティングによって形成されたダイヤモンド層で構成されていてもよいことに留意すべきである。
【0014】さらに図1において,酸化物層26bが絶縁層30の頂面に形成されている。酸化物層26bには2つの機能がある。第1は,酸化物層26bは絶縁層30の頂面の粗さを解消するためのバッファ層を提供する。第2に,酸化物層26bを酸化物層26aとの接着に使用して,主ウェハ20を2次ハンドル・ウェハ22に接着する。好ましい実施例において,絶縁層30がダイヤモンド層を含んでいるため,酸化物層26bを熱成長させるのではなく,ダイヤモンド層上に付着させなければならない。ダイヤモンド・フィルムの熱酸化によって揮発性材料が生じ,ダイヤモンド・フィルムが分解してしまうからである。酸化物層26bを酸化物層26aと同様な材料,すなわちシリコン酸化物で構成するのが好ましい。さらに,酸化物層26bがダイヤモンド層の頂面の粗さを解消するための0.1μm超の初期厚さを有する多結晶付着SiO_(2)であることが好ましい。次いで,酸化物層26bを0.1μm未満の厚さまで,たとえば,適当な周知の化学機械的研磨によって,平面化する。結果として,酸化物層26bは従来技術で使用されている厚さが0.5μmのSiO2の絶縁層に関して比較的薄い(すなわち,0.1μm未満ないし20%未満の厚さ)ものとなる。
【0015】次いで,主ウェハ20を2次ハンドル・ウェハ22に接着させて配置し,酸化物層26a及び26bが密着するようにする。次いで,ウェハ20及び22を900℃と1100℃の間の温度で,たとえば,2時間の間熱処理する。結果として,酸化物層26a及び26bを接着し,図2に示すように単一の酸化物層26を形成する。得られる単一の酸化物層26は依然比較的薄く,典型的な厚さは250-1000Åの範囲である。好ましい実施例において,酸化物層26は2酸化シリコンからなっており,厚さは約500Åである。
……(中略)……
【0017】得られる図3のウェハ構造10は,それ故,基板24に半導体デバイスを形成するのに適したものである。上述したように,基板24がシリコン原基板であり,格子不整合欠陥及びその他の欠陥がほとんどないことが好ましい。したがって,ウェハ構造10は格子不整合が最小限の基板と組み合わされた埋込み絶縁層を有するウェハ構造を提供する。さらに,埋込み絶縁層の熱膨張係数は,能動半導体デバイスから熱をきわめて効率よく伝える基板の熱膨張係数と実質的に合致している。絶縁層は高い熱伝導度も有している。さらにまた,薄い酸化物層26に加えて,ダイヤモンド・フィルムからなる絶縁層30が存在することによって,望ましくない容量効果が最小限のものとなる。」

3 引用例3について
原査定の拒絶の理由に引用された刊行物である特開平8-107209号公報(以下,「引用例3」という。)には,「トランジスタ回路」(発明の名称)について図1?6とともに次の事項が記載されている。
(1)「【0003】パワーMOS電界効果トランジスタとしては,従来ではVDMOS電界効果トランジスタなどの縦形構造の素子が用いられているが,スイッチング電源の小形化の要請に応じたスイッチング周波数の高周波化に併せて寄生容量の小さいSOI基板を用いた横形パワーMOS電界効果トランジスタの使用も検討されるようになった(例えばT.Sakai,S.Matsumoto,I.J.Kim,T.Yachi,and T.Fukumitsu,"Potential of SOI Power MOSFETs as a Switching Device for Megahertz DC/DC Converters,"in Proc.IEEE PESC,Taipei,pp.450-456,1994.)。
【0004】図5(a),(b)は,同期整流回路で用いられるSOI基板に形成された従来の横形パワーMOS電界効果トランジスタ回路の構成を説明するそれぞれ断面構造,平面パターン図である。図5において,1は基板,2は埋め込み絶縁層,3はソース領域,14はチャネル領域,15はオフセットゲート領域,16はドレイン領域,17はゲート絶縁膜,18はゲート電極(第1の導電層),19は半導体活性層である。
【0005】このような構成において,基板1は,単結晶シリコン,多結晶シリコン,窒化アルミニウム,シリコンカーバイト結晶またはダイヤモンド結晶などから形成され,その厚さは200?700μmである。また,埋め込み絶縁層2は,酸化シリコン,窒化シリコン,SiONまたは酸化タンタルなどから形成され,その厚さは0.05?4μmである。
【0006】また,ゲート絶縁膜17は,酸化シリコン,SiON,窒化シリコンまたは酸化タンタルなどから形成され,その厚さは10?200nmである。また,ゲート電極18は,多結晶シリコン,モリブデンシリサイド,タングステンシリサイド,チタンシリサイド,タンタルシリサイド,モリブデン,タングステン,タンタルまたはチタンなどから形成され,その厚さは0.5μm程度である。また,半導体活性層19は,単結晶シリコンから形成され,その厚さは0.1?1μmである。
【0007】このように構成された横形パワーMOS電界効果トランジスタ回路は,図4に示すようなスイッチング電源の同期整流回路に適用する場合,具体的には,図6に示すようにパワーMOS電界効果トランジスタを,2チップ(チップC_(1),チップC_(2))で構成し,各ソース電極のリード端子24を導体パターン25により接続して用いていた。また,パワーMOS電界効果トランジスタの各電極から端子を取り出すためには,各チップC_(1),C_(2)上にソースパッド26_(S),ドレインパッド26_(D),ゲートパッド26_(G)などのパッド部26を設ける必要がある。パワー素子では,このパッド部26の面積が素子の活性部の面積に比較して無視できないほど大きく,一般的にチップC_(1),C_(2)の面積が大きくなる。なお,27は回路基板,28は樹脂モールドである。」

(2)「【0009】
【発明が解決しようとする課題】このようにスイッチング電源同期整流回路に用いられる従来の横形パワーMOS電界効果トランジスタは,2チップで構成され,各電極のパッドを独立して形成しているため,チップ面積が大きくなり,素子の歩留まり低下やチップコストが上昇するという問題があった。」

(3)「【0015】
【実施例】以下,図面を用いて本発明の実施例を詳細に説明する。
(実施例1)図1は,本発明によるトランジスタ回路の一実施例によるSOI基板に形成された横形パワーMOS電界効果トランジスタ回路の構成を説明する図であり,図1(a)は断面構造を示し,図1(b)はその平面パターンを示す図である。図1において,1は基板,2は埋め込み絶縁層,3はソース領域,19は半導体活性層である。
……(中略)……
【0018】このような構成において,基板1は,単結晶シリコン,多結晶シリコン,窒化アルミニウム,シリコンカーバイト結晶またはダイヤモンド結晶などから形成され,その厚さは200?700μmである。また,埋め込み絶縁層2は,酸化シリコン,窒化シリコン,SiONまたは酸化タンタルなどから形成され,その厚さは0.05?4μmである。
【0019】また,ゲート絶縁膜10,11は,酸化シリコン,SiON,窒化シリコンまたは酸化タンタルなどから形成され,その厚さは10?200nmである。また,ゲート電極12,13は,多結晶シリコン,モリブデンシリサイド,タングステンシリサイド,チタンシリサイド,タンタルシリサイド,モリブデン,タングステン,タンタルまたはチタンなどから形成され,その厚さは0.5μm程度である。また,半導体活性層19は,単結晶シリコンから形成され,その厚さは0.1?1μmである。
【0020】このような構成において,ソース領域3は互いに共通接続されてソース配線Sに接続され,第1のゲート電極12と第2のゲート電極13とがそれぞれ互いに異なるゲート配線G1とゲート配線G2とに接続され,第1のドレイン領域8と第2のドレイン領域9とがそれぞれ互いに異なるドレイン配線D1とドレイン配線D2とにそれぞれ接続されている。
【0021】また,このように構成される横形パワーMOS電界効果トランジスタ回路は,例えば図2に示すように1つのチップC内に第1の横形パワーMOS電界効果トランジスタT1 と第2の横形パワーMOS電界効果トランジスタT2 とが形成される構造となっている。
【0022】つまり,この場合,図示されないがチップC上には図1に示すソース領域3のソース配線S,第1のゲート電極12のゲート配線G1,第2のゲート電極13のゲート配線G2,第1のドレイン領域8のドレイン配線D1,第2のドレイン領域9のドレイン配線D2に対応する5個のパッド部が形成される構造となっている。なお,図2では,第1のゲート電極G1および第2のゲート電極G2に対応するパッド部は省略されている。
【0023】このような構成によれば,第1の横形パワーMOS電界効果トランジスタT_(1)と第2の横形パワーMOS電界効果トランジスタT_(2)とがそのソース領域3を共通とすることができるので,ソース領域3の面積およびその電極取り出しのためのソースパッドの面積を従来に比べて約半減することができ,チップCの面積の低減が図れる。」

(4)図1及び図5のいずれの図面にも,基板1上に埋め込み絶縁層2を介して半導体活性層19を設け,当該半導体活性層19に複数のトランジスタを形成したことが記載されている。

4 引用例4について
原査定の拒絶の理由に引用された刊行物である特開2006-24787号公報(以下,「引用例4」という。)には,「固体撮像装置及びその製造方法」(発明の名称)について図1?14とともに次の事項が記載されている。
(1)「【0038】
本実施の形態においては,n型半導体基板21に第2導電型のp型の半導体ウエル領域25が形成され,このp型半導体ウエル領域25に受光部となるフォトダイオード3と,フォトダイオード3からの信号電荷を読み出すnチャネル型の読み出しトランジスタ4と,nチャネル型のリセットトランジスタ(図示せず)とか形成される。一方,選択除去されずに残ったp型半導体層23pに,特に能力を必要とするトランジスタであるnチャンネル型アンプトランジスタ6と,同時にこれに接続されるnチャネル型垂直選択トランジスタ7が形成される。
【0039】
nチャネル型のアンプトランジスタ6は,絶縁層22上のp型半導体層23pに形成したn型ソース・ドレイン領域26とn型ソース・ドレイン領域27とゲート絶縁膜上のゲート電極28で形成され,n型ソース・ドレイン領域26が電源電圧Vddに接続され,ゲート電極28,接続導体31及び配線32を介して読み出しトランジスタ4の一方のソース・ドレイン領域33となるフローティング・ディフュージョン(FD)に接続される。nチャネル型の垂直選択トランジスタ7は,p型半導体層23pに形成したn型ソース・ドレイン領域27とn型ソース・ドレイン領域29とゲート絶縁膜上のゲート電極30で形成され,n型ソース・ドレイン領域29が垂直信号線9へと接続される。このとき,アンプトランジスタ6のn型ソース・ドレイン領域27と垂直選択トランジスタ7の一方のn型ソース・ドレイン領域27と共用される。
【0040】
フォトダイオード3は,基板21の表面側に形成した高不純物濃度のp型半導体領域(p^(+)領域)34と,これに接して基板21の裏面側に向かう深さ方向に形成された高濃度不純物領域(n^(+)領域)35a及び低不純物濃度領域(n領域)35bからなるn型半導体領域35とにより構成される。フォトダイオード3の主たるpn接合jは,p+領域(いわゆるp+アキュミュレーション層)34とn+領域35aで形成される。
【0041】
そして,一方のn+ソース・ドレイン領域33と,フォトダイオード3のn+領域35aと,ゲート電極36とにより,電荷読み出しトランジスタ4が構成される。このn+ソース・ドレイン領域33は,前述したようにFD(フローティング・ディフュージョン)となる。
このCMOS型固体撮像装置11は,基板表面側から光Lが照射される表面照射型の固体撮像装置として構成される。」

(2)「【0073】
次に図12Fに示すように,各配線は,絶縁膜37で覆われている。さらに図示しないが,絶縁層37上に層内レンズ,カラーフィルター,オンチップマイクロレンズ等を形成して表面照射型CMOS型固体撮像装置11が完成する。」

(3)図1には,電荷読み出しトランジスタ4のゲート電極36と,フローティング・ディフュージョンとなるn+ソース・ドレイン領域33から電荷を引き出す電極である接続導体31とは,絶縁層22と半導体層23pからなるSOI基板20と並べて配置されていること,前記SOI基板20の上層である前記半導体層23pにアンプトランジスタ6及び垂直選択トランジスタ7が形成されていること,が記載されている。
また,図1には,前記ゲート電極36及び接続導体31を含む電極または配線は,絶縁膜37で覆われていることが記載されている。

5 引用例5について
(1)引用例5の記載
原査定の拒絶の理由に引用された刊行物である特開平5-308149号公報(以下,「引用例5」という。)には,「軟X線検出素子」(発明の名称)について図1?9とともに次の事項が記載されている。
ア 「【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は,光検出素子,特に軟X線(波長数Åから数100Åの光)の検出や軟X線による物体の観察等に用いられる光検出素子に関する。」

イ 「【0002】
【従来の技術】この種の光検出素子は,X線望遠鏡,X線顕微鏡,軟X線検査装置等の撮像素子として利用されるが,軟X線を検出できる素子としては,MCP(マイクロチャンネルプレート),イメージングプレート,半導体検出素子,CCD等がある。
……(中略)……
【0007】これに対し,最近,複数の電極(画素電極)の上に光電変換層を設け,更にその上に電極層を設けることにより高感度化を実現した軟X線用固体検出素子が提案された。図6及び7は,この種の検出素子の一例である内部増幅型固体撮像素子(AMI)の要部断面と等価回路を示す図で,図6は図7中の一点鎖線で囲んだ部分に対応する構造を示している。
【0008】図6において,P型基板Aの表面には,n^(+)型領域Bを設けて構成したダイオードDと基板Aの表面を覆うフィールド酸化膜Cが形成されている。ダイオードDのコンタクト部D′は,第一アルミニウム層E,第二アルミニウム層F及び第三アルミニウム層Gを介して,光電変換層30に結合されている。図中,H,I,Jは第一アルミニウム層E,第二アルミニウム層F及び第三アルミニウム層Gの相互間を電気的に絶縁するためのSiO_(2)等からなる絶縁層,31は光電変換層30の表面に設けられた表面電極層,32は画素電極,33は軟X線である。光電変換層30と表面電極層31との間,光電変換層30と画素電極33との間には,夫々整流作用を有する100Å程度のSi_(2)N_(4)層を設けることが多い。このように,光電変換を行う光電変換層30は薄い表面電極層31に覆われているだけであるので,入射する軟X線33は減衰することなく光電変換層30に到着する。
【0009】光電変換層30にはSiやGaAsP等の半導体が用いられるが,これらのものは軟X線に対する感度即ち量子効率が大きい。……(以下,省略)」

ウ 「【0012】
【発明が解決しようとする課題】しかしながら,上述のように軟X線に対し高い感度をもち且つ高い分解能を有する軟X線用固体検出素子も下記のような欠点を有する。即ち,SiやGaAsP等から成る光電変換層30は,可視光領域から軟X線領域までの広い波長域で感度をもつ。軟X線により物体の画像を検出する場合,存在する光は所望の波長の光(軟X線)だけとは限らない。例えば,レーザープラズマ光源や放射光のような白色光源の場合,所望の軟X線のみならず可視光や紫外光も多く含んでいる。従って,軟X線顕微鏡のように波長の短い軟X線のみを用いて解像力を得たい場合に可視光なども重ねて検出するのは望ましくなく,軟X線以外の光を除く必要がある。しかし,分光器等によって予め所望の波長の光だけにしようとすると,装置が大掛かりになってしまうという問題がある。」

エ 「【0016】一方,軟X線は,大体20eV以上の光子エネルギーがあるので,充分に価電子を導電帯まで励起させることができる。特に,ダイアモンドは,バンドギャップが5eV以上もあり,可視光と紫外光に対して極めて感度が弱い。しかも,キャリアの移動度も極めて高く,特に軟X線の検出には向いている。従って,ダイアモンドなどの如きバンドギャップが3eV以上で而もキャリア移動度の高い物質を光電変換層に用いれば,軟X線領域に選択的に感度のある軟X線検出素子を得ることができる。」

オ 「【0017】
【実施例】以下,実施例として,本発明に係る軟X線検出素子を,一番効果が期待される生物観察用軟X線顕微鏡用の検出器に応用した場合について説明する。図3は,光源1としてレーザープラズマ光源を,対物レンズ2としてシュヴァルツシルド型光学系を夫々用いたX線顕微鏡の一例を示している。シュヴァルツシルド型光学系は,凸面鏡と凹面鏡から成り,特定の波長の軟X線に対して反射率を高めるために反射面には多層膜鏡がコートされている。レーザープラズマ光源1は,白色光源であり,強い強度の可視光や紫外光を含んでいる。従って,シュヴァルツシルド型光学系で結像するとき,軟X線のほかに金属反射した可視光や紫外光も結像する。尚,図中,3はプラズマを発生させるターゲット,4はフィルタ,5はコンデンサ,6はサンプル,7は可視光と紫外光を除去し必要な軟X線のみを結像できる,光電変換層30(図6参照)にダイアモンドを利用した,軟X線検出素子としての積層型軟X線撮像素子であって,その仕様は下記の通りである。
結像する軟X線の波長:39.8Å
表面電極層31(図6参照):材質Al,厚さ0.05μm
光電変換層30(図6参照):材質Cダイアモンド,厚さ0.2μm
【0018】ヘンケ(Henke )等のデータ(図9(a)及び(b):B.H,Henke,Atomic Data & Nuclear Data Table 1983 参照)により,表面電極層の可視光と軟X線の透過率を式(1)により見積ると,可視光は4.8×10^(-4),軟X線は0.73となり,可視光は光電変換層に到達してしまう。
T=exp{-4πKd/λ} (1)
ここで,Tは透過率,Kは吸収係数,dは表面電極層の厚さ,λは波長である。
【0019】しかし,光電変換層を構成するダイアモンドのバンドギャップは図2から明らかなように5eV以上もあるので,0.2μm以上の波長の可視光と紫外光は光電変換層内でキャリアを発生させることはできず,本検出素子では,これらの光を全く検出しなかった。尚,式(1)より,光電変換層としてのダイアモンド層は厚さが0.2μm以上あれば,39.8Åの波長の軟X線は90%以上が吸収され,効率的に検出されることが分かる。」

(2)引用例5に記載された事項
以上のア?オと引用例5の図6とから,引用例5には,上面にダイオードDを形成したP型基板Aの上に,フィールド酸化膜Cと,複数のアルミニウム層とSiO_(2)からなる層間絶縁層が交互に積層された多層配線層とを介して,バンドギャップが5eV以上であるため可視光と紫外光に対しては感度が弱いが軟X線の検出には好適なダイヤモンドからなる光電変換層30を積層した積層型軟X線撮像素子,が記載されていると認められる。

6 引用例6について
原査定の拒絶の理由に引用された刊行物である特開2009-158528号公報(以下,「引用例6」という。)には,「半導体装置」(発明の名称)について図1?14とともに次の事項が記載されている。
(1)「【0020】
また,一の局面による半導体装置では,上記のように,シリコンよりも大きいバンドギャップを有し,第1トランジスタが形成された半導体層と,半導体層の主表面よりも上側の所定領域に形成されるとともに,制御回路用の第2トランジスタが形成され,半導体層とは別の層からなるシリコン層とを設けることによって,シリコンよりも大きいバンドギャップを有する半導体層に第1トランジスタを形成した後に,半導体層の主表面よりも上側の所定領域に第2トランジスタを有するシリコン層を形成することができるので,第1トランジスタを形成する際の熱処理により,シリコン層が,高温(例えば1200℃や1500℃)になるのを抑制することができる。これにより,シリコン層にドープされた不純物が過剰に拡散して第2トランジスタが機能しなくなるのを抑制することができる。また,シリコン層が,高温(例えば1200℃や1500℃)になるのを抑制することができるので,シリコン層が反ったり,応力が発生するのを抑制することができる。これにより,フォトリソグラフィ工程が正確に行えなくなったり,第2トランジスタ(半導体装置)の特性がばらつくのを抑制することができる。
【0021】
上記一の局面による半導体装置において,好ましくは,半導体層は,SiC,GaNまたはダイヤモンドを含む。このように構成すれば,SiC,GaNおよびダイヤモンドのバンドギャップは,シリコンのバンドギャップよりも十分に大きいので,半導体層に形成される第1トランジスタのオン抵抗を,容易に,十分に小さくすることができる。これにより,半導体装置を,容易に,十分に低消費電力化することができる。
【0022】
上記一の局面による半導体装置において,好ましくは,半導体層とシリコン層との間には,保護膜が形成されている。このように構成すれば,半導体層の主表面よりも上側の所定領域にシリコン層を形成するために,例えば半導体層(保護膜)の主表面の全面上にシリコン層を形成した後,シリコン層の一部を除去してシリコン層をパターニングする場合,半導体層にダメージが加わるのを抑制しながら,シリコン層を除去することができる。これにより,半導体層の第1トランジスタの特性が低下するのを抑制することができる。」

(2)「【0030】
本発明の第1実施形態による半導体装置1は,DC/DCコンバータ,AC/DCコンバータおよびレギュレータIC等の電気エネルギー変換デバイスとして,電気機器の電源系で使用される。
【0031】
また,半導体装置1は,図1に示すように,パワートランジスタ2が形成された下部領域1aと,制御回路用のNMOSトランジスタ3およびPMOSトランジスタ4が形成された上部領域1bとによって構成されている。そして,下部領域1aのパワートランジスタ2と,上部領域1bのNMOSトランジスタ3およびPMOSトランジスタ4とがAl配線5(一部図示せず)によって電気的に接続されている。なお,パワートランジスタ2は,本発明の「第1トランジスタ」の一例であり,NMOSトランジスタ3およびPMOSトランジスタ4は,本発明の「第2トランジスタ」の一例である。また,Al配線5は,本発明の「配線」の一例である。」

(3)図1には,制御回路用のNMOSトランジスタ3およびPMOSトランジスタ4が形成された上部領域1bと,各トランジスタに接続される配線5とは,並べて配置されていることが記載されている。
また,図1には,前記配線の側面は絶縁膜24によって覆われていることが記載されている。

7 引用例7について
原査定の拒絶の理由に引用された刊行物である特開2001-291854号公報(以下,「引用例7」という。)には,「2次元X線センサおよびその製造方法」(発明の名称)について図1?4とともに次の事項が記載されている。
(1)「【0024】以上のように構成された各画素を備えた2次元X線センサについて,以下その動作について説明する。まず,ガラス基板5側より入射したX線はCdTe膜1にて電荷に変換され,この電荷は印加電圧11により生じた電界により画素電極2に集められ,画素容量3に蓄積される。そこで,TFT4を順次駆動してこの電荷を外部へ信号として読み出すことで,入射したX線強度に応じた電気信号が得られることとなる。ここで,保護膜12は,集荷すべき電荷が画素電極2以外の箇所に行かないよう絶縁する役割を果たしている。また,保護シール13は,TFT4や補助電極9などを周囲の雰囲気と遮断し保護している。」

(2)「【0033】図3は本発明の第3の実施例の2次元X線センサの各画素の断面図である。なお,図1と同一符号の構成要素についてはその構成・動作において前記第1の実施例とほぼ同一であるが,CdTe膜1と画素電極2やTFT4との間に基板5が存在する。図3に示した各画素において,集荷電極14および基板5を貫通している導電体15はCdTe膜1から画素電極2に負電荷を運ぶために設けられている。」

8 引用例8について
原査定の拒絶の理由に引用された刊行物である特開平1-291460号公報(以下,「引用例8」という。)には,「固体撮像装置」(発明の名称)について第1図?第3図とともに次の事項が記載されている。
「すなわち,この第1図実施例構成において,符号12は少なくとも外部からの入射光を受光する画素対応部分が平担化されたガラスなどによる透明基板,10はこの透明基板12上に形成された透明導電膜,9はこの透明導電膜10上に堆積形成され,外部からの入射光11を電気信号に変換する光電変換膜,13はこの光電変換膜9上に金属配線層7aを配し,かつ層間絶縁膜8を介して堆積形成されるアモルファス,多結晶,あるいは再結晶化した単結晶の半導体層であり,また,2,3,および4は前記半導体層13に形成されて,前記と同様に信号電荷を外部に読み出すための素子構成,こゝでも,いわゆるMOSFETを構成するそれぞれにソース領域,ドレイン領域,およびゲート電極を示し,さらに,5はその絶縁膜,6は前記ソース領域2から取り出されるソース電極配線,7は前記金属配線層7aとドレイン領域3とを接続するドレイン電極配線である。
そして,この実施例装置の場合には,まず,少なくとも外部からの入射光を受光する画素対応部分が平担化された透明基板12上にあって,透明導電膜10を形成させると共に,この透明導電膜10上に外部からの入射光11を電気信号に変換する光電変換膜9を平担な状態で堆積形成させ,ついで,この光電変換膜9上での所要部分に金属配線層7aを施し,かつ層間絶縁膜8を形成した上で,この層間絶縁膜8を通してドレイン電極配線7を形成させ,さらに,その後,半導体層13を堆積形成させる。」(第2頁下右欄第18行?第3頁上右欄第6行)

9 引用例9について
原査定の拒絶の理由に引用された刊行物である特開昭57-114292号公報(以下,「引用例9」という。)には,「薄膜撮像素子」(発明の名称)について第1図?第4図とともに次の事項が記載されている。
「6は前記不透明電極5の上面に通じる1個のコンタクトホール16を備えて,前記不透明電極5と前記第1半導体層3の上面を被覆するように形成された第1絶縁体層である。
なお,前記第1半導体層3と不透明電極5との接合部分においてショットキ接合ダイオードを形成する。
前記透明基板1,透明電極2,第1半導体層3,不透明電極5,および第1絶縁体層6によって光電変換部13を形成している。
7aは前記第1絶縁体層6の上面に接し,かつ前記コンタクトホール16を通して前記不透明電極5に接続された第1上部電極,7bは前記第1上部電極と対向するように前記第1絶縁層の上面に接して設けられた第2上部電極,また8は前記第1,第2上部電極7a,7bと前記第1絶縁体層6を被覆するように形成された第2半導体層である。
9は前記第2半導体層8の上面を被覆した第2絶縁体層,10は前記第2絶縁体層9の上面に接し,かつ前記第2上部電極7bから第1上部電極7aに至る電流チャネルの導通を制御するために設けたゲート電極,11は前記ゲート電極と前記第2絶縁体層9を被覆してなるパッシベーション膜,20は増幅器である。
前記,第1,第2上部電極7a,7b,第2半導体層8,第2絶縁体層9,ゲート電極10,およびパッシベーション膜11によって,FETトランジスタよりなるスイッチング素子12を形成している。」(第2頁上右欄第6行?同下左欄第15行)


第5 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明1とを対比する。
ア 引用発明1における「SODモノリシックピクセル検出器」は,「ピクセル」に照射された「放射線」を検出するものであるから,本願発明1における「画素」に相当する。

イ 引用発明1における「下面に形成されているオーミックコンタクト層」,「上面に設けられたオーミックコンタクト層となる導電体の層」及び「下面に形成されているオーミックコンタクト層と上面に設けられたオーミックコンタクト層となる導電体の層との間に設けられたダイヤモンド層」は,それぞれ,本願発明1における「第2の電極(102)」,「第1の電極(122,204)」及び「第1の電極(122,204)及び第2の電極(102)の間に配置されたダイアモンド層(104)の一部」に相当する。
そして,引用発明1における「放射線が照射されると電荷を生成するダイヤモンド層」は,本願発明1における「光子及び/または高エネルギー粒子放射の電気信号への変換を達成することのできる一部」に相当する。
したがって,引用発明1における「下面に形成されているオーミックコンタクト層と上面に設けられたオーミックコンタクト層となる導電体の層との間に設けられたダイヤモンド層であって,放射線が照射されると電荷を生成するダイヤモンド層」は,本願発明1における「第1の電極(122,204)及び第2の電極(102)の間に配置されたダイアモンド層(104)の一部であって,光子及び/または高エネルギー粒子放射の電気信号への変換を達成することのできる一部」に相当する。

ウ 引用発明1における「トランジスタ」は,「供給」される「収集された前記生成した電荷」の信号を増幅ないしは読み出すためのものであることは自明である。したがって,引用発明1における「収集された前記生成した電荷が供給されるトランジスタを有する電子ダイ」は,本願発明1における「前記電気信号の増幅及び/または読出しのための電子回路(110,210)」に相当する。
そして,引用発明1において前記「トランジスタを有する電子ダイ」に「ダイヤモンド層」の「下面」に形成された「前記導電体の層と前記シリコン(Si)層内に形成されたTSVのビア及び前記シリコン(Si)層上に形成された多層配線を介して収集された前記生成した電荷が供給される」ことは,本願発明1において前記「電子回路(110,210)」が「少なくとも前記第1の電極(122,204)に電気的に接続され」ていることに相当する。
また,引用発明1において前記「トランジスタを有する電子ダイ」が「前記ダイヤモンド層を下層とするSOD構成の上層となるシリコン(Si)層上に形成され」ていることと,本願発明1において前記「電子回路(110,210)」が「前記ダイアモンド層(104)及び該ダイアモンド層(104)と前記電子回路(110,210)との間に配置された誘電層(106,206)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部で作られた」こととは,「前記ダイアモンド層(104)」を含んでいる「SOD型基板の表面層を形成している半導体材料層(108)の一部で作られた」点で共通する。
以上から,引用発明1における「前記ダイヤモンド層を下層とするSOD構成の上層となるシリコン(Si)層上に形成され,前記導電体の層と前記シリコン(Si)層内に形成されたTSVのビア及び前記シリコン(Si)層上に形成された多層配線を介して収集された前記生成した電荷が供給されるトランジスタを有する電子ダイ」と,本願発明1における「前記電気信号の増幅及び/または読出しのための電子回路(110,210)であって,少なくとも前記第1の電極(122,204)に電気的に接続され,及び1μmに等しいかそれより薄い厚さを有し,及び同様に,前記ダイアモンド層(104)及び該ダイアモンド層(104)と前記電子回路(110,210)との間に配置された誘電層(106,206)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部で作られた電子回路(110,210)」とは,「前記電気信号の増幅及び/または読出しのための電子回路(110,210)であって,少なくとも前記第1の電極(122,204)に電気的に接続され」,「及び同様に,前記ダイアモンド層(104)」を「含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部で作られた電子回路(110,210)」である点で共通する。

エ そうすると,引用発明1の「複数のSODモノリシックピクセル検出器で形成されるセンサー」は,以下の相違点を除き,本願発明1の「複数の画素」を含む「撮像装置(100,150,200)」に相当する。

(2)一致点及び相違点
したがって,本願発明1と引用発明1との間には,次の一致点,相違点があるといえる。

<一致点>
「数個の画素を含み,各々の画素が少なくとも,
-第1の電極(122,204)及び第2の電極(102)の間に配置されたダイアモンド層(104)の一部であって,光子及び/または高エネルギー粒子放射の電気信号への変換を達成することのできる一部と,
-前記電気信号の増幅及び/または読出しのための電子回路(110,210)であって,少なくとも前記第1の電極(122,204)に電気的に接続され,及び同様に,前記ダイアモンド層(104)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部で作られた電子回路(110,210)と,
を含んでいる撮像装置(100,150,200)。」

<相違点>
《相違点1》本願発明1の「半導体材料層(108)」は「1μmに等しいかそれより薄い厚さを有し」ているという構成を備えるのに対し,引用発明1はそのような構成を備えていない点。
《相違点2》本願発明1は「該ダイアモンド層(104)と前記電子回路(110,210)との間に配置された誘電層(106,206)」という構成を備えるのに対し,引用発明1はそのような構成を備えていない点。

(3)相違点についての判断
ア 相違点1について検討する。

イ 引用例1には,「SOD構成の上層となるシリコン(Si)層」の厚さについて,何ら記載されていない。

ウ 一方,第4の3(1)及び(3)で記載したとおり,引用例3の段落【0006】及び【0019】には,「半導体活性層19は,単結晶シリコンから形成され,その厚さは0.1?1μmである。」と記載されている。
したがって,第4の3(1)?(4)の記載を総合すれば,引用例3には,SOI基板において,厚さが0.1?1μmである半導体活性層19にトランジスタを形成すること,前記半導体活性層19を支持する基板1はダイヤモンド結晶で形成してもよいこと,が記載されている。

エ これに対して,引用発明1の「ダイヤモンド層」は,単に「SOD構成」の「下層」として「上層となるシリコン(Si)層」を支持するだけでなく,「放射線が照射されると電荷を生成する」ことで「放射線」を検出するものである。すなわち,引用例3のSOI基板に関する技術と,引用発明1の「複数のSODモノリシックピクセル検出器で形成されるセンサー」とは,技術分野が異なる。
そして,引用例1には“Three are the main issues of the development of the pixel technology. One is the pixel sensitive volume which is correlated to the signal-to-noise ratio (S/N) performances. One other is the pixel density, which implies read out complexity and power budget, mostly in case of large detector mosaics. The last issue concerns the radiation resistance of the detector both for the sensor and the electronics parts.”(第4頁第20?24行,当審訳:ピクセル技術開発の主要な問題は3つある。1つは,信号対雑音比(S/N)性能に相関するピクセルの感度である。もう1つは画素密度であり,検出器の大規模なモザイクの場合,読み取りの複雑さと高消費電力を意味する。最後の問題は,センサーと電子部品の両方の放射線抵抗に関する。)と記載され,引用発明1の「トランジスタ」を形成する「上層となるシリコン(Si)層」には,「信号対雑音比(S/N)性能に相関するピクセルの感度」を維持し「読み取りの複雑さと高消費電力」に対応するとともに,「センサーと電子部品の両方の放射線抵抗」を考慮するという,「複数のSODモノリシックピクセル検出器で形成されるセンサー」に特有な機能が要求されることが記載されている。

オ したがって,SOI基板において半導体活性層の厚さを0.1?1μmにすることが引用例3に記載されているからといって,引用例3のSOI基板における半導体活性層19に関する技術を,特段の動機付けなく,技術分野が異なる引用発明1の「SOD構成の上層となるシリコン(Si)層」に適用することを,当業者が想起したとは認められない。

カ また,ピクセル検出器で用いるシリコン(Si)層の厚さを「おおよそ1μmに等しいかそれより薄い厚さ」とすることは,引用例2,引用例4ないし9には記載も示唆もされていない。

キ 一方,本願明細書には,段落【0023】に「前記半導体材料層は,おおよそ1μmに等しいかそれより薄い厚さを有しうる。そのような厚さは,半導体と受け取られる放射との間の相互作用を制限することができ,前記電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができる。この薄層は同様に,より高い電極の形成を容易にさせ,前記電気信号の収集を最大化させうる。」と記載されている。
したがって,本願明細書には,本願発明1の「1μmに等しいかそれより薄い厚さを有し」ている「半導体材料層」を備えることで,半導体と受け取られる放射との間の相互作用を制限して,電気信号の収集を最大化させることにより,電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができるという,格別の作用効果を奏することが記載されている。

ク そうすると,仮に引用例3のSOI基板に関する技術を引用発明1に適用することを想起できたとしても,この場合に,「1μmに等しいかそれより薄い厚さを有し」ている「半導体材料層」を「撮像装置」に適用する場合にのみ奏する,半導体と受け取られる放射との間の相互作用を制限して,電気信号の収集を最大化させることにより,電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができるという作用効果が得られることを,当業者が想到できたとは認められない。

ケ 以上から,相違点2について判断するまでもなく,本願発明1は,当業者であっても,引用発明1及び引用文献2ないし9に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。

2 本願発明2ないし9について
本願発明2ないし9は,本願発明1を引用する発明であり,本願発明1をさらに限定した発明である。
したがって,本願発明2ないし9は,本願発明1と同じ理由により,当業者であっても,引用発明1及び引用文献2ないし9に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。

3 本願発明10について
(1)対比
本願発明10と引用発明2とを対比する。
ア 引用発明2における「SODモノリシックピクセル検出器」は,「ピクセル」に照射された「放射線」を検出するものであるから,本願発明10における「画素」に相当する。

イ 引用発明2における「ダイヤモンド層を下層とするSOD構成の上層となるシリコン(Si)層上に,トランジスタを有する電子ダイを形成するステップ」は,本願発明10における「ダイアモンド層(104)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部において,電気信号の増幅及び/または読出しのための電子回路(110,210)を形成する段階」に一致する。
したがって,引用発明2における「ダイヤモンド層を下層とするSOD構成の上層となるシリコン(Si)層上に,トランジスタを有する電子ダイを形成するステップ」と,本願発明10における「1μmに等しいかまたはそれより薄い厚さで,及びダイアモンド層(104)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部において,電気信号の増幅及び/または読出しのための電子回路(110,210)を形成する段階であって,前記基板は同様に,前記ダイアモンド層(104)と前記電子回路(110,210)との間に配置された第1の誘電層(106,206)を含んでいる段階」とは,「ダイアモンド層(104)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部において,電気信号の増幅及び/または読出しのための電子回路(110,210)を形成する段階」である点で共通する。

ウ 引用発明2における「放射線が照射されると電荷を生成する前記ダイヤモンド層の上面にオーミックコンタクト層となる導電体の層を設けるステップであって,前記ダイヤモンド層が,その下面に形成されているオーミックコンタクト層と前記導電体の層との間に配置されるように前記オーミックコンタクト層となる導電体の層を設けるステップ」は,本願発明10における「第1の電極(122,204)を作成する段階であって,光子及び/または粒子放射を電気信号に変換することのできる前記ダイアモンド層(104)の一部が,前記第1の電極(122,204)と第2の電極(102)との間に配置されるようにする段階」に相当する。

エ 引用発明2における「前記シリコン(Si)層内にTSVのビアを形成し,前記シリコン(Si)層上に多層配線を形成して,前記TSVのビア及び前記多層配線により,前記オーミックコンタクト層となる導電体の層と前記電子ダイが有するトランジスタとを電気的に接続するステップ」は,本願発明10における「少なくとも前記第1の電極(122,204)と前記電子回路(110,210)との間に電気接続(123,124,223,224)を作成する段階」に相当する。

オ そうすると,引用発明2の「複数のSODモノリシックピクセル検出器で形成されるセンサーの製造方法」は,以下の相違点を除き,本願発明10の「複数の画素を含む撮像装置(100,150,200)の製造方法」に相当する。

(2)一致点及び相違点
したがって,本願発明10と引用発明2との間には,次の一致点,相違点があるといえる。

<一致点>
「数個の画素を含む撮像装置(100,150,200)の製造方法であって,各々の画素は,少なくとも
-ダイアモンド層(104)を含んでいるSOD型基板の表面層を形成している半導体材料層(108)の一部において,電気信号の増幅及び/または読出しのための電子回路(110,210)を形成する段階と,
-第1の電極(122,204)を作成する段階であって,光子及び/または粒子放射を電気信号に変換することのできる前記ダイアモンド層(104)の一部が,前記第1の電極(122,204)と第2の電極(102)との間に配置されるようにする段階と,
-少なくとも前記第1の電極(122,204)と前記電子回路(110,210)との間に電気接続(123,124,223,224)を作成する段階と,
を含んでいる方法。」

<相違点>
《相違点3》本願発明10の「半導体材料層(108)」は「1μmに等しいかまたはそれより薄い厚さ」を有しているという構成を備えるのに対し,引用発明2はそのような構成を備えていない点。
《相違点4》本願発明10の「電子回路(110,210)を形成する段階」は「前記基板は同様に,前記ダイアモンド層(104)と前記電子回路(110,210)との間に配置された第1の誘電層(106,206)を含んでいる段階」であるのに対し,引用発明2はそのような構成を備えていない点。

(3)相違点についての判断
上記相違点3及び相違点4は,本願発明1と引用発明1との相違点である相違点1及び相違点2と,それぞれ,実質的に同一の相違点であると認められる。
そうすると,相違点3について検討すると,第5の1(3)ア?ケで記載した理由により,相違点4について判断するまでもなく,本願発明10は,当業者であっても,引用発明2及び引用文献2ないし9に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。

4 本願発明11ないし18について
本願発明11ないし18は,本願発明10を引用する発明であり,本願発明10をさらに限定した発明である。
したがって,本願発明11ないし18は,本願発明10と同じ理由により,当業者であっても,引用発明2及び引用文献2ないし9に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。


第6 むすび
以上のとおり,本願発明1ないし18は,引用発明1,引用発明2及び引用文献2ないし9に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-09-27 
出願番号 特願2010-293198(P2010-293198)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 柴山 将隆小川 将之  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
鈴木 匡明
発明の名称 集積ダイアモンド変換画素化撮像装置及びその製造方法  
代理人 実広 信哉  
代理人 阿部 達彦  
代理人 村山 靖彦  

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