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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1332871
審判番号 不服2017-3002  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2017-03-01 
確定日 2017-10-17 
事件の表示 特願2012-120782「半導体装置」拒絶査定不服審判事件〔平成25年 1月17日出願公開、特開2013- 12730、請求項の数(1)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年5月28日の出願(国内優先権主張 平成23年6月1日)であって,その手続の経緯は以下のとおりである。

平成27年 4月20日 審査請求
平成28年 4月25日 拒絶理由通知
平成28年 6月 2日 意見書・補正書
平成28年11月29日 拒絶査定(以下、「原査定」という。)
平成29年 3月 1日 審判請求・補正書
平成29年 6月21日 拒絶理由通知(以下、「当審拒絶理由通知」という。)
平成29年 8月 9日 意見書・補正書

第2 原査定の概要
原査定の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

進歩性について(特許法第29条第2項)
・請求項 5
・引用文献等 1-7
出願人は、平成28年6月2日付けの意見書において、
「審査官のご指摘のように上層のトランジスタであるトランジスタ262のゲート電極248aと、トランジスタ262のソース電極またはドレイン電極242aとを電気的に接続させた場合、トランジスタ262のオン状態及びオフ状態の制御によるトランジスタ260のゲート電極への電荷の書き込み及び読み出しを行うことができず、引用文献1に記載された発明が機能しなくなります。してみると、そのような適用を当業者があえて試みることはあり得ないものであり、審査官殿の上記ご指摘は不適当であると思料します。」と、主張している。
出願人の主張について検討する。
引用文献6(図2)、引用文献7(図15C)に記載されているように、トランジスタのゲート電極、ソース・ドレイン電極の一方、キャパシタの電極の一方とを電気的に接続する回路構成は周知に過ぎない。
引用文献1の段落[0270]に記載されているように、引用文献1は情報を保持するために酸化物半導体を用いることが本質であるため、その回路構成は実施例のものに限られず、当業者が適宜変更できることに過ぎないため、引用文献6、7に記載されているような周知の接続関係とすることは、当業者が容易になし得たことである。
そして、引用文献6(段落[0073])にはキャパシタに電圧を保持することが記載されているため、情報を保持するために酸化物半導体を用いる引用文献1をこのような周知の接続関係とすることに、阻害要因があるとも認められない。
よって、出願人の主張は採用できない。
その余の点は、前記拒絶理由通知書に記載のとおりである。
よって、請求項5に係る発明は、引用文献1に記載された発明、引用文献5に記載された技術及び引用文献2-4、6、7に記載された周知技術に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.国際公開第2011/052396号
2.特開2009-94492号公報
3.特開平11-233789号公報
4.特開平10-209389号公報
5.特開平11-340418号公報
6.特開2008-83171号公報
7.国際公開第2011/052437号

第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・請求項 1
・引用文献 1-3
・備考
引用文献1の,特に,第6図には,トップゲートコンタクト構造のTFT素子Aのドレイン電極6Dと容量素子Bの第2電極6Bが同時に形成された電極(請求項1に係る発明の「共通電極」に対応)を備え,当該同時に形成された電極の上方に容量素子Bの第1電極(請求項1に係る発明の「容量素子の他方の電極」に対応)が配置されている半導体装置が開示されている。
また,引用文献2の,特にFig.15Cには,TFTトランジスタ220のゲート電極と容量素子222の一方の電極を配線225によって接続される保護回路技術が開示されている。
さらに,引用文献3の,特に,第1図には,容量素子の下部電極3の電気的接続を可能にするために、上部電極5の開口部を介して上部電極5の上層に第1の配線8を設ける配線技術が開示されている。
ここで,引用文献1に開示されたTFTを備えた半導体装置において,TFT素子に一般的に必要とされる保護回路を形成するために,引用文献3に開示された配線技術に配慮して,引用文献2に開示された保護回路技術を採用する事は,当業者が容易に想到し得た事項である。

<引用文献等一覧>
1.特開2011-77106号公報
2.国際公開第2011/052437号 (原審引用文献7と同じ)
3.特開平11-340418号公報(原審引用文献5と同じ)

第4 本願発明
本願請求項1に係る発明(以下、「本願発明」という。)は、平成29年8月9日付けの手続補正で補正された特許請求の範囲の請求項1に記載された事項により特定される発明であり、本願発明は以下のとおりの発明である。
「【請求項1】
トランジスタと、容量素子と、を有し、
前記トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、
前記共通電極の上方に、前記容量素子の他方の電極が配置されており、
前記トランジスタのゲートと前記共通電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され、
前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続され、
前記配線と前記共通電極とが電気的に接続される領域は、前記トランジスタのチャネル形成領域を有する半導体層と重なる領域を有することを特徴とする半導体装置。」

第5 引用文献、引用発明等
1.原査定における引用文献1について
(1)原審引用文献1の記載事項
原査定の拒絶の理由に引用された国際公開第2011/052396号(以下、「原審引用文献1」という。)には、図面とともに次の事項が記載されている。(下線部は、当審で追加した。以下、同じ。)(訳文は、対応する国内特許出願の公開公報(特開2011-171702号公報)を参考に当審で作成した。)

ア「SEMICONDUCTOR DEVICE TECHNICAL FIELD
[0001]
The invention disclosed herein relates to a semiconductor device using a semiconductor element and a method for manufacturing the semiconductor device.」

(訳:【半導体素子技術分野】
【0001】
本発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。)

イ「 [0269]

FIGS. 22A and 22B illustrate an example of a structure of the semiconductor device. FIG 22A illustrates a cross section of the semiconductor device, and FIG 22B illustrates a plan view of the semiconductor device. Here, FIG 22A corresponds to a cross section along line C1-C2 and line D1-D2 in FIG. 22B. In the plan view of FIG. 22B, some of components, such as the source/drain electrode 254 and the line 256, are omitted to avoid complexity. The semiconductor device illustrated in FIGS. 22A and 22B includes the transistor 260 including a semiconductor material other than an oxide semiconductor in a lower portion, and the transistor 262 including an oxide semiconductor in an upper portion. A transistor formed using a semiconductor material other than an oxide semiconductor can operate at high speed easily. On the other hand, a transistor including an oxide semiconductor can hold charge for a long time owing to its characteristics. 」

(訳:【0269】
〈半導体装置の断面構成および平面構成〉
図22は、上記半導体装置の構成の一例である。図22Aには、半導体装置の断面を、図22Bには、半導体装置の平面を、それぞれ示す。ここで、図22Aは、図22BのC1-C2およびD1-D2における断面に相当する。図22Bの平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極254や、配線256など、構成要素の一部を省略している。図22Aおよび図22Bに示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ26を有し、上部に酸化物半導体を用いたトランジスタ262を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。)

ウ「[0286]
Then, over the gate insulating layer 246, the gate electrode 248a is formed in a region overlapping with a region of the transistor 262, which serves as a channel formation region, and the electrode 248b is formed in a region overlapping with the source electrode 242a (see FIG. 23D). 」

(訳:【0286】
次に、ゲート絶縁層246上において、トランジスタ262のチャネル形成領域となる領域と重畳する領域にゲート電極248aを形成し、ソース電極またはドレイン電極242aと重畳する領域に電極248bを形成する(図23D参照)。 )

エ また、図22Aには、以下の事項が記載されている。
「酸化物半導体を用いたトランジスタ262のソース・ドレイン領域とキャパシタ264の一電極が共通であるトランジスタ262とキャパシタ264から構成される半導体装置。」

(2)原審引用文献1発明
前記(1)の記載事項から、原審引用文献1には、次の発明(以下、「原審引用発明1」という。)が記載されていると認められる。

「酸化物半導体を用いたトランジスタのソース・ドレイン領域とキャパシタの一電極が共通であるトランジスタとキャパシタから構成される半導体装置。」

2.原査定における引用文献2について
(1)原審引用文献2の記載事項
原査定の拒絶の理由に引用された特開2009-94492号公報(以下、「原審引用文献2」という。)には、図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は表示装置に関する。特に、本発明は絶縁表面に半導体層が設けられた電界効果トランジスタを用いて3次元的に画素回路が構成された表示装置に関する。」

イ「【0037】
下層の半導体層と上層の半導体層とが重なって積層する電界効果トランジスタで構成された表示装置の画素の例を図2(A)および図2(B)に示す。図2(A)において、下層の半導体素子である電界効果トランジスタ230の半導体層204(不純物領域208a)、及び上層の半導体素子である電界効果トランジスタ231の半導体層216(不純物領域220b)は一部重なって積層している。電界効果トランジスタ230及び電界効果トランジスタ231を電気的に接続する配線層235は、ゲート絶縁層205、絶縁層210、平坦化層211、絶縁層212、半導体層216(不純物領域220b)、ゲート絶縁層217、絶縁層222、及び平坦化層223を貫通し半導体層204(不純物領域208a)に達して形成されている。」

ウ また、図2には、以下の事項が記載されている。
絶縁層を貫通して配線層235により接続されている上層にある電界効果トランジスタ230と下層にある電界効果トランジスタ231からなる半導体装置。

(2)原審引用発明2
前記(1)の記載事項から、原審引用文献2には、次の発明(以下、「原審引用発明2」という。)が記載されていると認められる。

「絶縁層を貫通して配線層により接続されている上層にある電界効果トランジスタと下層にある電界効果トランジスタからなる半導体装置。」

3.原査定における引用文献3について
(1)原審引用文献3の記載事項
原査定の拒絶の理由に引用された特開平11-233789号公報(以下、「原審引用文献3」という。)には、図面とともに次の事項が記載されている。

ア「【0001】
【発明が属する技術分野】本明細書で開示する発明は、単結晶半導体基板に形成された絶縁ゲイト型トランジスタ等の半導体素子と、結晶性半導体薄膜を利用した薄膜トランジスタとを3次元的に集積化した半導体装置に関する。また、これら半導体素子や薄膜トランジスタで構成された半導体集積回路、電気光学装置及びそれらを複合化した電子機器の構成に関する。本発明は表示装置に関する。」

イ「【0021】また図1に示すように、ピニングFET11、12を覆う絶縁層3が形成され、この絶縁層3上にNチャネル型とPチャネル型TFT(薄膜トランジスタ)21、22でなる第2のCMOS回路層が形成されている。TFT21、22は結晶性半導体薄膜でなる島状領域を有する。各島状領域には、ソース領域13、16、ドレイン領域14、17、チャネル形成領域15、18が形成されており、ドレイン領域14、17はドレイン電極4で接続され、さらにドレイン電極3と4とは電気的に接続されている。


ウ また、図1には、以下の事項が記載されている。
FET11、12を覆う絶縁層3とこの絶縁層3上にドレイン電極が電気的に接続されたNチャネル型とPチャネル型TFT(薄膜トランジスタ)21、22でなる第2のCMOS回路からなる半導体装置。

(2)原審引用発明3
前記(1)の記載事項から、原審引用文献3には、次の発明(以下、「原審引用発明3」という。)が記載されていると認められる。

「複数のFETを覆う絶縁層とこの絶縁層上にドレイン電極が電気的に接続されたNチャネル型とPチャネル型TFT(薄膜トランジスタ)でなるCMOS回路からなる半導体装置。」

4.原査定における引用文献4について
(1)原審引用文献4の記載事項
原査定の拒絶の理由に引用された特開平10-209389号公報(以下、「原審引用文献4」という。)には、図面とともに次の事項が記載されている。
ア「【0001】
【発明の属する技術分野】本発明は半導体装置及びその製造方法に係り、特に強誘電性フローティングゲートRAM(以下、FFRAMと称する)を備える半導体装置及びその製造方法に関する。」

イ「【0049】まず、本発明の第1実施例に係る半導体装置を説明する。図1を参照すれば、半導体基板10に活性領域Aとフィールド領域とに分つフィールド酸化膜12が所定間隔を開けて形成されている。前記フィールド酸化膜12はトレンチ型フィールド酸化膜である。前記半導体基板10の活性領域A上には第1ゲート積層物22の形成された第1トランジスタを具備する第1構造物が形成されているが、詳しくは、前記半導体基板10の活性領域A上には第1導電層パターン14aと強誘電性膜パターン16a及び第2導電層パターン18aからなる第1ゲート積層物22が形成されている。前記第1及び第2導電層パターン14a、18aは各々キャパシタの上下部電極であり、耐熱性金属層パターンである。」

ウ「【0054】この様に第1ゲート積層物22の形成された第1トランジスタを具備する前記第1構造物は前記導電性パッド層40を通して前記の様な第1ゲート積層物を含んでいない通常の第2トランジスタが形成されている第2構造物と連結されているが、詳しくは、前記導電性パッド層40と前記層間絶縁膜39の全面にはSOI基板43が形成されている。前記SOI基板43に形成された絶縁膜41とシリコン基板第2パターン44bには前記導電性パッド層40の一部界面を露出させる第2ブァイアホール48が形成されており、前記第2ブァイアホール48には導電性プラグ50が充填されている。」

エ また、図1には、以下の事項が記載されている。
「第1ゲート積層物22の形成された第1トランジスタと導電性パッド層40を通して連結された通常の第2トランジスタからなる半導体装置。」

(2)原審引用発明4
前記(1)の記載事項から、原審引用文献4には、次の発明(以下、「原審引用発明4」という。)が記載されていると認められる。

「第1ゲート積層物の形成された第1トランジスタと導電性パッド層を通して連結された通常の第2トランジスタからなる半導体装置。」

5.原査定における引用文献5について
(1)原審引用文献5の記載事項
原査定の拒絶の理由に引用された特開平11-340418号公報(以下、「原審引用文献5」という。)には、図面とともに次の事項が記載されている。なお、本文献は、当審拒絶理由通知における引用文献3と同じ文献である。

ア「【0001】
【発明の属する技術分野】本発明は、半導体装置に関し、特に、導電体からなる電極と誘電体膜から構成される容量素子を含む半導体装置に関する。」

イ「【0018】本発明に係る半導体装置20の構成をより詳細に図1を参照しながら説明する。即ち、図1(a)は本発明の第1の具体例の構成を示す容量素子を含む半導体装置20の平面図であり、図1(b)は図1(a)のA-B断面図である。即ち、シリコン基板1上に絶縁膜としてシリコン酸化膜2を形成した後、多結晶シリコン膜を厚さ150?300nm堆積し、シート抵抗50?100Ω/□となるようにヒ素を1×10^(20)cm^(-3)程度添加し、パターニングすることにより第1の導電体である下部電極3を得る。
【0019】次いで、下部電極3を形成後、シリコン基板1上の当該下部電極3全面に、容量の誘電体膜4となるシリコン酸化膜をCVD(Chemical VaperDeposition)技術を用いて、膜厚10?40nm成長する。その後、下部電極3と同様に多結晶シリコン膜層を形成し、シート抵抗50?100Ω/□の第2の導電体を構成する上部電極5を形成する。
【0020】ここで、上部電極5用のレイアウトパターンは、予め定められた部分の上部電極5を部分的に除去した開口部領域10を得るようにしておく。また、上部電極5のパターニングの際、上部電極5以外の領域の誘電体膜4は一緒に除去してもよい。次に上記の工程によって形成された容量素子と後工程で形成する配線8、9とを分離するための層間絶縁膜である第2の絶縁膜11を形成する。
【0021】この絶縁膜11の膜厚は、上部電極5と後工程で形成する配線との縦方向の間隔が500nm?1000nm程度になるように成長させ、CMP(Chemical Mechanical Polising)技術等を用い平坦化を施すのがよい。前工程で形成した上部電極5の開口部領域10の孔にも、この絶縁膜11が埋め込まれる。
【0022】次に、下部電極3と接続する第1のコンタクトホール6と上部電極5と接続する第2のコンタクトホール7を同時に形成する。ここで、第1のコンタクトホール6が上部電極5と直接接することが無いようにする必要があり、その為に、例えば、上部電極5の開口部領域10は、第1のコンタクトホール6より片側0.5μm程度大きくしておく事が望ましい。
【0023】次に、第1の配線8と第2の配線9を同時に形成し、容量素子ができ上がる。当該上部電極5の外枠を一辺20μmの正方形、一辺が1.5μmの正方形からなる上部電極の孔10、一辺が0.5μmの正方形からなる第1及び第2のコンタクトホールを10μmピッチ(図中W1と表示)で各々8個づつ配置した場合、引き出し配線領域を除いた容量素子は一辺が22μmの正方形で、面積は484μm2 となり、従来の技術で記載した図5の容量面積より20%以上も小さくできる。」

ウ また、図1(a),(b)には、以下の事項が記載されている。
「容量素子の下部電極3の電気的接続を可能にするために、上部電極5の開口部を介して上部電極5の上層に第1の配線8を設ける配線技術。」

(2)原審引用発明5
前記(1)の記載事項から、原審引用文献5には、次の発明(以下、「原審引用発明5」という。)が記載されていると認められる。

「容量素子の下部電極の電気的接続を可能にするために、上部電極の開口部を介して上部電極の上層に第1の配線を設ける配線技術。」

6.原査定における引用文献6について
(1)原審引用文献6の記載事項
原査定の拒絶の理由に引用された特開2008-83171号公報(以下、「原審引用文献6」という。)には、図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を2次元配列した表示パネルを備えた画像表示装置に関する。」

イ「【0047】
本実施形態に係る表示画素EMは、図2に示すように、上述した表示パネル110に相互に直交するように配設された走査ラインSLとデータラインDLとの各交点近傍に、例えば、ゲート端子が走査ラインSLに、ドレイン端子が電源電圧ラインVLに、ソース端子が接点N11に各々接続されたトランジスタ(階調信号制御手段)Tr11と、ゲート端子が走査ラインSLに、ドレイン端子がデータラインDLに、ソース端子が接点N12に各々接続されたトランジスタ(階調信号制御手段)Tr12と、ボトムゲート端子BGが接点N11に、ドレイン端子Dが電源電圧ラインVLに、トップゲート端子TG及びソース端子Sが接点N12に各々接続されたダブルゲート型のトランジスタ(ダブルゲート型トランジスタ;駆動電流制御手段)Tr13と、接点N11と接点N12の間(すなわち、ダブルゲート型トランジスタTr13のボトムゲート-ソース間)に接続されたキャパシタ(電荷保持手段)Csと、を備えた画素駆動回路DC、及び、アノード端子が上記画素駆動回路DCの接点N12に接続され、カソード端子が所定の低電圧(例えば接地電位GND)に接続された有機EL素子(電流制御型の発光素子)OLEDを有している。」

ウ「【0073】
このとき、キャパシタCsには、接点N11及びN12間(ダブルゲート型トランジスタTr13のボトムゲート-ソース間)に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される(充電される)。また、電源電圧ラインVLには、接地電位以下の電圧レベルを有するローレベルの電源電圧Vsc(=Vscw)が印加され、さらに、書込電流IaがデータラインDL方向に流れるように制御されることから、有機EL素子OLEDのアノード端子(接点N12)に印加される電位はカソード端子の電位(接地電位GND)よりも低くなり、有機EL素子OLEDに逆バイアス電圧が印加されることになるため、有機EL素子OLEDには発光駆動電流が流れず、発光動作は行われない。」

エ また、図2には、以下の事項が記載されている。
「ダブルゲート型のトランジスタ(ダブルゲート型トランジスタ;駆動電流制御手段)Tr13と、接点N11と接点N12の間(すなわち、ダブルゲート型トランジスタTr13のボトムゲート-ソース間)に接続されたキャパシタ(電荷保持手段)Csと、を備えた画素駆動回路DC。」

(2)原審引用発明6
前記(1)の記載事項から、原審引用文献6には、次の発明(以下、「原審引用発明6」という。)が記載されていると認められる。

「ダブルゲート型トランジスタTrのボトムゲート-ソース間に接続されたキャパシタCsを備えた画素駆動回路。」

7.原査定における引用文献7ついて
(1)原審引用文献7の記載事項
原査定の拒絶の理由に引用された国際公開第2011/052437号(以下、「原審引用文献7」という。)には、図面とともに次の事項が記載されている。なお、本文献は、当審拒絶理由通知における引用文献2と同じ文献である。
(訳文は、対応する国内特許出願の公開公報(特開2011-119673号公報)を参考に当審で作成した。)

ア「TECHNICAL FIELD
[0001]
An embodiment of the present invention relates to a non-linear element (e.g., a diode) including an oxide semiconductor and a semiconductor device such as a display device including the non-linear element. Further, an embodiment of the present invention relates to an electronic device including the semiconductor device. 」

(訳:
【技術分野】
【0001】
本発明の一態様は、酸化物半導体を用いた非線形素子(例えば、ダイオード)とこれを有する表示装置などの半導体装置に関する。更には、これらを有する電子機器に関する。)

イ「 [0247]
Here, as an example, the case is described in which n-channel thin film transistors having the threshold voltage V _(t h) = 0 are used for the protection diode 220 and the protection diode 221 in FIG 15B. ・・・
[0250]
Even in the case of V_(in )<V_( dd ) or V _(dd) < V_( in ) in this manner, operations can be performed in a range of V_(ss) <V _(out) <V_(dd) Therefore, even in the case where V_( in) is too high or too low. Accordingly, for example, even when the electric potential V_( in )is lower than the electric potential V_(ss) due to noise or the like, the electric potential of the wiring 225 does not become extremely lower than the electric potential V_( ss). Further, the capacitor 222 and the capacitor 223 reduce pulsed noise of the input electric potential V_(in) and relieve a steep change in electric potential. ・・・
[0252]
The protection circuit illustrated in FIG. 15C is a protection circuit in which two n-channel thin film transistors are used for each of the protection diode 220 and the protection diode 221. 」

(訳:【0247】
ここで、一例として、図15Bの保護ダイオード220及び保護ダイオード221に閾値電圧V_(th)=0のn型薄膜トランジスタを用いた場合について説明する。・・・
【0250】
このように、V_(in)<V_(ss)またはV_(dd)<V_(in)となる場合であっても、V_(ss)<V_(ou)t<V_(dd)の範囲で動作させることができる。従って、V_(in)が過大な場合または過小な場合であっても、V_(ou)tが過大になりまたは過小となることを防止することができる。従って、例えばノイズ等により、電位V_(in)が電位V_(ss)より低くなる場合であっても、配線225の電位は、電位V_(ss)よりも遙かに低くなることはない。さらに、容量素子222及び容量素子223は、入力電位V_(in)が有するパルス状のノイズを鈍らせ、電位の急峻な変化を緩和する働きをする。・・・
【0252】
図15Cに示す保護回路は、保護ダイオード220及び保護ダイオード221を、それぞれ2つのn型薄膜トランジスタで代用したものである。)

ウ また、図15B,Cには、以下の事項が記載されている。
「TFTトランジスタ220のゲート電極と容量素子222の一方の電極が配線225によって接続される保護回路技術。」

(2)原審引用発明7
前記(1)の記載事項から、原審引用文献7には、次の発明(以下、「原審引用発明7」という。)が記載されていると認められる。

「TFTトランジスタのゲート電極と容量素子の一方の電極が配線によって接続される保護回路技術。」

8.当審における引用文献1について
1.当審引用文献1について
(1)当審引用文献1の記載事項
当審拒絶理由通知の拒絶の理由に引用された特開2011-77106号公報(以下、「当審引用文献1」という。)には、図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は、例えば盗難防止、入退場管理、物品棚卸し等に使われるICタグ等を透明にした透明薄膜集積回路装置及びその製造方法に関する。」

イ「【0089】
[第4実施形態]
次に、トップゲートトップコンタクト構造のTFT素子Aと、容量素子Bと、抵抗素子Cとを有する第2実施形態に係る薄膜集積回路装置10Dについて、図6を参照して説明する。なお、この第4実施形態においても、第1実施形態と同じ態様の説明は省略し、異なる態様を中心に説明する。
【0090】
「TFT素子A」は、図6に示すように、透明基板1と、透明基板1上に設けられた透明な半導体膜4と、半導体膜4上に離間して設けられた透明なソース電極6S及びドレイン電極6Dと、ソース電極6S及びドレイン電極6Dを覆う透明なゲート絶縁膜3Aと、ゲート絶縁膜3A上に設けられた透明なゲート電極2Aとで少なくとも構成され、その順で積層方向Zに積層されている。図6に示すように、透明基板1上への各層の形成手順は上記第1?第3実施形態とは異なるが、各層の形成材料や形成手段等の技術的事項は同じである。
【0091】
このTFT素子Aにおいて、透明基板1上には、半導体膜4が所定のパターンで形成され、その半導体膜4上には、ソース電極6S及びドレイン電極6Dが所定のパターンで形成される。そのソース電極6S及びドレイン電極6Dの形成時には、上記第3実施形態と同様、同じ電極材料で、同時に、第2電極6B、第3電極6E及び第4電極6Fが形成されるとともに、各種配線7,8,9も同時に形成される。その後、そのソース電極6S及びドレイン電極6Dを覆うようにゲート絶縁膜3Aが形成されそのゲート絶縁膜3A上には、ゲート電極2Aが所定のパターンで形成される。このゲート電極2Aの形成時には、同じ電極材料で同時に、配線7’を所定のパターンで形成し、グラウンド配線7にコンタクトホールを介して接続する。」

ウ また、図6には、以下の事項が記載されている。
「トップゲートコンタクト構造のTFT素子Aのドレイン電極6Dと容量素子Bの第2電極6Bが同時に形成された電極を備え,当該同時に形成された電極の上方に容量素子Bの第1電極が配置されている半導体装置。」

(2)当審引用発明1
前記(1)の記載事項から、当審引用文献1には、次の発明(以下、「当審引用発明1」という。)が記載されていると認められる。

「トップゲートコンタクト構造のTFT素子のドレイン電極と容量素子の第2電極が同時に形成された電極を備え,当該同時に形成された電極の上方に容量素子の第1電極が配置されている半導体装置。」

9.当審における引用文献2について
当審拒絶理由通知の拒絶の理由に引用された国際公開第2011/052437号(以下、「当審引用文献2」という。)は、原審引用文献7と同じであるから、前記「7.原審における引用文献7について」を参照し、当審引用文献2に記載された発明(以下、「当審引用発明2」という。)は、「原審引用発明7」と同じ内容とする。

10.当審における引用文献3について
当審拒絶理由通知の拒絶の理由に引用された特開平11-340418号公報(以下、「当審引用文献3」という。)は、原審引用文献5と同じであるから、前記「5.原審における引用文献5について」を参照し、当審引用文献3に記載された発明(以下、「当審引用発明3」という。)は、「原審引用発明5」と同じ内容とする。

第6 対比・判断
1.本願発明について
(1)本願発明と当審引用発明1の対比

ア 当審引用発明1の「トップゲートコンタクト構造のTFT素子」は、本願発明の「トランジスタ」に相当する。

イ 当審引用発明1の「トップゲートコンタクト構造のTFT素子のドレイン電極と容量素子の第2電極が同時に形成された電極」は、物理的に一体であるから、本願発明の「トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極」に相当する。

ウ 当審引用発明1の「当該同時に形成された電極の上方に容量素子の第1電極」は、容量素子の上部電極であるから、本願発明の「容量素子の他方の電極」に相当する。

とすると、本願発明と当審引用発明1は以下のエの点で一致し、以下のオの点で相違する。

エ 一致点
トランジスタと、容量素子と、を有し、
前記トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、
前記共通電極の上方に、前記容量素子の他方の電極が配置されている半導体装置。

オ 相違点
相違点(1)
本願発明では、トランジスタのゲートと共通電極とは、容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続されているのに対して、当審引用発明1には、トランジスタのゲートと共通電極の接続態様について明記していない点。

相違点(2)
本願発明では、配線と共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続されるのに対して、当審引用発明1では、配線と共通電極の接続態様について明記していない点。

相違点(3)
本願発明では、配線と共通電極とが電気的に接続される領域は、トランジスタのチャネル形成領域を有する半導体層と重なる領域を有するのに対して、当審引用発明1では、配線と共通電極とが電気的に接続される領域とトランジスタのチャネル形成領域を有する半導体層との関係について明記していない点。

(2)相違点についての判断
以下、相違点(3)について検討する。
相違点(3)に関する構成は、いずれの引用文献にも記載されておらず、示唆もされていない。
また、本願発明は、当該構成を有することにより、導電層とコンタクト領域との距離を短くでき、導電層の抵抗値を低減することが可能となり、その結果、セルに占める面積を小さく、配線抵抗の低い容量素子とトランジスタを有する回路要素を実現できる(本願明細書段落【0358】、【0359】)。
したがって、他の相違点について判断するまでもなく、本願発明は、当業者であっても当審引用文献1ないし3及び原審引用文献1ないし4,6に記載された事項に基づいて容易に発明をすることができたとはいえない。

第7 原査定についての判断
平成29年8月9日付けの補正により、補正後の請求項1は、「配線と共通電極とが電気的に接続される領域は、トランジスタのチャネル形成領域を有する半導体層と重なる領域を有する」という技術的事項を有するものとなった。
当該技術的事項は、原審引用文献1ないし7には記載されておらず、本願優先日前における周知技術でもないので、本願発明は、当業者であっても、原審引用文献1ないし7に記載された事項に基づいて容易に発明できたものではない。
したがって、原査定を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によって、本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-10-02 
出願番号 特願2012-120782(P2012-120782)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 小堺 行彦  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
小田 浩
発明の名称 半導体装置  
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