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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1333078
審判番号 不服2017-3738  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2017-03-14 
確定日 2017-10-24 
事件の表示 特願2012- 87371「半導体装置」拒絶査定不服審判事件〔平成24年11月15日出願公開、特開2012-227525、請求項の数(1)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成24年4月6日(特許法第41条に基づく国内優先権主張:平成23年4月8日、特願2011-85995号)の出願であって、その手続の経緯は以下のとおりである。
平成27年 1月14日 上申書・手続補正書・出願審査請求
平成27年10月27日 拒絶理由通知
平成27年11月11日 意見書・手続補正書
平成28年 3月 2日 拒絶理由通知
平成28年 3月24日 意見書・手続補正書
平成28年 7月20日 拒絶理由通知
平成28年 8月25日 意見書・手続補正書
平成28年12月20日 補正の却下の決定・拒絶査定
平成29年 3月14日 審判請求・手続補正書
平成29年 4月11日 前置報告
平成29年 6月15日 上申書

第2 原査定等の概要
1 原査定の概要
原査定(平成28年12月20日付け拒絶査定)の概要は、下記のとおりである。
「この出願については、平成28年 7月20日付け拒絶理由通知書に記載した理由1によって、拒絶をすべきものです。
なお、意見書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考
平成28年 8月25日付け手続補正は、本拒絶査定と同日付で補正却下となった。」

2 拒絶理由通知(平成28年7月20日付け)の概要
拒絶理由通知(平成28年7月20日付け)の概要は、下記のとおりである。
「1.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由1(進歩性)について

・請求項1,2
・引用文献等 1-5
・備考
引用文献1の段落0045-0050及び図1に、第1のインバータ(105)と、第2のインバータ(103)と、第3のスイッチ(107)と、容量素子(108)を備えた半導体装置が記載されている。
引用文献2の段落0031-0032及び図1に、第1のスイッチ(5)と第2のスイッチ(12)を設けることが記載されており、引用文献1記載の発明における回路構成として該構成を採用することは当業者が容易に想到し得た事項である。
また、リーク電流を減らすために、引用文献3の段落0059-0064に、チャネル層に酸化物半導体を用いること、引用文献4の段落0023-0035及び図1に、チャネル層を折れ曲がった形状とすることが記載されており、引用文献1記載の発明における第3のスイッチとして該構成を採用することは当業者が容易に想到し得た事項である。
また、引用文献5の段落0037に、基板面に対し垂直方向にc軸が配向した酸化物半導体を用いることが記載されており、引用文献1記載の発明における酸化物半導体として該構成を採用することは当業者が容易に想到し得た事項である。

<最後の拒絶理由通知とする理由>

この拒絶理由通知は、最初の拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶理由のみを通知するものである。

<引用文献等一覧>
1.特開平05-110392号公報
2.特開平07-147530号公報
3.特開2009-277702号公報
4.特開平09-162414号公報
5.特開2008-277665号公報(新たに引用された文献)」

3 補正の却下の決定(平成28年12月20日付け)の概要
補正の却下の決定(平成28年12月20日付け)の概要は、下記のとおりである。
「 結論

平成28年 8月25日付け手続補正書でした明細書、特許請求の範囲又は図面についての補正は、次の理由によって却下します。

理由

請求項1,2についての補正は限定的減縮を目的としている。この場合、補正後の請求項1,2に係る発明は特許出願の際独立して特許を受けることができるものでなければならない。
出願人は、平成28年8月25日付け手続補正書において『前記酸化物半導体層は、InとGaとZnを含』む点を補正し、
平成28年8月25日付け意見書において『引用文献5にはZnO膜について、『基板面に対し垂直方向にc軸が配向した』構成が記載されていますが、In、Ga、Znを有する酸化物半導体について、そのような構成を有することの記載も示唆もありません。』旨主張している。
しかしながら、引用文献6の段落0055に、InGaZnO4においてc軸配向したものを用いることが記載されており、文献1記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
したがって、当該補正後の請求項1,2に係る発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。
よって、この補正は同法第17条の2第6項において準用する同法第126条第7項の規定に違反するものであるから、同法第53条第1項の規定により上記結論のとおり決定する。

<引用文献等一覧>
1.特開平05-110392号公報
2.特開平07-147530号公報
3.特開2009-277702号公報
4.特開平09-162414号公報
5.特開2008-277665号公報
6.特開2009-167087号公報(新たに引用された文献)」

第3 本願発明
本願の請求項1に係る発明(以下、「本願発明」という。)は、平成29年3月14日付け手続補正書による補正後の特許請求の範囲の請求項1に記載される事項により特定される、次のとおりのものと認める。
「【請求項1】
入力端子と、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第1のインバータと、
第2のインバータと、
出力端子と、を有し、
前記入力端子は、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1のインバータの入力端子と電気的に接続され、
前記第1のインバータの出力端子は、前記出力端子と電気的に接続され、
前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され、
前記第2のインバータの出力端子は、前記第2のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、容量素子と電気的に接続され、
前記第3のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記酸化物半導体層は、InとGaとZnを含み、
前記酸化物半導体層は、前記酸化物半導体層の表面側にのみ、c軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有し、
前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有することを特徴とする半導体装置。」

第4 引用文献の記載事項及び引用発明
1 引用文献1の記載事項及び引用発明
(1)引用文献1の記載事項
原査定の理由及び補正の却下の決定において引用され、本願の優先権の主張の基礎とされた特願2011-85995号の出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平05-110392号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は参考のために当審において付したものである。以下において同じ。)
「【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路に係り、特にコンデンサとスイッチ素子とからなる状態保持回路を具備し、この状態保持回路がCMOS回路を含んだ半導体集積回路に関する。
【0002】
【従来の技術】CMOS回路については1989年に培風館から発行された「CMOS超LSIの設計」菅野卓雄監修、飯塚哲哉編の第8頁から第21頁、「2.2節 MOSトランジスタの特性」から「2.5節 スタティック型回路とダイナミック回路」の部分に記述されている。
【0003】現在、高集積の半導体論理IC(集積回路)は主にCMOS回路、またBiCMOS回路を用いている。なお、BiCMOS回路とはMOSトランジスタとバイポーラトランジスタの両方を使用する回路であるが、BiCMOS回路の典型的使用形態は、CMOS回路の信号の負荷駆動能力を高めるためバイポーラトランジスタをバッファとして追加した形態である。以下、CMOS回路について議論して行く。
【0004】CMOS回路の特徴は、低消費電力であることは従来より良く知られている。CMOS論理回路が低消費電力動作に適する理由を、以下にCMOSインバータを例にとり説明する。
【0005】図2(a)は、公知のCMOSインバータの回路図である。CMOSインバータ回路201は、Pチャネル型MOSトランジスタ(以下PMOSトランジスタ、あるいは単にPMOSと略す)202と、Nチャネル型MOSトランジスタ(以下NMOSトランジスタ、あるいは単にNMOSと略す)203からなる。
【0006】MOSトランジスタには、しきい電圧というパラメータがある。しきい電圧はON状態とOFF状態の動作の境界点に関係する電圧であり、半導体の製造プロセスにより値をコントロールできる。現在のMOSトランジスタにおいて、PMOS202とNMOS203の標準的なしきい電圧V_(th)は0.8V(ボルト)である。211は入力信号、212は出力信号である。インバータ201の機能は入力信号211の論理否定を出力信号212に出力することである。
【0007】PMOSの動作を端的に示すと、ゲート(図のG)端子が高電位(以下電位Hと称する)の時には、ドレイン(図のD)端子とソース(図のS)端子の間がOFF状態とよばれる、ほぼ絶縁状態になり、ゲート端子が低電位(以下電位Lと称する)の時には、ドレイン端子とソース端子の間がON状態とよばれる、ほぼ導通状態になる。続いてNMOSの動作を端的に示すと、ゲートが電位Hの時には、ドレインとソースの間がON状態になり、ゲートが電位Lの時には、ドレインとソースの間がOFF状態になる。
【0008】またPMOS、NMOSともゲートとドレインの間、またゲートとソースの間は十分な絶縁状態にある。
【0009】なお、PMOSのしきい電圧は典型的PMOSで負になるように符号をとる流儀が多いが、本願中では今述べた流儀と逆の符号をとり、典型的PMOSのしきい電圧が正になる流儀を使用している。これはしきい値の大小の議論がNMOSとPMOSとで共通にするためである。
【0010】なおCMOSインバータ201は図2(b)のようにゲート表記される。
【0011】図3はCMOSインバータ201の入力信号の電位と、インバータ201の消費電流との関係を、消費電流を対数表示してグラフ表示したものである。ただし条件としてインバータ201の出力端212には何も負荷は接続していないとする。また電源電圧は2.5Vである。
【0012】図3の中で303はNMOSのしきい電圧0.8Vに等しい地点、304は電源電圧2.5VからPMOSのしきい電圧0.8Vを減じた1.7Vに等しい地点である。グラフの303よりも左側、また304よりも右側の領域では消費電流が少なくなっている。
【0013】点301では消費電流が10^(-11)A(アンペア)程度時わめて少ない(尚、本願ではx^yを「xのy乗」と読む)。その理由はNMOS203のドレイン端子・ソース間がOFF状態となることによる。同様に点302でも消費電流が10^(-11)A程度時わめて少ないが、その理由はPMOS202のドレイン端子・ソース端子間がOFF状態となることによる。
【0014】CMOS論理回路においてほとんどの信号のとる値は信号遷移期間を除いては完全な電位Hか、完全な電位Lのいずれであり、信号値遷移期間以外はCMOSインバータの電流消費は図3に示したように極めて少ない。また、信号値遷移期間以外は電流消費が極めて少ないという性質はCMOSのインバータのみならずNAND、NORといった多入力論理回路においても成立する。
【0015】以上が、CMOS論理回路が低消費電力動作に適する理由である。
【0016】また、CMOS回路の遅延時間とMOSトランジスタのしきい電圧V_(th)の間の関係については前述の「CMOS超LSIの設計」内の第111頁から第131頁、「4.3節 CMOS回路の遅延時間」の部分に説明がなされている。それによればMOSトランジスタの寸法、電源電圧V_(cc)、負荷容量Cを一定に保った場合、CMOSインバータ1段あたりの信号伝達遅延時間は、理論計算により、およそ(V_(cc)-V_(th))の2乗に反比例すると述べられている。その結果により、CMOS回路の遅延時間を少なくするためにはしきい電圧V_(th)を小さくした方がよい。
【0017】また従来のCMOS論理回路の状態保持回路の構成例を図4に示す。図4はスタティックラッチと呼ばれるものである。401-404はPMOSトランジスタ、405-408はNMOSトランジスタである。MOSトランジスタによって形成される回路411、412はクロックドインバータ(以下、CIVと略す)とよばれる。また回路409はCMOSインバータである。
【0018】このラッチの動作を以下に示す。423(CKN)、424(CK)はともにクロック制御信号であり、論理的反転関係に保たれつつ制御される。423(CKN)=電位L、424(CK)=電位Hの時には、CIV411はデータ入力信号421(IN)のインバータとしてはたらき、CIV412の出力はハイインピーダンス状態となるので、結果としてデータ出力信号422(OUT)は421(IN)の論理レベルに等しい。
【0019】また423(CKN)=電位H、424(CK)=電位Lの時には、CIV411の出力はハイインピーダンス状態となり、CIV412は422(OUT)のインバータとしてはたらくので、CIV412とインバータ409によって正のフィードバック回路が形成され1ビットの状態値を永久的に保持する。状態は422(OUT)の電位、あるいはノード427の電位に対応している。
【0020】なお、CIVのゲート記法を図5に示す。図5(a)のCIV411は、図5(b)のようにゲート表記される。
【0021】また従来のCMOS論理回路の状態保持回路の別の構成例を図6に示す。図6はダイナミックラッチと呼ばれるものである。601はCIV、602はCMOSインバータ、603はコンデンサである。コンデンサ603の容量は一例をあげると10^(-14)F(ファラッド)である。
【0022】このラッチの動作を以下に示す。613(CKN)、614(CK)はともに制御信号であり、論理的反転関係に保たれつつ制御される。613(CKN)=電位L、614(CK)=電位Hの時には、CIV601はデータ入力信号611(IN)のインバータとしてはたらくので、結果としてデータ出力信号612(OUT)は611(IN)に等しい。
【0023】613(CKN)=電位H、614(:CK)=電位Lの時には、CIV601はハイ・インピーダンス状態となるので、その時は出力信号612(OUT)はコンデンサ603に蓄積された電位値の否定を出力する。すなわちコンデンサ603に蓄積された電荷の大小が状態値に対応している。
【0024】コンデンサに蓄積された電荷はリーク抵抗によって徐々に放電するため、この状態保持時間には限界がある。例えばリーク抵抗をR=10^11Ω(オーム)とすると、コンデンサの容量は先に述べたようにC=10^(-14)F(ファラッド)であり、状態保持限界時間tはおよそt=CR=10^(-3)秒、すなわち1ミリ秒である。しかし、たいていの応用例では制御信号613(CKN)、614(CK)はマイクロコンピュータ等のクロック信号が使用され、必要とされる状態保持時間は1ミリ秒よりも長くない。例えばクロック周波数が10MHzの時には1クロックの半分、すなわち5.0×10^(-8)秒間状態を保持できれば十分である。
【0025】また、別の従来技術として、論理集積回路の内部状態を保持しつつ、通常動作時よりも低消費電力の動作をさせる方法が「日経マイクロデバイス」1990年10月号第90頁-第91頁に記載されている。上記文献によれば16ビットMPU (Micro Processing Unit)にCMOSのスタティック回路を用いることにより、動作可能なクロック周波数の下限を0(すなわちクロック停止)にまでさげたと述べられている。また動作クロック周波数と消費電流の間の関係がグラフに表示されている。また、電源電圧=3Vの条件下で、クロック停止時と8MHz(メガヘルツ)動作時の消費電流はそれぞれ5.0×10^(-5)A、3.5×10^(-2)Aであり前者は後者の約1000分の1程度となる。
【0026】上記文献にて示される動作クロック周波数と消費電流の間の関係のグラフは連続関数となっているため、グラフから読み取れる範囲の非常に低いクロック周波数で該16ビットMPUが動作すること、またクロック周波数低減を極限までおしすすめた状態がクロック停止であると推測できる。その場合、該16ビットMPUは、そのクロックを停止した場合にも制御に必要な内部状態を保持しつづけていると考えられる。またクロック停止時に消費電力が少ないのは、図3の説明で記したようにクロック停止時には内部信号値の遷移がまったく起こらないので、CMOS回路の消費電流が少ないことが最大の理由であると考えられる。
【0027】このように内部の状態を保持したまま消費電力を低減する動作モードを、本願中ではハードウェア・スタンバイモードとよぶ。クロック周波数を0にする、あるいは下げることはハードウェア・スタンバイモード実現のためのすぐれた一方法である。また、現在のCMOSの論理集積回路のほとんどはクロック周波数を標準値より下げると消費電力が小さくなるので、これはすべて本願でいうハードウェア・スタンバイモードを潜在的に備えていると考えることができる。
【0028】ハードウェア・スタンバイモードを利用した低消費電力動作は、ソフトウェアが内部の状態をLSIの外部メモリに退避した後に内部ハードウェアの電源を切断し、再開時には退避情報を回復する電力低減方法に比べて、状態退避、回復の手順が不要であり、シンプルに実現できるという利点がある。
【0029】
【発明が解決しようとする課題】上記の「従来の技術」の項でCMOSインバータを例にして述べたように、CMOS回路はそのMOSトランジスタのしきい電圧V_(th)が小さいほど高速動作する。しかしながら、V_(th)を下げることは別の問題を生むことが本発明者等の検討により明らかとされた。以下に、これを説明する。
【0030】図7に現在の標準的値よりも低いしきい電圧V_(th)=0.2VのMOSトランジスタを用いたあるCMOSインバータの入力信号の電位と、インバータの消費電流との関係を、消費電流を対数表示してグラフ表示したものである。ただし図3の場合と同様にインバータの出力端212には何も負荷は接続していないとする。また電源電圧は2.5Vである。
【0031】図7の中で703はNMOSのしきい電圧0.2Vに等しい地点、704は電源電圧2.5VからPMOSのしきい電圧0.2Vを減じた2.3Vに等しい地点である。
【0032】図7の中で入力信号が完全な電位L、また電位Hの時、701、702の点より消費電流が10^(-6)Aであるとよみとれる。この電流値は図3において同じ条件の場合の値である10^(-11)Aに比べて10^5、すなわち10万倍大きい。その理由はV_(th)を下げると、入力電位=0でのNMOSのOFF状態の絶縁度と入力電位=V_(cc)でのPMOSのOFF状態の絶縁度とが弱くなるためである。
【0033】この事実は、図7のMOSトランジスタを用いた集積回路は信号値の遷移期間以外の消費電力が、図5のMOSトランジスタを用いた場合のそれと比べ10^5倍程度大きいことに示している。
【0034】前記「日経マイクロデバイス」の例ではCMOS回路は信号の遷移期間以外は消費電流が十分小さいことがハードウェア・スタンバイモードの消費電力低減につながっていた。しかし、仮に高速動作の要請からしきい値電圧の低いMOSトランジスタを用いた集積回路では上述の「従来の技術」の項で述べたハードウェア・スタンバイ状態を実施した場合、消費電力低減の効果が十分に得られないと言う問題がある。
【0035】以上説明したように動作速度向上のためにMOSトランジスタのしきい電圧を下げると信号の遷移期間以外の消費電流が増大する問題は、特に電源電圧が低い場合に顕著な問題となる。
【0036】以上より、本発明の目的は、高速動作が可能である一方、なおかつ十分小さな消費電力で動作するハードウェア・スタンバイモードを備える集積回路を提供することにある。
【0037】
【課題を解決するための手段】上記の目的を解決するために本発明の代表的な実施形態によれば、コンデンサとスイッチ素子とからなる状態保持回路を具備し、主電源が切断された時に所定の電位に保たれる制御信号によって上記スイッチ素子を遮断することによって上記コンデンサに電荷を保持するように構成された半導体集積回路であって、上記状態保持回路の入力もしくは出力と上記スイッチ素子もしくは上記コンデンサとの上記コンデンサとの間に接続されたCMOS回路を有し、上記スイッチ素子を構成するMOSトランジスタのしきい電圧は上記CMOS回路のMOSトランジスタのしきい電圧より高く設定されてなることを特徴とする。
【0038】
【作用】状態保持回路のCMOS回路のMOSトランジスタのしきい電圧は低い電圧に設定されているため、このCMOS回路は高速動作が可能となる。一方、スイッチ素子を構成するMOSトランジスタのしきい電圧は高い電圧に設定されており、リーク電流が小さくなるので、状態保持特性が改善されるとともに消費電力を一層低減することが可能となる。
【0039】以下に、本発明の具体的実施形態を説明する。
【0040】すなわち、半導体集積回路の中の保持すべき状態値のそれぞれにコンデンサを保持し、また集積回路の主電源を切断した時に所定の電位に設定される制御信号によって該コンデンサに接続されたスイッチ素子を制御する。集積回路の主電源を切断した時に、該制御信号を適切に設定することにより、該スイッチ素子をOFF状態とすることができる。その時コンデンサに蓄積された電荷は保持されつづける。スイッチ素子の実現方法は任意であるが、高集積性と動作の確実性の点から、MOSトランジスタを用いことは好ましい選択である。ある場合にはコンデンサに接続されたスイッチ素子が複数個あり、そのすべてをOFF状態にした時のみ、電荷の保持が確実に行われる場合も考えられる。また、ある場合はCMOSのNAND回路のNMOSトランジスタの接続方法にみられるようにスイッチ素子が直列接続してある場合など、直列接続されたスイッチ素子のいずれか1つのOFF状態とすることにより電荷の保持が確実に行われる場合も考えられる。
【0041】以上を統一して、カットMOS集合という概念を用いて整理する。該制御信号により制御された、いくつかのMOSトランジスタをOFFにすることにより該コンデンサの電荷の保持を可能とする時、そのMOSトランジスタの集合をカットMOS集合とよぶ。この概念は以下の実施例を通じて理解されるであろう。
【0042】また回路の状態値を該コンデンサに格納する手段と、該コンデンサのそれぞれに蓄積された値を増幅し、増幅された値を該コンデンサに再度書き込む手段を設ける。本発明の好適な実施例においてはカットMOS集合に属するMOSは他のMOSトランジスタにくらべてしきい電圧V_(th)が高いMOSトランジスタが使用される。
【0043】本発明を用いた集積論理回路においては主電源を切断するハードウェア・スタンバイモードが可能である。ハードウェア・スタンバイモード時には、まずコンデンサ上に論理値を保持する。その後カットMOS集合に属するMOSトランジスタがOFF状態になる。続いて該集積回路の主電源を切断する。コンデンサの値はカットMOS集合がOFF状態であるからリークしにくくなっていて、一定時間保持される。主電源の切断中、ある周期をもって値の再書き込みをおこなう。この動作をリフレッシュとよび、その周期をリフレッシュ周期とよぶ。リフレッシュ周期は集積回路の中の保持すべき状態値が失われないのに十分なように設定される。リフレッシュ処理時には該コンデンサのそれぞれに蓄積された値を増幅し、増幅された値を該コンデンサに再度書き込む。リフレッシュ処理のためリフレッシュ周期ごとに電力消費があるが、リフレッシュ処理は全体からみればごく短時間である。
【0044】本状態保持回路を用いると、集積回路の主電源をほとんどの時間切断しつつ、状態値を保持するハードウェア・スタンバイ動作を行うことができる。従って、従来の論理集積回路でみられたように、動作速度向上のためMOSトランジスタのしきい電圧V_(th)を下げるとハードウェア・スタンバイモード時の電力消費低減効果が小さくなる問題が、本発明を用いることによって有効に低減できる。加えて、カットMOS集合のみMOSトランジスタのしきい電圧V_(th)を高くした場合には、ハードウェア・スタンバイモード内のリフレッシュ周期を長くすることができる。
【0045】
【実施例】図1に本発明の実施例による状態保持回路の一例を示す。101が状態保持回路全体である。回路101は3個のCIV102、103、104、2個のインバータ105、106、1個のNMOSトランジスタ107、および1個のコンデンサ108を有する。
【0046】また回路101は9本の端子をもつ。111(IN)はデータ入力信号で、112(OUT)はデータ出力信号で、113(CK1N)、114(CK1)はCIV102のクロック制御信号であり、論理的反転関係に保たれつつ制御される。115(STR)は状態退避(ストア)用の制御信号である。116(RCLN)、117(RCL)は状態回復(リコール)用の制御信号であり論理的反転関係に保たれつつ制御される。118(CK2N)、119(CK2)はCIV103のクロック制御信号であり、論理的反転関係に保たれつつ制御される。コンデンサ108の電荷はノード121(D2)に蓄積される。またコンデンサ108への電荷の蓄積はNMOS107によって制御される。
【0047】本実施例を通じてとくに指定のないMOSトランジスタの標準しきい電圧は0.2Vである。NMOS107は標準のNMOSよりも高いしきい電圧0.8Vを使用している。図のNMOS107に波線を記してある。これは一般的記法ではないが、本願では他のNMOSよりも高いV_(th)となっていることを示す。標準しきい電圧0.2VのNMOSはCIV102、103、105、インバータ105、106等のCMOSを構成するものであり、これらのCMOSのPMOSのしきい電圧も標準しきい電圧0.2Vとなっている。
【0048】CIV104は116(RCLN)、117(RCL)によって制御される。回路101は通常時にはスタティックラッチとしてはたらく。そのときCIV102、103、インバータ105が機能する。通常時には状態は103、105の正のフィードバックによって保存され、状態値は112(OUT)とノード120(D1)の電位に対応する。
【0049】また、スタンバイモード時にはノード121に電荷を蓄積し、その電荷量によって状態を保持する。
【0050】状態の退避は120(D1)の電位をNMOS107経由で121(D2)に伝えることにより達成される。また状態の回復は121(D2)よりインバータ106、CIV104経由で120(D1)に伝達することにより達成される。また状態のリフレッシュは121(D2)よりインバータ106、CIV104経由で120(D1)に増幅しつつ伝達し、次いで120(D1)の電位をNMOS107経由でノード121(D2)に伝えることにより達成される。」

(2)引用発明
上記(1)の引用文献1の記載、引用文献1の【図1】の記載、及び当該技術分野における技術常識より、引用文献1には下記の発明(以下「引用発明」という。)が記載されていると認められる。
「入力端子111と、
CIV102と、
NMOSトランジスタ107と、
インバータ105と、
CIV103と、
出力端子112と、を有し、
前記入力端子111は、前記CIV102の入力端子と電気的に接続され、
前記CIV102の出力端子は、前記NMOSトランジスタ107のソース又はドレインの一方と電気的に接続され、
前記CIV102の出力端子は、前記インバータ105の入力端子と電気的に接続され、
前記インバータ105の出力端子は、前記出力端子112と電気的に接続され、
前記インバータ105の出力端子は、前記CIV103の入力端子と電気的に接続され、
前記CIV103の出力端子は、前記NMOSトランジスタ107のソース又はドレインの一方と電気的に接続され、
前記NMOSトランジスタ107のソース又はドレインの他方は、コンデンサ108と電気的に接続される
ことを特徴とする半導体装置。」

2 引用文献2の記載事項
原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平07-147530号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0031】
【実施例】
実施例1.図1はこの発明の実施例1を示すものであり、図1において従来例として示した図と同一符号は同一または相当部分を示すものであり、15は第1のスイッチング手段6とラッチ部8とによって構成されるラッチ手段、16はこのラッチ手段15にラッチされた情報の反転情報を保持する保持部を構成する容量性素子17を有し、上記ラッチ手段15に入力情報INが入力される時に上記容量性素子17に保持された情報を上記ラッチ手段15のラッチ部入力ノード3に供給する保持手段で、ラッチ部出力ノード4と反転情報保持ノード18との間に接続され、第2の制御信号に制御されてラッチ部出力ノード4と上記反転情報保持ノード17とを電気的に導通状態とする第3のスイッチング手段19と、上記反転情報保持ノード18と第1の電位点(接地ノード)との間に接続され、上記第3のスイッチング手段を介して供給されるラッチ手段15にラッチされた情報の反転情報を保持する容量性素子17となるキャパシタと、ラッチ部入力ノード3と上記反転情報保持ノード18との間に接続され、第1の制御信号に制御されて上記反転情報保持ノード18とラッチ部入力ノード3とを電気的に導通状態とする第4のスイッチング手段22とによって構成されているものである。
【0032】上記第3のスイッチング手段19は、ラッチ部出力ノード4と上記反転情報保持ノード18との間に接続され、ゲート電極に第2の制御信号を構成する制御信号/φが入力されるNチャネル型MOSトランジスタ20と、このNチャネル型MOSトランジスタ20と並列に接続され、ゲート電極に第2の制御信号を構成する制御信号φが入力されるPチャネル型MOSトランジスタ22とによって構成されているものである。上記第4のスイッチング手段22は、ラッチ部入力ノード3と上記反転情報保持ノード18との間に接続され、ゲート電極に第1の制御信号を構成する制御信号φが入力されるNチャネル型MOSトランジスタ23と、このNチャネル型MOSトランジスタ23と並列され、ゲート電極に第1の制御信号を構成する制御信号/φが入力されるPチャネル型MOSトランジスタ24とによって構成されているものである。」

3 引用文献3の記載事項
原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2009-277702号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0059】
さらに、半導体のバンドギャップが1.55eV以上であることが好ましい。なぜなら、半導体に光を照射するための光源が連続スペクトル光を放つ場合に、実際に半導体に照射する光のスペクトルを調整する手段の選択肢が広がるからである。例えば、吸収端に対応する光子エネルギが可視光の領域(波長800nm以下)にあれば、有機色素による吸収を利用した一般的なハイカットフィルタが利用できる。これを光源と半導体との間に置けば、半導体の吸収端波長より長波長の光を半導体に照射する一方で、それよりも短波長の光を半導体に事実上照射しない状態を容易に実現できる。
【0060】
さらに、半導体がTFTのチャネル層に用いられる場合、半導体のバンドギャップが2eV以上であることがより好ましい。なぜなら、TFTがオフ状態のときのチャネルリーク電流は半導体のバンドギャップに依存すると考えられるからである。具体的には、次式によってチャネルリーク電流Ioff(A)を見積もることができる。
【0061】
Ioff=q(ni(μe+μh))・(W/L)・d・Vds
【0062】
ここで、qは素電荷である。niは真性キャリア密度=(NcNv)^(1/2)・exp(-Eg/2kT)[Nc:伝導帯端の状態密度、Nv:価電子帯端の状態密度、Eg:バンドギャップ、k:ボルツマン定数、T:絶対温度]である。μeは電子のドリフト移動度である。μhはホールのドリフト移動度である。WはTFTのチャネル幅である。LはTFTのチャネル長である。dはチャネル層の厚さである。VdsはTFTのドレイン-ソース電圧である。
【0063】
上式によりIoffのEgに対する依存性を見積もる。d=20nm、W/L=4とし、Eg以外の材料定数をすべて単結晶シリコンにおけるものを用いると、Egが2eV程度よりも大きければIoffを10^(-18)A程度以下に抑えることができる。このTFTを通じて保持容量(静電容量1pF)への電位の書き込み・保持を行う場合、書き込まれた電位のチャネルリーク電流による変動を10^(6)s(=11.5日)後も1V以下に抑えることができる。これは、例えばTFTを表示装置のバックプレーン画素駆動回路に用いる場合、表示内容を数日程度保持できると考えられ有効である。
【0064】
さらに、In、Ga、Zn、Snのうち少なくともいずれかを含むワイドギャップ半導体は、上記の条件をすべて満たすため好ましい。具体的には、In-Ga-Zn-O(IGZO)などの酸化物半導体のほかに、例えばIn-Ga-As、In-Ga-Al-As、Ga-N、Zn-O、Zn-S、Zn-Seなどの構成元素を有する半導体を用いて本発明を実施することが可能であると考えられる。」

4 引用文献4の記載事項
原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平09-162414号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0023】
【実施例】
〔実施例1〕 図1に本発明の1実施例を示す。図1(A)は本実施例の半導体装置の概略を示したものである。薄膜半導体108には、同じ層内にソース領域101、ドレイン領域102、浮島領域103?106、ベース領域107が形成される。ここで、ソース/ドレイン領域、浮島領域の導電型はN型とするために、100?20000Åの真性多結晶シリコン膜に燐を1×10^(12)?1×10^(14)原子/cm^(2)、好ましくは、3×10^(12)?3×10^(13)原子/cm^(2)、例えば、1×10^(13)原子/cm^(2)のドーズ量で選択的にドーピングする。一方、ベース領域にはドーピングはおこなわず、そのため、ベース領域107の導電型は真性である。
【0024】ソース領域101にはソース配線・電極110を、また、ドレイン領域102にはドレイン配線・電極112を形成する。そして、ゲイト絶縁膜(図示せず)を介して、その上にゲイト電極109を形成する。ゲイト電極は、そのままゲイト配線111と電気的に接続される。このような半導体装置の薄膜半導体108を上方より見た図面を図1(B)に示す。ここで、ソース領域101とドレイン領域102を結ぶ線分113、114はそれぞれ、第1の外縁、第2の外縁と定義される。
【0025】このような構造を有する装置は本発明の第1乃至第5の条件を満たす。例えば、本発明の第1に関しては、薄膜半導体108は、第1の外縁113および第2の外縁114を含む閉じた線によって島状に分離形成されているので、条件(1)を満たす。また、薄膜半導体108は、ソース領域101およびドレイン領域102の間に存在し、真性のベース領域107と、ソース/ドレイン領域と同じN型で、ベース領域107および第1の外縁113によって囲まれた第1の浮島領域104と、やはりN型で、ベース領域107および第2の外縁114によって囲まれた第2の浮島領域105と、を有するので、条件(2)を満たす。
【0026】そして、上記のとおり、第1および第2の外縁113、114は、いずれもソース領域101とドレイン領域102を結ぶ線分で定義される。したがって、図1に示された半導体装置は本発明の第1の半導体装置である。同様に本発明の第2に関しても、薄膜半導体108は、N型のソース領域101およびドレイン領域102の間に存在し、真性のベース領域107と、N型ので、ソース領域101とドレイン領域102とはベース領域107によって分離された浮島領域103?106を有するので、条件(4)を満たす。
【0027】さらに、ベース領域107のみを経由してソース領域101からドレイン領域102へ至る最短距離は、ベース領域107と浮島領域103?107(すなわち、薄膜半導体108のソース領域101とドレイン領域102以外の部分全て)を経由して前記ソース領域からドレイン領域へ至る最短距離の約2.07倍であるので、条件(5)を満たす。したがって、図1に示された半導体装置は本発明の第2の半導体装置である。
【0028】同様に本発明の第3に関しても、薄膜半導体108は、N型のソース領域101からドレイン領域102へつながる、真性のベース領域107と、ベース領域107によってソース領域101とドレイン領域102から分離されたN型の浮島領域103とを有するので、条件(6)を満たす。したがって、図1に示された半導体装置は本発明の第3の半導体装置である。また、ベース領域上をソース領域からドレイン領域へ至る経路の平均幅は、薄膜半導体上をソース領域からドレイン領域へ至る平均幅(ここではW)の約1/6であるので、上記条件(10)をも満たす。
【0029】同様に本発明の第4に関しても、薄膜半導体108は、真性のベース領域107をただ一つ有し、また、ソース/ドレイン領域と同じN型で、ベース領域107によってソース領域101とドレイン領域102から分離された浮島領域105とを有するので、条件(7)を満たす。したがって、図1に示された半導体装置は本発明の第4の半導体装置である。
【0030】同様に本発明の第5に関しても、薄膜半導体108は、ソース領域101、ドレイン領域102と、ソース領域からドレイン領域へつながる真性のベース領域107と、ソース/ドレイン領域と同じN型で、ソース領域とドレイン領域とはベース領域によって分離された浮島領域103?106のみからなるので、条件(8)を満たす。
【0031】さらに、ベース領域107の面積をベース領域のみを経由してソース領域からドレイン領域へ至る最短経路長により除した値は、薄膜半導体108のソース領域とドレイン領域以外の面積をソース領域からドレイン領域へ至る最短経路長により除した値の約1/3なので、条件(9)を満たす。したがって、図1に示された半導体装置は本発明の第5の半導体装置である。
【0032】本実施例での電流の流れを図4(A)および図4(B)に示す。図4(A)は非選択(OFF)状態を示したもので、流れる電流はリーク電流である。図の矢印に示されるようにリーク電流は、非選択状態では、浮島領域の間をかいくぐるように、ベース領域をジグザグにソース領域からドレイン領域へ流れる。この場合、見掛けのチャネルの大きさは長さL、幅Wだが、実際のリーク電流の流れに基づく、実質的なチャネルの大きさは、見掛けのチャネル長よりも長く、チャネル幅よりも狭い。(図4(A))
【0033】一方、選択(ON)状態では、ベース領域がゲイト電極に印加された電圧によって反転し、すなわち、ベース領域が浮島領域と同じN型となり、したがって、ドレイン電流は浮島を横断して流れる。したがって、選択状態では実質的なチャネルの大きさは、ほぼ見掛けのチャネルの大きさと同程度である。(図4(B))
例えば、非選択状態と同じ状況を実現させるには、同じデザインルールを用いても、図1(B)から浮島領域103?106を除去した構造のものを作製すればよい。すなわち、チャネルがジグザグに配置され、チャネル長が極めて長くなったTFT(図4(E)ができる。
【0034】しかしながら、このようなTFTでは、選択状態に本実施例の半導体装置のような大きなドレイン電流を流すことはできない。これは、従来のTFTが選択状態でも非選択状態でも実質的なチャネルが幾何学的なチャネルと同じためである。これに対し、本実施例や他の実施例でも明らかなように、本発明では、選択状態と非選択状態で実質的なチャネルが大きく変化することを特徴とし、よって、ON/OFF比を大きくできる。LとWの値をそのままにデザインルールを最適化して設計すると、本実施例と同様な構造の半導体装置のON/OFF比は、図4(E)のTFTの15倍のON/OFF比を得ることができる。
【0035】よりON/OFF比を向上させるには、W/Lをより大きくすればよい。かくすると、非選択状態においては、実質的なチャネル長が増加する一方、選択状態においてはチャネル幅が増加するので、リーク電流は減少し、ドレイン電流は増加する。かくすることにより、非選択状態における実質的なチャネル長を選択状態におけるものの5?50倍に、非選択状態における実質的なチャネル幅を選択状態におけるものの1/2?1/20倍にすることも可能であり、この結果、ON/OFF比を、100倍にまで拡大できる。」

5 引用文献5の記載事項
原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2008-277665号公報(以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。
「【0037】
半導体膜(ZnO膜)14は、ZnO結晶からなる膜である。半導体膜14は、アンダーコート層12及び突起部13を覆うように形成され、半導体膜14の表面領域には、チャネル領域15とソース領域16とドレイン領域17とが形成される。ZnO膜14は、例えばスパッタ法によって基板上に形成される。この際、本実施形態ではZnO膜14内の残留応力が圧縮応力となるように形成する。ZnO結晶は、図2に示すようにウルツ鉱型結晶構造をとり、単位胞はc軸とa軸によって定義される。この際、ZnO膜は、基板面に対し垂直方向にc軸が配向し、水平方向にa軸が配向する傾向にある。このようなZnO膜14に対し、本実施形態では、圧縮残留応力が生じるようにZnO膜14を形成することによって、詳細に後述するように半導体膜14内のキャリア移動度を高めることができる。さらに、基板面に垂直方向にc軸が配向したZnO膜上に、基板面に垂直方向にZnO膜が凸状に変形し膜内に圧縮応力が生ずるように突起部13を形成することによりこれにより、詳細に後述するように半導体膜14内のキャリア移動度を高めることができる。」

6 引用文献6の記載事項
補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2009-167087号公報(以下「引用文献6」という。)には、図面とともに、次の事項が記載されている。
「【発明を実施するための最良の形態】
【0030】
「無機結晶性配向膜」
図面を参照して、本発明に係る実施形態の無機結晶性配向膜及びその製造方法について説明する。図1は無機結晶性配向膜の製造工程図(基板の厚み方向の断面図)である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【0031】
本実施形態の無機結晶性配向膜1は、層状結晶構造を有する結晶性無機物からなり(不可避不純物を含んでいてもよい。)、液相法を用いて製造されるものである。
【0032】
液相法としては特に制限されず、スピンコート法やディップコート法等の塗布法や、インクジェットプリンティング,スクリーン印刷等の印刷法が挙げられる。
【0033】
層状結晶構造を有する結晶性無機物としては特に制限なく、例えば、下記一般式(P)で表される複合酸化物等が挙げられる。下記式(P)において酸素欠損量dが0でない場合は、導電性を有する酸化物となる。例えば、R=In、M=Gaである略称IGZOで表される複合酸化物は、高い透光性を有し透明酸化物半導体材料等に使われる。
N_(x)M_(y)R_(z)O_((x+3y/2+3z/2-d)) ・・・(P)
(式中R =In、M =In,Fe,Ga,Alからなる群より選ばれる少なくとも1種の元素、N=Zn及び/又はMg、x,y,zは0超の実数、dは酸素欠損量であり0≦d≦(x+3y/2+3z/2)/10)
【0034】
無機結晶性配向膜1の結晶配向性は特に制限ないが、(00n)配向(但し、nは正の整数)の結晶配向性を有するものであることが好ましい。上記一般式(P)で表される複合酸化物は、(00n)配向となりやすい性質を有している。
【0035】
無機結晶性配向膜1は、TFT(薄膜トランジスタ)の半導体活性層等として利用できる。TFTの半導体活性層としては、上記一般式(P)で表される複合酸化物からなる酸化物半導体膜が好ましく用いられる。
以下に無機結晶性配向膜1の製造方法について示す。
【0036】
<工程(A)>
はじめに、図1(a)に示すように、基板11を用意し、無機結晶性配向膜1の構成材料を含む無機結晶粒子20と有機溶媒とを含む原料液を、基板11の表面に塗布し、無機結晶粒子20を含む非単結晶膜12を成膜する(工程(A))。
【0037】
次いで図1(b)に示すように、室温乾燥等にて非単結晶膜12中の有機溶媒の多くを除去することが好ましい。この工程においては、結晶化が進行しない範囲で若干加熱(例えば50℃程度)を行ってもよい。
【0038】
基板11としては特に制限なく、樹脂基板、ガラス基板等の非晶質基板が挙げられる。基板11としては、これら基板上に絶縁膜等の下地膜を形成したものを用いてもよい。
【0039】
本発明では、配向性を持たない非晶質基板等への直接成膜によっても、配向性を有する結晶性無機膜を製造することができる。本発明は、通常非晶質基板である樹脂基板を用いる場合に特に有効である。フレキシブルディスプレイ用のTFTでは、ポリエチレンテレフタレート(PET),ポリエチレンナフタレート(PEN),ポリイミド(PI)等の樹脂基板が好ましく用いられる。
【0040】
無機結晶粒子20は、後工程(B)において結晶核となりうる大きさのものを含んでいればよい。結晶核となりうる無機結晶粒子20の好ましい平均粒径は、2nm以上、かつ前記非単結晶膜12の膜厚以下である。2nm未満だと、結晶核となることが難しく、また形成する非単結晶膜12の膜厚より大きい粒径のものも結晶核となることができない。例えば各種半導体デバイスの活性層等の用途で考えると、無機結晶粒子20の平均粒径は、50nm以下であることが好ましい。かかる範囲内において、無機結晶粒子20の平均粒径は、より大きい方が配向性が良好となりやすく好ましい。
【0041】
本実施形態において、結晶核となりうる無機結晶粒子20は非単結晶膜12中に含まれていればよく、非単結晶膜12中で分散して存在していてもよい。結晶化の際に配向させる方法として、結晶核を基板表面に並べて結晶化させる方法があるが、本実施形態では、結晶核は基板面上に配されている必要はない。
【0042】
無機結晶粒子20の製造方法は特に制限されないが、無機結晶性配向膜1を構成するすべての構成元素(以下、無機膜構成元素とする。)を含む有機前駆体原料と有機溶媒とを含む原料液を用いてゾルゲル法により製造されたものであることが好ましい。有機前駆体原料としては、金属アルコキシド化合物等が挙げられる。
【0043】
ゾルゲル法を用いる場合、液中の有機前駆体原料を粒子化させる方法としては、特に制限されないが、例えば加熱撹拌することによって無機結晶粒子20を形成することができる。加熱撹拌により無機結晶粒子20を形成する場合は、加熱温度が高いほど得られる粒子の粒径を大きくなる傾向にある。加熱撹拌の条件は、無機結晶粒子20が所望の粒径となるように設定すればよい。
【0044】
無機結晶粒子20の形成後の原料液は、完全に無機結晶粒子化した無機結晶粒子20の分散液であり、この分散液中には、無機結晶粒子20の他に、粒子化の反応が途中まで進行した状態の有機無機複合粒子や、表面に表面修飾基を備えた粒子等が含まれていてもよい。この有機無機複合粒子も、後工程(B)において結晶核となる可能性もある。
【0045】
従って、かかる方法で無機結晶粒子20を形成すれば、粒子化処理を施した原料液を基板11上にそのまま塗布することができる。またこの原料液は、通常のゾルゲル法の塗布液に比して、粒子化処理により液中の有機物の量が減少しているため、後工程(B)において、良好に結晶化させることができる。液相法の場合、結晶化前の塗布膜中に残存している有機物があると、結晶化の際にアブレーション等を起こしやすく結晶性に影響を及ぼすため、含まれる有機物を分解する必要がある。従って塗布液中に含まれる有機物は少ない方が好ましい。原料液中には一部粒子化されずに残存した有機前駆体原料が含まれていてもよい。
【0046】
原料液の塗布は、上記したような各種塗布法や印刷法を用いて行えばよい。印刷法によれば、所望のパターンを直接描画することも可能である。
【0047】
<工程(B)>
次に、非単結晶膜12を加熱し、無機結晶粒子20の一部を結晶核として非単結晶膜を結晶化させて本実施形態の無機結晶性配向膜1を得る(図1(c),(d))。結晶化は、非単結晶膜が結晶化する温度以上の条件で、非単結晶膜12を加熱することにより行う。
【0048】
非単結晶膜12に有機物が残存している場合には、残存有機物によるアブレーション等防ぐために、結晶化時あるいは結晶化前に、有機物を分解する必要がある。有機物の分解温度は有機物の種類によって異なり、有機物の分解温度が基板11の耐熱温度より低い場合は、加熱により分解することができる。
【0049】
一方、有機物の分解温度が基板11の耐熱温度より高い場合は、酸素ラジカル等を用いた酸化処理等を施して有機物を分解することが好ましい。酸素ラジカルを用いた酸化処理としては、酸素又はオゾン存在下で波長300nm以下の紫外線を照射する処理、若しくは酸素プラズマを照射する処理が挙げられる。波長300nm以下の紫外線としては、水銀ランプやエキシマランプ等の光源から発生した紫外線等が挙げられる。
【0050】
結晶化の方法は制限なく、耐熱性の低い基板を用いる場合等は、熱線を用いた加熱処理により加熱して結晶化させる方法が好ましい。熱線を用いた加熱処理としては、熱線としてレーザ光線を使用し、レーザ光線を走査して非単結晶膜12をアニールし結晶化させるレーザアニールや、熱線としてキセノンフラッシュランプ等を用いたフラッシュランプアニール等が挙げられる。
【0051】
レーザアニールはエネルギーの大きい熱線を用いた走査型の加熱処理であるので、結晶化効率がよく、しかも走査速度やレーザパワー等のレーザ照射条件を変えることにより基板に到達するエネルギーを調整することができる。従って基板の耐熱性に合わせてレーザ照射条件を決定することにより、基板温度を基板耐熱温度以下の温度になるようにすることができ、樹脂基板等の耐熱性の低い基板には好適である。
【0052】
レーザアニールに用いるレーザ光源としては特に制限なく、エキシマレーザ等のパルス発振レーザが挙げられる。エキシマレーザ光等の短波長パルスレーザ光では、膜表層で吸収されるエネルギーが大きく、基板に到達するエネルギーをコントロールしやすいため、好ましい。
【0053】
非単結晶膜12に、非単結晶膜12が結晶化する温度以上の条件で加熱処理を施すと、無機結晶粒子20のうち、一部の結晶核となりうる大きさを有する無機結晶粒子20を結晶核として非単結晶膜12の結晶化が進行する。
【0054】
無機結晶粒子20は、層状結晶構造を有するものであるため、結晶層が積層される積層面の面方位に配向しやすい傾向がある。非単結晶膜12中に層状結晶構造を有する無機結晶粒子20が含まれていると、それぞれが安定な層状構造をとるように並んで結晶化が進行するため、その結果結晶化された膜が配向性を有するものとなる。
【0055】
例えば、InGaZnO_(4)等の上記一般式(P)で著される複合酸化物は、c軸配向((00n)配向)しやすいとされている。従って、かかる物質を上記した方法により結晶化させることにより、良好にc軸配向した無機結晶性配向膜を得ることができる。
【0056】
以上のようにして、本実施形態の無機結晶性配向膜1は製造される。半導体膜からなる無機結晶性配向膜1では、さらに必要な領域に不純物ドープを行ってもよい。
【0057】
本実施形態の無機結晶性配向膜1の製造方法は、基板上に、層状結晶構造を有する無機結晶粒子20を含む原料と有機溶媒とを含む原料液を用いて、液相法により無機結晶粒子20を含む非単結晶膜12を成膜する工程(A)と、非単結晶膜12が結晶化する温度以上の条件で、非単結晶膜12を加熱し、無機結晶粒子20の一部を結晶核として非単結晶膜12を結晶化させる工程(B)と順次実施することを特徴としている。かかる製造方法では、非単結晶膜12を成膜する下地の結晶性や配向性を利用せずに配向を制御することができるため、下地が非晶質基板やランダム配向の基板等、配向性を有していなくても無機結晶膜を配向させて成膜することが可能である。
【0058】
従って本発明によれば、簡易で低コストな液相法を用いて、安価なアモルファス基板等の配向性を有さない下地上に無機結晶性配向膜1を直接成膜することができる。
【0059】
本発明の無機結晶性配向膜1の製造方法によれば、液相法により薄膜トランジスタ(TFT)の活性層等として好適な、配向性を有する半導体膜を簡易かつ低コストに製造することができる。この半導体膜は液相法により作製することができるため、直接描画によるパターニングも可能である。従って、素子特性(キャリア移動度等)に優れたTFT等の半導体デバイスを簡易かつ低コストなプロセスにて製造することができる。」

第5 対比・判断
1 本願発明1及び本願発明2
本願発明は、「ソース又はドレインの一方」が「ソース」であり「ソース又はドレインの他方」が「ドレイン」であるもの(以下、「本願発明1」という。)と、「ソース又はドレインの一方」が「ドレイン」であり「ソース又はドレインの他方」が「ソース」であるもの(以下、「本願発明2」という。)を包含するものと認められる。

2 本願発明1について
(1)本願発明1と引用発明との対比
a 本願発明1(すなわち、「ソース又はドレインの一方」が「ソース」であり「ソース又はドレインの他方」が「ドレイン」であるもの)と、引用発明とを対比する。
b 本願の願書に添付した図面(【図1】)の記載と、引用文献1の【図1】の記載より、本願発明1及び引用発明の各発明特定事項は、おおむね下記の対応関係にあるといえる。(当審注.括弧書き中の番号は、参考のために当審において付したものである。)
本願発明 引用発明
入力端子 入力端子111
第1のトランジスタ(103) CIV102
第2のトランジスタ(104) 対応する構成なし
第3のトランジスタ(106) NMOSトランジスタ107
第1のインバータ(101) インバータ105
第2のインバータ(102) CIV103
出力端子 出力端子112
容量素子(105) コンデンサ108
以下では、上記の対応関係を踏まえつつ、本願請求項1の記載順に、本願発明1と引用発明とを対比する。
c 本願発明1の「入力端子」と、引用発明の「入力端子111」とを対比すると、両者は「入力端子」である点において共通する。
d 本願発明1の「第1のトランジスタ」と、引用発明の「CIV102」とを対比する。
上記第4の1(1)の引用文献1の記載(段落【0020】)、引用文献1の【図5】の記載、及び当該技術分野における技術常識より、引用発明の「CIV102」は、「トランジスタ」であるといえる。
そうすると、本願発明1の「第1のトランジスタ」と、引用発明の「CIV102」は、「トランジスタ」である点において共通するといえる。(以下、両者を「第1のトランジスタ」という。)
e 引用発明は、本願発明1の「第2のトランジスタ」に対応する構成を有しない。(相違点1)
f 本願発明1の「第3のトランジスタ」と、引用発明の「NMOSトランジスタ107」とを対比すると、両者は「トランジスタ」である点において共通するといえる。(以下、両者を「第3のトランジスタ」という。)
g 本願発明1の「第1のインバータ」と、引用発明の「インバータ105」とを対比すると、両者は「インバータ」である点において共通するといえる。(以下、両者を「第1のインバータ」という。)
h 本願発明1の「第2のインバータ」と、引用発明の「CIV103」とを対比すると、両者は「位相反転素子」である点において共通するといえる。(以下、両者を「第2の位相反転素子」という。)
一方で、本願発明1の「第2の位相反転素子」(第2のインバータ)は「インバータ」であるのに対し、引用発明の「第2の位相反転素子」(CIV103)は「クロックドインバータ」である点において、相違するといえる。(相違点2)
i 本願発明1の「出力端子」と、引用発明の「出力端子112」とを対比すると、両者は「出力端子」である点において共通するといえる。
j 本願発明1の「前記入力端子は、前記第1のトランジスタのソース又はドレインの一方(上記aより、ソース)と電気的に接続され」との発明特定事項と、引用発明の「前記入力端子111は、前記CIV102の入力端子と電気的に接続され」との発明特定事項を対比する。
本願発明1と引用発明は、「入力端子」(入力端子111)と「第1のトランジスタ」(CIV102)が電気的に接続される点において、共通するといえる。
一方で、本願発明1では、入力端子が、第1のトランジスタの「ソース」と接続されるのに対し、引用発明では、入力端子(入力端子111)が、第1のトランジスタ(CIV102)の「入力端子」と接続される点において、相違するといえる。(相違点3)
k 引用発明は、本願発明1の「前記第1のトランジスタのソース又はドレインの他方(上記aより、ドレイン)は、前記第2のトランジスタのソース又はドレインの一方(上記aより、ソース)と電気的に接続され」との発明特定事項に対応する構成を有しない。(相違点4)
l 本願発明1の「前記第1のトランジスタのソース又はドレインの他方(上記aより、ドレイン)は、前記第3のトランジスタのソース又はドレインの一方(上記aより、ソース)と電気的に接続され」との発明特定事項と、引用発明の「前記CIV102の出力端子は、前記NMOSトランジスタ107のソース又はドレインの一方と電気的に接続され」との発明特定事項を対比する。
上記第4の1(1)の引用文献1の記載(段落【0020】)、引用文献1の【図1】及び【図5】の記載、並びに当該技術分野における技術常識より、引用発明においては、「第1のトランジスタ」(CIV102)のドレインが、「第3のトランジスタ」(NMOSトランジスタ107)のソース又はドレインの一方と電気的に接続されているといえる。
そうすると、本願発明1と引用発明は、「前記第1のトランジスタのドレインは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され」る点において共通するといえる。
一方で、本願発明1では、第1のトランジスタのドレインが、第3のトランジスタの「ソース」と接続されるのに対し、引用発明は、第1のトランジスタ(CIV102)のドレインが、第3のトランジスタ(NMOSトランジスタ107)の「ソース」又は「ドレイン」のいずれに接続されるのかを特定しない点において相違するといえる。(相違点5)
m 本願発明1の「前記第1のトランジスタのソース又はドレインの他方(上記aより、ドレイン)は、前記第1のインバータの入力端子と電気的に接続され」との発明特定事項と、引用発明の「前記CIV102の出力端子は、前記インバータ105の入力端子と電気的に接続され」との発明特定事項を対比する。
上記第4の1(1)の引用文献1の記載(段落【0020】)、引用文献1の【図1】及び【図5】の記載、並びに当該技術分野における技術常識より、引用発明においては、「第1のトランジスタ」(CIV102)のドレインが、「第1のインバータ」(インバータ105)の入力端子と電気的に接続されているといえる。
そうすると、本願発明1と引用発明は、「前記第1のトランジスタのドレインは、前記第1のインバータの入力端子と電気的に接続され」る点において共通するといえる。
n 本願発明1の「前記第1のインバータの出力端子は、前記出力端子と電気的に接続され」との発明特定事項と、引用発明の「前記インバータ105の出力端子は、前記出力端子112と電気的に接続され」との発明特定事項とを対比すると、両者は、「前記第1のインバータの出力端子は、前記出力端子と電気的に接続され」る点において共通するといえる。
o 本願発明1の「前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され」との発明特定事項と、引用発明の「前記インバータ105の出力端子は、前記CIV103の入力端子と電気的に接続され」との発明特定事項とを対比すると、両者は、「前記第1のインバータの出力端子は、前記第2の位相変換素子の入力端子と電気的に接続され」との点において共通し、上記gの点(相違点2)において相違するといえる。
p 引用発明は、本願発明1の「前記第2のインバータの出力端子は、前記第2のトランジスタのソース又はドレインの他方(上記aより、ドレイン)と電気的に接続され」との発明特定事項に対応する構成を有しない。(相違点6)
q 本願発明1の「前記第3のトランジスタのソース又はドレインの他方(上記aより、ドレイン)は、容量素子と電気的に接続され」との発明特定事項と、引用発明の「前記NMOSトランジスタ107のソース又はドレインの他方は、コンデンサ108と電気的に接続され」との発明特定事項を対比する。
引用発明の「コンデンサ108」は「容量素子」であるといえる。
また、本願発明1と引用発明は、いずれも、「第3のトランジスタ」(NMOSトランジスタ107)の「ソース又はドレイン」のうち、「第1のトランジスタ」(CIV102)が接続されるのとは異なる側に「容量素子」(コンデンサ108)が接続される点において、共通するといえる。
そうすると、本願発明1と引用発明は、「前記第3のトランジスタのソース又はドレインの他方は、容量素子と電気的に接続され」る点において共通するといえる。
一方で、本願発明1では、第3のトランジスタの「ドレイン」が容量素子に接続されるのに対し、引用発明は、第3のトランジスタ(NMOSトランジスタ107)のソース又はドレインのうち、いずれが容量素子(コンデンサ108)に接続されるのかを特定しない点において、相違する。(相違点7)
r 引用発明は、本願発明1の「前記第3のトランジスタのチャネル形成領域は、酸化物半導体層を有し、前記酸化物半導体層は、InとGaとZnを含み、前記酸化物半導体層は、前記酸化物半導体層の表面側にのみ、c軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有し、前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する」との発明特定事項に対応する構成を有しない。(相違点8)
s 以上から、本願発明1と引用発明は、下記(a)の点で一致し、下記(b)の点で相違すると認める。
(a)一致点
「入力端子と、
第1のトランジスタと、
第3のトランジスタと、
第1のインバータと、
第2の位相変換素子と、
出力端子と、を有し、
前記入力端子は、前記第1のトランジスタと電気的に接続され、
前記第1のトランジスタのドレインは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのドレインは、前記第1のインバータの入力端子と電気的に接続され、
前記第1のインバータの出力端子は、前記出力端子と電気的に接続され、
前記第1のインバータの出力端子は、前記第2の位相変換素子の入力端子と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、容量素子と電気的に接続されることを特徴とする半導体装置。」
(b)相違点
・相違点1
本願発明1は「第2のトランジスタ」を有するのに対し、引用発明は「第2のトランジスタ」に相当する構成を有しない点。
・相違点2
本願発明1では、「第2の位相変換素子」(第2のインバータ)が「インバータ」であるのに対し、引用発明では、「第2の位相変換素子」(CIV103)が「クロックドインバータ」である点。
・相違点3
本願発明1では、入力端子が第1のトランジスタの「ソース」に接続されるのに対し、引用発明では、入力端子(入力端子111)が第1のトランジスタ(CIV102)の「入力端子」に接続される点。
・相違点4
本願発明1では、第1のトランジスタのドレインが、第2のトランジスタのソースと電気的に接続されるのに対し、引用発明は当該構成を有しない点。
・相違点5
本願発明1では、第1のトランジスタのドレインが、第3のトランジスタの「ソース」に接続されるのに対し、引用発明は、第1のトランジスタ(CIV102)のドレインが、第3のトランジスタ(NMOSトランジスタ107)のソース又はドレインのいずれに接続されるのかを特定しない点。
・相違点6
本願発明1では、第2の位相変換素子(第2のインバータ)の出力端子が、第2のトランジスタのドレインと電気的に接続されるのに対し、引用発明は当該構成を有しない点。
・相違点7
本願発明1では、第3のトランジスタの「ドレイン」が容量素子に接続されるのに対し、引用発明は、第3のトランジスタ(NMOSトランジスタ107)のソース又はドレインのうち、いずれが容量素子(コンデンサ108)に接続されるのかを特定しない点。
・相違点8
本願発明1は、「前記第3のトランジスタのチャネル形成領域は、酸化物半導体層を有し、前記酸化物半導体層は、InとGaとZnを含み、前記酸化物半導体層は、前記酸化物半導体層の表面側にのみ、c軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有し、前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する」のに対し、引用発明は当該構成を特定しない点。

(2)判断
a 相違点8について検討する。
b まず、相違点8のうち、「InとGaとZnを含む酸化物半導体層」において「酸化物半導体層の表面側にのみ、c軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有する」という技術事項(以下、「技術事項1」という。)について、検討する。
上記第4の6の引用文献6の記載(段落【0041】及び【0053】)より、引用文献6に記載された発明においては、「非単結晶膜12」中に分散して存在する「無機結晶粒子20」を結晶核として「非単結晶膜12」の結晶化が進行するものと認められる。そうすると、引用文献6には、「非単結晶膜12」の表面側から順に結晶化が進行することが記載又は示唆されているとはいえないから、技術事項1が記載又は示唆されているとはいえない。
また、引用文献1ないし5には、技術事項1は記載も示唆もされていない。
したがって、技術事項1は、引用文献1ないし6に記載された発明から当業者が容易に想到することができたものであるとはいえない。
c 次に、相違点8のうち、「InとGaとZnを含む酸化物半導体層」において「前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する」という技術事項(以下、「技術事項2」という。)について、検討する。
上記第4の4の引用文献4の記載(段落【0033】)及び引用文献4の【図4】(E)の記載より、引用文献4には、「上方からみて、折れ曲がった形状を有するチャネルを有するTFT」が記載されているものと認められる。しかしながら、引用文献4には、当該チャネルが「InとGaとZnを含む酸化物半導体層」であるとは記載されていない。
また、上記第4の3の引用文献3の記載(段落【0060】及び【0064】)、及び上記第4の6の引用文献6の記載(段落【0033】及び【0035】)より、引用文献3及び6には、TFTのチャネルを「InとGaとZnを含む酸化物半導体層」とすることが記載されているものと認められる。しかしながら、引用文献3及び6には、酸化物半導体層が「上方からみて、折れ曲がった形状を有する」とは記載されていない。
また、引用文献1、2及び5には、技術事項2は記載も示唆もされていない。
そうすると、引用文献1ないし6に基づいて技術事項2を導出するためには、引用発明に対して引用文献4に記載された発明を適用した上で、さらに引用文献3又は6に記載された発明を適用するか、又は、引用発明に対して引用文献3又は6に記載された発明を適用した上で、さらに引用文献4に記載された発明を適用する必要があるものと認められるが、いずれについても、動機付けを見いだすことができない。
したがって、技術事項2は、引用文献1ないし6に記載された発明から当業者が容易に想到することができたものであるとはいえない。
d 以上より、相違点8に係る構成は、引用文献1ないし6に記載された発明に基づいて当業者が容易に想到することができたものであるとはいえない。
したがって、相違点1ないし7について検討するまでもなく、本願発明1は、引用文献1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

3 本願発明2について
本願発明2は上記2(1)s(b)に記載した相違点8に係る構成を備えたものである。
そして、上記2(2)のとおり、相違点8に係る構成は、引用文献1ないし6に記載された発明に基づいて当業者が容易に想到することができたものであるとはいえない。
したがって、本願発明2は、引用文献1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

4 本願発明についてのまとめ
上記のとおり、本願発明のうち、「ソース又はドレインの一方」が「ソース」であり「ソース又はドレインの他方」が「ドレイン」であるもの(本願発明1)と、「ソース又はドレインの一方」が「ドレイン」であり「ソース又はドレインの他方」が「ソース」であるもの(本願発明2)のいずれについても、引用文献1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえないから、本願発明は、引用文献1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

第6 原査定についての判断
上記のとおり、本願発明は、引用文献1ないし6に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、原査定の理由によっては、本願を拒絶することはできない。

第7 結言
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-10-10 
出願番号 特願2012-87371(P2012-87371)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 飯田 清司
特許庁審判官 須藤 竜也
加藤 浩一
発明の名称 半導体装置  
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