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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1334139
審判番号 不服2016-10204  
総通号数 216 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-12-28 
種別 拒絶査定不服の審決 
審判請求日 2016-07-06 
確定日 2017-10-31 
事件の表示 特願2014-224528「半導体装置の製造方法、及び、半導体装置」拒絶査定不服審判事件〔平成27年 3月12日出願公開、特開2015- 46623〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成25年1月24日を国際出願日とする特願2014-517295号(以下「原出願」という。)の一部を、平成26年11月4日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成26年11月 5日 審査請求
平成27年 8月18日 拒絶理由通知
平成27年11月 5日 意見書、手続補正書
平成27年12月25日 上申書
平成28年 4月25日 拒絶査定
平成28年 7月 6日 審判請求、手続補正書
平成28年11月16日 上申書
平成29年 2月21日 拒絶理由通知(当審)
平成29年 5月12日 意見書、手続補正書

第2 本願発明
本願の請求項1ないし7に係る発明は、平成29年5月12日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし7に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は次のとおりのものと認める。
「【請求項1】
トランジスタの一部である柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォールと、
を有し、
上方から見たとき、前記第1のサイドウォールの上面は、前記柱状半導体層の上面と重なりを有さないことを特徴とする半導体装置。」

第3 当審拒絶理由の概要
平成29年2月21日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(新規性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった下記の発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
2.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった下記の発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
3.(明確性)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。

記 (引用文献等については引用文献等一覧参照)

1.理由1(新規性)について
(1)請求項1について
ア 引用文献1に記載された発明(引用発明1)との対比
(ア)引用文献1の段落[0011]には、『凸状半導体層』が円柱状又は角柱状であることが記載されており、当該『凸状半導体層』は『柱状半導体層』であるといえる。
また、引用文献1の段落[0025]、[0026]及び[図1](b)には、上記『凸状半導体層』(『凸状半導体層300』)を有する半導体装置が記載されている。
そうすると、引用文献1に記載された発明(以下『引用発明1』という。)における『凸状半導体層300』は、本願の請求項1に係る発明(以下『本願発明1』という。)における『柱状半導体層』に相当するといえ、本願発明1と引用発明1とは、『柱状半導体層』を有する点において共通するといえる。
(イ)引用文献1の段落[0013]、[0026]、[0030]、[図1](a)、[図1](b)及び[図4]の記載より、引用発明1における『コンタクト部205』は、『凸状半導体層300』の『上部側壁の周囲を取り囲むように形成され』たものであり、『金属からなる』ものであるといえる。
そうすると、引用発明1における『コンタクト部205』は、本願発明1における『第1のサイドウォール』に相当するといえ、本願発明1と引用発明1とは、『前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォール』を有する点において共通するといえる。
(ウ)引用文献1の段落[0010]及び[0025]の記載より、引用発明1は『半導体装置』に係るものであるといえる。
そうすると、本願発明1と引用発明1とは、『半導体装置』である点において共通するといえる。
(エ)以上より、本願発明1は、引用発明1と相違しないから、特許法第29条第1項第3号に該当し、特許を受けることができない。
イ 引用文献2に記載された発明(引用発明2)との対比
(ア)引用文献2の段落[0017]、[0025]、[図2A]及び[図2B]には、半導体装置に設けられた『ピラー26』が、シリコンを含む半導体基板を母材とする角柱形状のものであることが記載されており、当該『ピラー26』は、『柱状半導体層』であるといえる。
そうすると、引用文献2に記載された発明(以下『引用発明2』という。)における『ピラー26』は、本願発明1の『柱状半導体層』に相当するといえ、本願発明1と引用発明2とは、『柱状半導体層』を有する点において共通するといえる。
(イ)引用文献2の段落[0040]ないし[0043]、[図2A]及び[図2B]の記載より、引用発明2における『第1の金属膜67』は、『ピラー26』の『上部側壁の周囲を取り囲むように形成され』たものであり、『金属からなる』ものであるといえる。
そうすると、引用発明2における『第1の金属膜67』は、本願発明1における『第1のサイドウォール』に相当するといえ、本願発明1と引用発明2とは、『前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォール』を有する点において共通するといえる。
(ウ)引用文献2の段落[0017]の記載より、引用発明2は『半導体装置』に係るものであるといえる。
そうすると、本願発明1と引用発明2とは、『半導体装置』である点において共通するといえる。
(エ)以上より、本願発明1は、引用発明2と相違しないから、特許法第29条第1項第3号に該当し、特許を受けることができない。

(2)請求項2について
ア 引用発明2との対比
(ア)引用文献2の段落[0052]、[0053]、[図2A]及び[図2B]の記載より、引用発明2における『下部電極71』は、『ピラー26』の上部と『第1の金属膜67』の上に形成された『金属配線』であるといえる。
そうすると、引用発明2における『下部電極71』は、本願の請求項2に係る発明(以下『本願発明2』という。)における『第1の金属配線』に相当するといえ、本願発明2と引用発明2とは、『前記柱状半導体層上部と前記第1のサイドウォール上に形成された第1の金属配線』を有する点において共通するといえる。
(イ)その他の点については、上記(1)イと同様である。
(ウ)以上より、本願発明2は、引用発明2と相違しないから、特許法第29条第1項第3号に該当し、特許を受けることができない。

(3)請求項3について
ア 引用発明1との対比
(ア)引用文献1の段落[0011]の記載より、引用発明1における『凸状半導体層300』は『シリコン層』であるといえる。
(イ)その他の点については、上記(1)アと同様である。
(ウ)以上より、本願の請求項3に係る発明(以下『本願発明3』という。)のうち、請求項1を引用する部分は、引用発明1と相違しないから、特許法第29条第1項第3号に該当し、特許を受けることができない。
イ 引用発明2との対比
(ア)引用文献2の段落[0025]の記載より、引用発明2における『ピラー26』は『シリコン層』であるといえる。
(イ)その他の点については、上記(1)ア及び(2)アと同様である。
(ウ)以上より、本願発明3は、引用発明2と相違しないから、特許法第29条第1項第3号に該当し、特許を受けることができない。

2.理由2(進歩性)について
(1)請求項1について
ア 引用発明1との対比
(ア)上記1.(1)アと同様である。
(イ)以上より、本願発明1は、引用発明1に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
イ 引用発明2との対比
(ア)上記1.(1)イと同様である。
(イ)以上より、本願発明1は、引用発明2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

(2)請求項2について
ア 引用発明1との対比
(ア)引用文献1の段落[0026]、[0032]及び[図1]の記載より、引用発明1における『メタル配線部201』は、『コンタクト部205上に形成された金属配線』であるといえる。
そうすると、本願発明2と引用発明1とは、『第1のサイドウォール上に形成された第1の金属配線をさらに有する』点において共通するといえる。
(イ)本願発明2と引用発明1とを比較すると、下記の点において相違する。
・相違点1-1 本願発明2における『第1の金属配線』は、『前記柱状半導体層上部と前記第1のサイドウォール上に形成され』たものであるのに対し、引用発明1における『メタル配線部201』は、『コンタクト部205』の上に形成されたものであり、『凸状半導体層300』の上には形成されていない点。
(ウ)上記相違点1-1について検討する。引用文献2の段落[0052]、[0053]、[図2A]及び[図2B]には、金属膜からなる『下部電極71』を、『ピラー26』の上部と『第1の金属膜67』の上に形成した構造が記載されている。引用文献1の段落[0010]及び引用文献2の段落[0053]の記載より、引用発明1、2はいずれもコンタクト抵抗の低減を目的とする点において共通し、柱状半導体層の上部側面に金属のサイドウォールを形成した構造においても共通するといえる。したがって、引用発明1において引用発明2の配線構造を採用し、『コンタクト部205』を『凸状半導体層300』の上部側面の周囲にのみ形成し、『メタル配線部201』を『凸状半導体層300』の上部と『コンタクト部205』の上に形成することによって、上記相違点1-1に係る構成とすることは、当業者であれば容易になし得たことである。
(エ)その他の点については、上記(1)アと同様である。
(オ)以上より、本願発明2は、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
イ 引用発明2との対比
(ア)上記1.(2)アと同様である。
(イ)以上より、本願発明2は、引用発明2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

(3)請求項3について
ア 引用発明1との対比
(ア)上記1.(3)ア及び2.(2)アと同様である。
(イ)以上より、本願発明3は、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
イ 引用発明2との対比
(ア)上記1.(3)イ及び2.(2)イと同様である。
(イ)以上より、本願発明3は、引用発明2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

(4)請求項4について
ア 引用発明1との対比
(ア)本願の請求項4に係る発明(以下『本願発明4』という。)と引用発明1とを比較すると、下記の点において相違する。
・相違点1-2 本願発明4は『前記第1のサイドウォールの前記第1の金属の仕事関数は、4.0eVから4.2eVの間である』のに対し、引用発明1では、『コンタクト部204』の金属の仕事関数が4.0eVから4.2eVの間であるとは特定されていない点。
(イ)上記相違点1-2について検討する。引用文献1の段落[0013]には、『コンタクト部204』の材料としてアルミニウムを用いることが記載されている。また、引用文献5の段落[0036]及び[図8]の記載より、アルミニウムの仕事関数は『4.2eV』であり、『4.0eVから4.2eVの間である』といえる。
したがって、上記相違点1-2は実質的な相違点ではない。
(ウ)また、『上記相違点1-2は実質的な相違点ではない』とはいえないとしても、引用文献1の段落[0045]ないし[0047]及び[図14]には、引用発明1をS-SGTフラッシュメモリに適用し、『コンタクト部205』を、『凸状半導体層300』の上部に形成された、n^(+)領域である『ドレイン拡散層212』に接触させることが記載されており、引用文献3の段落[0083]及び[0084]には、n^(+)シリコン領域と接触する電極の材料として-4.05eVに近い仕事関数を有する金属材料を使用することにより接触抵抗を低減することが記載されているから、これらの記載に基づいて、引用発明1の『コンタクト部205』の金属材料として、仕事関数が4.0eVから4.2eVの間であるような金属材料を選択することにより、上記相違点1-2に係る構成とすることは、当業者であれば容易になし得たことである。(なお、引用文献1の[図17]には、『コンタクト部205』が『凸状半導体層300』の上部側壁の片側のみに接触するものが記載されているが、引用文献1の段落[0047]の記載より、[図1]のように、『コンタクト部205』が『凸状半導体層300』の上部側壁の周囲を取り囲む構成としてもよいことは明らかである。)
(エ)その他の点については、上記(3)アと同様である。
(オ)以上より、本願発明4は、引用発明1及び2、並びに引用文献3に記載された発明(以下『引用発明3』という。)に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
イ 引用発明2との対比
(ア)本願発明4と引用発明2とを比較すると、下記の点において相違する。
・相違点2-1 本願発明4は『前記第1のサイドウォールの前記第1の金属の仕事関数は、4.0eVから4.2eVの間である』のに対し、引用発明2では、『第1の金属膜67』の金属の仕事関数が4.0eVから4.2eVの間であるとは特定されていない点。
(イ)上記相違点2-1について検討する。引用文献4の段落[0070]には、導体配線と半導体凸部のソース/ドレイン領域の接触抵抗を低減するために、接続部をAlによりシリサイド化することが記載されている。また、引用文献5の段落[0036]及び[図8]の記載より、Alの仕事関数は『4.2eV』であり、『4.0eVから4.2eVの間である』といえる。
(ウ)引用発明2と引用文献4に記載された発明(以下『引用発明4』という。)とは、導体配線と半導体との接触抵抗を低減するために接続部をシリサイド化する点において共通するものであるから、引用発明2に対して引用発明4を適用することにより、『ピラー26』の上端部をシリサイド化するために用いる『第1の金属膜67』の材質としてAlを採用し、その仕事関数を4.0eVから4.2eVの間とすることによって、上記相違点2-1に係る構成とすることは、当業者であれば容易になし得たことである。
(エ)その他の点については上記(3)イと同様である。
(オ)以上より、本願発明4は、引用発明2及び4に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

(5)請求項5について
ア 引用発明1との対比
(ア)本願の請求項5に係る発明(以下『本願発明5』という。)と引用発明1とを比較すると、下記の点において相違する。
・相違点1-3 本願発明5は『前記第1のサイドウォールの前記第1の金属の仕事関数は、5.0eVから5.2eVの間である』のに対し、引用発明1では、『コンタクト部204』の金属の仕事関数が5.0eVから5.2eVの間であるとは特定されていない点。
(イ)上記相違点1-3について検討する。引用文献1の段落[0045]ないし[0047]及び[図14]には、引用発明1をS-SGTフラッシュメモリに適用し、『コンタクト部205』を、『凸状半導体層300』の上部に形成された、n^(+)領域である『ドレイン拡散層212』に接触させることが記載されており、『ドレイン拡散層212』を『n^(+)領域』ではなく『p^(+)領域』とすることは、当業者であれば適宜なし得たことである。そして、引用文献3の段落[0083]及び[0084]には、p^(+)シリコン領域と接触する電極の材料として-5.15eVに近い仕事関数を有する金属材料を使用することにより接触抵抗を低減することが記載されているから、これらの記載に基づいて、引用発明1の『コンタクト部205』の金属材料として、仕事関数が5.0eVから5.2eVの間であるような金属材料を選択することにより、上記相違点1-3に係る構成とすることは、当業者であれば容易になし得たことである。(なお、引用文献1の[図17]には、『コンタクト部205』が『凸状半導体層300』の上部側壁の片側に接触するものが記載されているが、引用文献1の段落[0047]の記載より、[図1]のように、『コンタクト部205』が『凸状半導体層300』の上部側壁の周囲を取り囲む構成としてもよいことは明らかである。)
(ウ)その他の点については、上記(3)アと同様である。
(エ)以上より、本願発明5は、引用発明1ないし3に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
イ 引用発明2との対比
(ア)本願発明5と引用発明2とを比較すると、下記の点において相違する。
・相違点2-2 本願発明5は『前記第1のサイドウォールの前記第1の金属の仕事関数は、5.0eVから5.2eVの間である』のに対し、引用発明2では、『第1の金属膜67』の金属の仕事関数が5.0eVから5.2eVの間であるとは特定されていない点。
(イ)上記相違点2-2について検討する。引用文献4の段落[0070]には、導体配線と半導体凸部のソース/ドレイン領域の接触抵抗を低減するために、接続部をCo又はPdによりシリサイド化することが記載されている。また、引用文献5の段落[0036]及び[図8]の記載より、Co、Pdの仕事関数はそれぞれ『5.0eV』、『5.1eV』であり、『5.0eVから5.2eVの間である』といえる。
(ウ)引用発明2と引用発明4とは、導体配線と半導体との接触抵抗を低減するために接続部をシリサイド化する点において共通するものであるから、引用発明2に対して引用発明4を適用することにより、『ピラー26』の上端部をシリサイド化するために用いる『第1の金属膜67』の材質としてCo又はPdを採用し、その仕事関数を5.0eVから5.2eVの間とすることによって上記相違点2-2に係る構成とすることは、当業者であれば容易になし得たことである。
(エ)その他の点については上記(3)イと同様である。
(オ)以上より、本願発明5は、引用発明2及び4に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

……(中略)……

引 用 文 献 等 一 覧

1.特開2007-123415号公報
2.特開2012-38994号公報
3.国際公開第2008/7748号
4.国際公開第2005/36651号
5.特開2003-17331号公報」

第4 当審の判断
1 引用文献の記載事項及び引用発明
(1)引用文献1の記載事項及び引用発明1
ア 引用文献1の記載事項
当審拒絶理由に引用され、原出願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2007-123415号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている(当審注.下線は、参考のために当審において付したものである。以下において同じ。)。
(ア)「【0010】
この発明の半導体装置は、前記凸状半導体層の天面と側壁の一部とに接触するコンタクト部を備えるので、小さな天面の面積の凸状半導体層であってもコンタクト部との大きな接触面積を確保してコンタクト抵抗を低く抑えることができる。
【0011】
ここで、凸状半導体層は、半導体基板の表面の少なくとも一部に形成された凸状の半導体層である。前記凸状半導体層の形状は、円柱状であってもよいがこれに限定されず、角柱などの形状を有していてもよい。また、凸状半導体層の鉛直方向の断面が台形状であってもよい。前記凸状半導体層の材質は、たとえばp型シリコンであってもよいが、これに限定されず、n型シリコンであってもよく、あるいはゲルマニウムやGaAsなどシリコン以外の半導体であってもよい。前記材質は、半導体基板と同じことが好ましいが、必ずしもそのように限定されることはない。
【0012】
コンタクト部の断面形状は、円状であってもよいが、これに限定されず、たとえば、楕円状や矩形状あるいは多角形状であってもよい。
【0013】
また、この発明の半導体装置は、前記凸状半導体層に接続されたコンタクト部の周囲を覆う絶縁層と、前記絶縁層の上に形成される配線部とをさらに備え、前記コンタクト部が、前記絶縁層を上下に貫きその一端部が前記凸状半導体層に接続され、他端部が前記配線部に接続されるように前記絶縁層に埋設されてもよい。
前記導電材料は、配線部に用いる材料と同じものが好ましいが、これに限定されるものではない。また、前記コンタクト部に用いる導電材料は、アルミニウムであってもよいがこれに限定されるものではなく、たとえば、銅、金あるいは銀などの金属であってもよい。あるいは、金属以外の導電材料であってもよい。
【0014】
さらにまた、前記凸状半導体層の側壁の周囲の一部または全部に、1以上の回路素子が形成されていてもよく、さらに、前記回路素子が、抵抗素子、容量素子、ダイオード、トランジスタ、サイリスタ、メモリセルのいずれかの素子またはそれらの組み合わせであってもよい。
【0015】
前記コンタクト部は、前記凸状半導体層との接触面積を前記凸状半導体層の天面の面積より大きくするようにその形状が決定されてもよい。このようにすれば、前記凸状半導体層の天面と側壁の一部とを合わせたコンタクト部の接触面積の合計が、前記凸状半導体層との接触面積より大きいので、前記天面だけにコンタクト部が接触する従来の構造に比べてコンタクト抵抗の低い半導体装置を得ることができる。」
(イ)「【0026】
(第一実施形態)
図1は、第一実施形態に係る凸状半導体層300とメタル配線部201を接続するコンタクト部205の断面図と平面図である。図1(a)は平面図、図1(b)は、図1(a)のI-I’断面における断面図である。第一実施形態では、コンタクト部205の径を凸状半導体層300の径より大きくし、凸状半導体層300の天面だけでなく側壁の天面に近い領域をコンタクト部205の接触面とすることによって、コンタクト抵抗を低くする。
【0027】
図2?図3は、図1に示すコンタクト部205の形成方法を示す工程断面図である。
まず、半導体基板100の上に凸状半導体層300を形成する。凸状半導体層300の形成には、公知の手法を適用することができる。その一例は、半導体基板100の一部表面をフォトリソグラフィー技術と反応性イオンエッチング法(以下RIEと称す)技術など既知の異方性エッチング手法を用いてエッチングし、半導体基板100を掘り下げて凸状半導体層300を形成する手法である。あるいは、選択エピタキシャル成長法により、半導体基板100上に凸状半導体層300を形成しても構わない。
そして、半導体基板100上に形成されている凸状半導体層300を完全に覆うように絶縁膜200、例えばシリコン酸化膜を堆積させる。さらに、CMP(化学的機械的研磨)等を用いて、シリコン酸化膜200表面の平坦化を行う(図2参照)。
【0028】
次に、公知のフォトリソグラフィー技術によってパターニングされたレジスト202をマスクとして、凸状半導体層300の上部、言い換えると凸状半導体層300の天面だけでなく側壁が露出するように異方性エッチングを行い、コンタクトホール206を形成させる(図3参照)。
コンタクトホール206の加工寸法については以下の通りである。ホール径は、凸状半導体層300の径の1.1?1.3倍程度が望ましいが、凸状半導体層300の径より大きければ必ずしもその範囲に限定されるものではない(図1(b)参照)。
【0029】
ホール径を凸状半導体層300の径より大きくすることによる利点は二つある。一つ目はコンタクト部205の接触面積が大きくなること、二つ目はフォトリソグラフィー工程でコンタクトホールの位置がずれても接触面積が変わらない、言い換えるとフォトリソグラフィー工程の位置合わせのマージンが大きくなることである。
【0030】
図4は、コンタクト部205と凸状半導体層300との接触面積Sと凸状半導体層300の天面を通る水平面でのコンタクトホールの断面積Scとを示す説明図である。図4に示すように、コンタクト部205は、凸状半導体層300の天面から深さdのところにその底面があり、凸状半導体層300との接触面積Sは、凸状半導体層300の天面の面積Stと凸状半導体層の側壁の全周をコンタクト部205が深さdで包む面積Spとの和である。一方、凸状半導体層300の天面を通る水平面でのコンタクト部205の断面積はScである。コンタクト部205は、凸状半導体層300との接触面積S=St+Spが前記断面積Scよりも大きくなるように形成することが望ましいが、必ずしもその範囲に限定されるものではない。
【0031】
また、前述のように、コンタクト部205を形成するために、シリコン酸化膜200を異方性エッチングにより選択的に除去してコンタクトホールを形成し、凸状半導体層300の天面と側壁の上部とを露出させる。露出した凸状半導体層300上部がコンタクト部205の接触面積となるので、接触抵抗を低減する観点から、前記コンタクトホールの深さdは深いほど望ましい。ただし、凸状半導体層300の高さは、エッチングの異方性や工程の所要時間、即ちコストによる制約があるので、凸状半導体層300の側壁に形成する素子の大きさとの兼ね合いから決定されるべきものである。
【0032】
次に、コンタクト部205として利用する凸状半導体層300の上部をコバルト等でシリサイド化した後、コンタクト部205を形成し、メタル配線部201を形成すると、図1に示すコンタクト部が形成される。なお、第一実施形態では円柱状の凸状半導体層を例に挙げて説明したが、凸状半導体層であればその形状は限定しない。」
(ウ)「【0045】
(第四実施形態)
図14は、この発明に係る半導体装置の凸状半導体層にS-SGTフラッシュメモリが形成された例を示す説明図である。柱状凸状半導体層300のメモリセル部には、ゲート酸化膜207、フローティングゲート208、ONO(Oxide Nitride Oxide)膜209、コントロールゲート210が形成され、柱状凸状半導体層300のトランジスタ部にはゲート酸化膜207、ゲート電極213が形成されている。
【0046】
柱状凸状半導体層300の底部にはソース拡散層211、柱状凸状半導体層300の天面にはドレイン拡散層212が形成されている。S-SGTフラッシュメモリのコンタクト部205は、図13で示したように柱状凸状半導体層300の側壁の一部を接触面として利用している。
なお、図14では柱状凸状半導体層300の径と同等、またはそれよりも小さいコンタクトホールの径で、柱状凸状半導体層300の側壁の一部とメタル配線部201を接続する場合(第三実施形態参照)を示した。
【0047】
なお、S-SGTフラッシュメモリのコンタクト部は前記の場合に限定されるものではなく、柱状凸状半導体層300の径よりも大きいコンタクトホールの径で、柱状凸状半導体層300上部とメタル配線部201を接続してもよい(第一、第二実施形態参照)。また、図14では凸状半導体層300の側壁に2つのトランジスタと2つのメモリセルが形成されているが、トランジスタ、メモリセルの数は限定されるものではない。」
イ 引用発明1
(ア)上記ア(ア)及び(ウ)の引用文献1の記載(段落【0014】及び【0045】)並びに引用文献1の【図14】の記載より、引用文献1には、「トランジスタの一部である柱状凸状半導体層300」が記載されているといえる。
(イ)上記ア(ウ)の引用文献1の記載(段落【0045】)及び引用文献1の【図14】の記載より、引用文献1には、「柱状凸状半導体層300の周囲に形成されたゲート酸化膜207」が記載されているといえる。
(ウ)上記ア(ウ)の引用文献1の記載(段落【0045】)及び引用文献1の【図14】の記載より、引用文献1には、「ゲート酸化膜207の周囲に形成されたゲート電極213」が記載されているといえる。
(エ)上記ア(ウ)の引用文献1の記載(段落【0047】)より、引用文献1には、【図14】の「コンタクト部205」の構成を、「第一実施形態」における「コンタクト部205」の構成に置き換えたものが記載されているといえる。
そして、上記ア(イ)の引用文献1の記載(段落【0026】、【0029】及び【0030】)並びに引用文献1の【図1】及び【図4】の記載より、引用文献1には、「第一実施形態」として、「柱状半導体層300」の上部側壁の周囲を取り囲むように形成された「コンタクト部205」が記載されているといえる。
さらに、上記ア(ア)の引用文献1の記載(段落【0013】)より、引用文献1には、「コンタクト部205」を金属とすることが記載されているといえる。
そうすると、引用文献1には、「柱状凸状半導体層300の上部側壁の周囲を取り囲むように形成された金属からなるコンタクト部205」が記載されているといえる。
(オ)上記アの引用文献1の記載、上記(ア)ないし(エ)、及び当該技術分野における技術常識より、引用文献1には、次の発明(以下「引用発明1」という。)が記載されていると認められる。
「トランジスタの一部である柱状凸状半導体層300と、
上記柱状凸状半導体層300の周囲に形成されたゲート酸化膜207と、
上記ゲート酸化膜207の周囲に形成されたゲート電極213と、
上記柱状凸状半導体層300の上部側壁の周囲を取り囲むように形成された金属からなるコンタクト部205と、
を有する半導体装置。」

(2)引用文献2の記載事項及び引用発明2
ア 引用文献2の記載事項
当審拒絶理由に引用され、原出願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2012-38994号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0017】
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図2Aは、図1に示すメモリセルアレイのA-A線方向の断面図であり、図2Bは、図1に示すメモリセルアレイのB-B線方向の断面図である。
図1において、X方向はワード線29の延在方向を示しており、Y方向はワード線29と交差するビット線21の延在方向を示している。また、図1では、説明の便宜上、図2A及び図2Bに示すメモリセルアレイ11の構成要素のうち、ビット線21、ワード線29、シリサイド層38、金属膜39、及び他の金属膜41、及びキャパシタ52のみを図示する。
図2A及び図2Bにおいて、図1に示すメモリセルアレイ11と同一構成部分には、同一符号を付す。また、図1、図2A、及び図2Bでは、本実施の形態の半導体装置の一例としてDRAM(Dynamic Random Access Memory)を挙げて以下の説明を行う。
【0018】
本実施の形態の半導体装置10は、図1、図2A、及び図2Bに示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路(図示せず)が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ(例えば、プレーナー型トランジスタ)が形成されている。
【0019】
次に、図1、図2A、及び図2Bを参照して、メモリセルアレイ11の構成について説明する。
メモリセルアレイ11は、半導体基板13と、素子分離領域(図示せず)と、ビット線形成用溝15と、第1の絶縁膜16と、ビットコンタクト18と、下部不純物拡散領域19と、ビット線21と、第2の絶縁膜23と、ワード線形成用溝25と、ピラー26と、ゲート絶縁膜27と、ワード線29と、第1の埋め込み絶縁膜31と、溝32と、ライナー膜33と、第2の埋め込み絶縁膜35と、上部不純物拡散領域36と、凹部37と、シリサイド層38と、金属膜39、他の金属膜41と、第1のエッチングストッパ膜46と、第1の層間絶縁膜47と、第2のエッチングストッパ膜48と、サポート膜51と、キャパシタ52と、第3の層間絶縁膜53と、配線55と、第4の層間絶縁膜56と、を有する。
【0020】
図2A及び図2Bを参照するに、半導体基板13は、シリコン(Si)を含むと共に、所定の濃度の不純物とされた基板である。半導体基板としては、例えば、p型のシリコン基板を用いることができる。以下、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
・・・
【0025】
図2A及び図2Bを参照するに、ピラー26は、ビット線形成用溝15及びワード線形成用溝25に囲まれており、柱状形状とされている。ピラー26は、シリコンを含む半導体基板13を母材としており、半導体基板13の主面13aを部分的にエッチングして、ビット線形成用溝15及びワード線形成用溝25を加工することで複数形成される。
ピラー26の上端26-1には、シリサイド層38が形成されており、シリサイド層38の下方にはシリサイド層38と接触する上部不純物拡散領域36が形成されている。ピラー26のうち、上部不純物拡散領域36の下方に位置する部分は、チャネルとして機能する。
【0026】
このピラー26に、下部不純物拡散領域19、上部不純物拡散領域36、ゲート絶縁膜27、及び後述する一対のゲート電極61,62が形成されることで、縦型トランジスタ66が形成される。つまり、メモリセルアレイ11には、マトリックス状に複数の縦型トランジスタ66が形成されている。
縦型トランジスタ66は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ11では、上記縦型トランジスタ66を複数備えることにより、4F^(2)(Fは最小加工寸法)の最密レイアウトが実現可能である。
【0027】
図2Bを参照するに、ゲート絶縁膜27は、X方向に配置された複数のピラー26の側面26a,26b(上部不純物拡散領域36の側面及びシリサイド層38の側面38cも含む)、及びワード線形成用溝25の底面25aを覆うように形成されている。
ゲート絶縁膜27としては、例えば、単層のシリコン酸化膜(SiO_(2)膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO_(2)膜)、シリコン酸化膜(SiO_(2)膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
【0028】
図1を参照するに、ワード線29は、一対のゲート電極61,62と、電極端接続部63と、接続部65とを有する。
図1及び図2Bを参照するに、ゲート電極61は、X方向に延在しており、ゲート絶縁膜27を介して、シリサイド層38よりも下方に位置する複数のピラー26の側面26aに設けられている。ゲート電極62は、X方向に延在しており、ゲート絶縁膜27を介して、シリサイド層38よりも下方に位置する複数のピラー26の側面26bに設けられている。ゲート電極62は、ゲート絶縁膜27及び複数のピラー26を介して、ゲート電極61と対向配置されている。
図1を参照するに、電極端接続部63は、ゲート電極61,62の両端にそれぞれ設けられており、ゲート電極61,62の端部と一体に構成されている。
・・・
【0033】
図2A及び図2Bを参照するに、上部不純物拡散領域36は、ピラー26の上部に形成されており、シリサイド層38の下面38bと接触している。これにより、上部不純物拡散領域36は、シリサイド層38と電気的に接続されている。
上部不純物拡散領域36は、n型不純物(例えば、ヒ素(As))を含んだ不純物拡散領域であり、ソース領域として機能する。
本実施の形態の場合の縦型トランジスタ66(「3次元トランジスタ」ともいう)は、ピラー26に、ビットコンタクト18、下部不純物拡散領域19、ゲート絶縁膜27、ゲート電極61,62、及び上部不純物拡散領域36が形成された構成とされている。
【0034】
図2A及び図2Bを参照するに、凹部37は、同一平面上に配置された第2の絶縁膜23の上面23a、第1の埋め込み絶縁膜31の上面31a、ライナー膜33の上面33a、及び第2の埋め込み絶縁膜35の上面35aを半導体基板13の主面13aよりも下方に配置することで形成されている。凹部37の底面は、平坦な面とされており、第2の絶縁膜23の上面23a、第1の埋め込み絶縁膜31の上面31a、ライナー膜33の上面33a、及び第2の埋め込み絶縁膜35の上面35aにより構成されている。
【0035】
凹部37は、金属膜39、他の金属膜41、及び第1のエッチングストッパ膜46を配置するための溝であり、シリサイド層38の側面38c,38dを露出するように形成されている。
なお、実際に、メモリセルを形成する場合、後述する図4A及び図4Bに示すように、凹部37は、金属膜39が形成される複数のピラー26の上端26-1の側面26-1a,26-1b,26-1c,26-1dを露出するように形成される。金属膜39は、複数のピラー26の上端26-1にシリサイド層38を形成するための膜である。
なお、側面26-1aは、ピラー26の側面26aの一部であり、側面26-1bは、ピラー26の側面26bの一部である。また、側面26-1cは、ピラー26の側面26cの一部であり、側面26-1dは、ピラー26の側面26dの一部である。
【0036】
このように、金属膜39が形成される複数のピラー26の上端26-1の側面26-1a,26-1b,26-1c,26-1dを露出する凹部37を設けることにより、凹部37の深さを変えることで、シリサイド層38の厚さを容易に制御することができると共に、複数のピラー26に形成されるシリサイド層38の厚さばらつきを小さくすることができる。
半導体基板13の主面13aを基準とした際の凹部37の深さは、例えば、50nmとすることができる。
【0037】
図2A及び図2Bを参照するに、シリサイド層38は、凹部37から露出され、かつ金属膜39に囲まれたピラー26の上端26-1に形成されている。
シリサイド層38の上面38aは、半導体基板13の主面13aに対して略面一とされており、キャパシタ52となる下部電極71と接触している。また、シリサイド層38の下面38bは、上部不純物拡散領域36と接触している。これにより、シリサイド層38は、キャパシタ52の下部電極71と上部不純物拡散領域36とを電気的に接続している。
シリサイド層38は、キャパシタ52と上部不純物拡散領域36との間のコンタクト抵抗を小さくするための層である。
【0038】
シリサイド層38は、ピラー26の上端26-1に含まれるシリコンと金属膜39に含まれる後述する金属とが反応して、ピラー26の上端26-1がシリサイド化することで形成される。
シリサイド層38としては、チタンシリサイド層(具体的には、TiSi_(2)層等)、コバルトシリサイド層等を用いることができる。
【0039】
シリサイド層38としては、TiSi_(2)層を用いるとよい。TiSi_(2)層は、シリサイド層のなかで電気抵抗が最も低く、かつ多結晶シリコン及び上部不純物拡散領域の表面に自然酸化膜(シリコン酸化膜(SiO_(2)膜))が形成された場合でも安定な固相反応が進行する(Tiはシリコン酸化膜を還元して反応する)からである。
シリサイド層38の厚さは、凹部37の深さの値と等しく、例えば、50nmとすることができる。
【0040】
図2A及び図2Bを参照するに、金属膜39は、凹部37の内壁に設けられており、第1の金属膜67と、第2の金属膜68とが順次積層された構成とされている。
第1の金属膜67は、第2の絶縁膜23の上面23a、第1の埋め込み絶縁膜31の上面31a、及びライナー膜33の上面33aに、シリサイド層38の側面38c,38dを覆うように配置されている。
第1の金属膜67の上面67aは、シリサイド層38の上面38aに対して略面一とされている。第1の金属膜67の上面67aは、キャパシタ52の下部電極71と接触している。これにより、第1の金属膜67は、下部電極71と電気的に接続されている。
【0041】
第1の金属膜67は、ピラー26の上端26-1に含まれるシリコンと反応することで、シリサイド層38を形成する金属を含む膜である。つまり、第1の金属膜67は、第1の金属膜67の成膜時の熱により、ピラー26の上端26-1をシリサイド化させることで、ピラー26の上端26-1にシリサイド層38を形成するための膜である。そのため、シリサイド層38は、第1の金属膜67により囲まれた部分のみに形成される。第1の金属膜67は、CVD法により形成することができる。
【0042】
このように、ピラー26の上端26-1を露出する凹部37を設け、ピラー26の上端26-1の側面を覆うように、シリコンと反応する金属を含む第1の金属膜67を形成することにより、第1の金属膜67により囲まれた領域のみにシリサイド層38を形成することが可能となる。これにより、シリサイド層38とゲート電極61,62との間の距離を十分に確保して、ゲート電極61,62と半導体基板13との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層38を設けることができると共に、複数のピラー26に形成されるシリサイド層38の厚さばらつきを小さくすることができる。
【0043】
第1の金属膜67としては、例えば、チタン(Ti)膜、コバルト(Co)膜等を用いることができる。第1の金属膜67としてチタン(Ti)膜を用いた場合、シリサイド層38としてTiSi_(2)層を形成することができる。
第1の金属膜67としてチタン(Ti)膜を用いる場合、シリサイド層38の側面38c,38dに対して直交する方向における第1の金属膜67の厚さは、例えば、7nmとすることができる。
【0044】
第2の金属膜68は、第1の埋め込み絶縁膜31の上面31a及びライナー膜33の上面33aに、第1の金属膜67の外周側面67bを覆うように設けられている。第2の金属膜68の上面68aは、下部電極71と接触している。これにより、第2の金属膜68は、下部電極71と電気的に接続されている。
【0045】
第2の金属膜68としては、第1の金属膜67と他の金属膜41との間の密着性を向上可能な膜が好ましい。第2の金属膜68としては、例えば、窒化チタン(TiN)膜、或いは、チタン(Ti)膜と窒化チタン(TiN)膜とを順次積層した積層膜等を用いることができる。
第2の金属膜68として窒化チタン(TiN)膜を用いる場合、シリサイド層38の側面38c,38dに対して直交する方向における第2の金属膜68の厚さは、例えば、5nmとすることができる。
図1に示すように、上記構成とされた金属膜39は、ピラー26に形成されたシリサイド層38を囲むような形状とされている。
なお、本実施の形態では、一例として、第1の金属膜67としてチタン(Ti)膜を用い、第2の金属膜68として窒化チタン(TiN)膜を用いた場合を例に挙げて、以下の説明を行う。
【0046】
図2A及び図2Bを参照するに、他の金属膜41は、第2の金属膜68の外周側面68bを覆うように、第1の埋め込み絶縁膜31の上面31a及びライナー膜33の上面33aに設けられている。
他の金属膜41は、金属膜39と共に、凹部37内に配置されている。他の金属膜41は、金属膜39と比較して、抵抗値の低い膜である。他の金属膜41の上面は、下部電極71と接触している。これにより、他の金属膜41は、下部電極71と電気的に接続されている。
【0047】
他の金属膜41としては、例えば、タングステン(W)膜を用いることができる。他の金属膜41としてタングステン(W)膜を用いる場合、シリサイド層38の側面38c,38dに対して直交する方向における他の金属膜41の厚さは、例えば、10nmとすることができる。
図1に示すように、上記構成とされた他の金属膜41は、金属膜39を介して、ピラー26に形成されたシリサイド層38を囲むような形状とされている。
・・・
【0052】
キャパシタ52は、MIMキャパシタであり、複数のピラー26に対してそれぞれ1つ設けられている。つまり、メモリセルアレイ11は、複数のキャパシタ52を有する。
キャパシタ52は、1つの下部電極71と、複数の下部電極71に亘るように形成された容量絶縁膜72(言い換えれば、複数の下部電極71に対して共通の容量絶縁膜)と、容量絶縁膜72の表面を覆う上部電極73(言い換えれば、複数の下部電極71に対して共通の上部電極)とを有する。
下部電極71は、王冠形状とされている。下部電極71は、サポート膜51により他の下部電極71と連結されている。下部電極71としては、金属膜を用いる。具体的には、下部電極71としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層された積層膜を用いるとよい。下部電極71の底部は、金属膜39の上面39aと接続されている。
【0053】
このように、金属膜よりなる下部電極71の底部と金属膜39とを接続することにより、下部電極71の底部とシリサイド層38の外周部及び金属膜39とが接続されるため、下部電極71の底部がシリサイド層38の上面38aの中央のみと接触した場合と比較して、キャパシタ52と上部不純物拡散領域36との間のコンタクト抵抗を低減できる。
【0054】
また、下部電極71の底部は、第2の金属膜68の外周側面68bを覆うように配置された他の金属膜41の上面41aと接続されている。
このように、第2の金属膜68の外周側面68bを覆うように配置され、金属膜39よりも抵抗値の低い他の金属膜41の上面41aと金属膜よりなる下部電極71の底部とを接続させることにより、キャパシタ52と上部不純物拡散領域36との間のコンタクト抵抗をさらに低減できる。」

イ 引用発明2
(ア)上記アの引用文献2の記載(段落【0026】及び【0033】)並びに引用文献2の【図2A】及び【図2B】の記載より、引用文献2には、「トランジスタの一部であるピラー26」が記載されているといえる。
また、上記アの引用文献2の記載(段落【0025】)より、引用文献2には、ピラー26が柱状形状であることが記載されているといえる。
そうすると、引用文献2には、「トランジスタの一部である柱状形状のピラー26」が記載されているといえる。
(イ)上記アの引用文献2の記載(段落【0027】)及び引用文献2の【図2B】の記載より、引用文献2には、「ピラー26の周囲に形成されたゲート絶縁膜27」が記載されているといえる。
(ウ)上記アの引用文献2の記載(段落【0028】)並びに引用文献2の【図1】及び【図2B】の記載より、引用文献2には、「ゲート絶縁膜27の周囲に形成されたゲート電極61、62」が記載されているといえる。
(エ)上記アの引用文献2の記載(段落【0025】、【0035】、【0037】、【0038】、【0040】ないし【0043】及び【0045】)並びに引用文献2の【図2A】及び【図2B】の記載より、引用文献2には、「ピラー26の上端26-1に形成されたシリサイド層38の側壁の周囲を取り囲むように形成された第1の金属膜67」が記載されているといえる。
(オ)上記アの引用文献2の記載、上記(ア)ないし(エ)、及び当該技術分野における技術常識より、引用文献2には、次の発明(以下「引用発明2」という。)が記載されていると認められる。
「トランジスタの一部である柱状形状のピラー26と、
前記ピラー26の周囲に形成されたゲート絶縁膜27と、
前記ゲート絶縁膜27の周囲に形成されたゲート電極61、62と、
前記ピラー26の上端26-1に形成されたシリサイド層38の側壁の周囲を取り囲むように形成された第1の金属膜67と、
を有する半導体装置。」

2 対比
(1)本願発明と引用発明1との対比
ア 引用発明1における「柱状凸状半導体層300」は、本願発明における「柱状半導体層」に相当するといえ、本願発明と引用発明1とは、「トランジスタの一部である柱状半導体層」を有する点において共通するといえる。
イ 引用発明1における「ゲート酸化膜207」は、本願発明における「ゲート絶縁膜」に相当するといえ、本願発明と引用発明1とは、「前記柱状半導体層の周囲に形成されたゲート絶縁膜」を有する点において共通するといえる。
ウ 引用発明1における「ゲート電極213」は、本願発明における「ゲート電極」に相当するといえ、本願発明と引用発明1とは、「前記ゲート絶縁膜の周囲に形成されたゲート電極」を有する点において共通するといえる。
エ 引用発明1における「柱状凸状半導体層300の上部側壁の周囲を取り囲むように形成された金属からなるコンタクト部205」と、本願発明における「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォール」は、「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1の構成要素」である点において共通するといえる。
他方、引用文献1の【図1】の記載より、引用発明1における「コンタクト部205」は、「柱状凸状半導体層300」の上部側壁の周囲だけでなく、「柱状凸状半導体層300」の上面にも形成されており、上方から見たとき、「コンタクト部205」の上面は、「柱状凸状半導体層300」の上面と重なりを有するものと認められるから、本願発明と引用発明1とは、後述する相違点において相違するといえる。
オ 本願発明と引用発明1とは、「半導体装置」である点において共通するといえる。
カ 以上から、本願発明と引用発明1とは、下記(ア)の点で一致し、下記(イ)の点で相違すると認める。
(ア)一致点
「トランジスタの一部である柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1の構成要素と、
を有することを特徴とする半導体装置。」
(イ)相違点
本願発明における「第1の構成要素」は、「第1のサイドウォール」であり、上方からみたとき、第1のサイドウォールの上面は、柱状半導体層の上面と重なりを有さないのに対し、引用発明1における「第1の構成要素」(コンタクト部205)は、「柱状半導体層」(柱状凸状半導体層300)の上面にも形成されているため、サイドウォールと言い得るのかが不明であり、また、上方からみたとき、「第1の構成要素」(コンタクト部205)の上面が、「柱状半導体層」(柱状凸状半導体層300)の上面と重なりを有する点。

(2)本願発明と引用発明2との対比
ア 上記1(2)アの引用文献2の記載(段落【0020】及び【0025】)より、引用発明2における「ピラー26」は、「シリコン(Si)を含むと共に、所定の濃度の不純物とされた基板」である「半導体基板13」を母材とするものであるから、「半導体層」であるといえる。
そうすると、引用発明2における「柱状形状のピラー26」は、本願発明における「柱状半導体層」に相当するといえ、本願発明と引用発明2とは、「トランジスタの一部である柱状半導体層」を有する点において共通するといえる。
イ 引用発明2における「ゲート絶縁膜27」は、本願発明における「ゲート絶縁膜」に相当するといえ、本願発明と引用発明2とは、「前記柱状半導体層の周囲に形成されたゲート絶縁膜」を有する点において共通するといえる。
ウ 引用発明2における「ゲート電極61、62」は、本願発明における「ゲート電極」に相当するといえ、本願発明と引用発明2とは、「前記ゲート絶縁膜の周囲に形成されたゲート電極」を有する点において共通するといえる。
エ 本願の願書に添付した明細書(以下「本願明細書」という。)の段落【0065】には、「図26に示すように、第2の層間絶縁膜123を堆積し、第2の層間絶縁膜123を平坦化し、エッチバックを行い、柱状半導体層106上部を露出する。」と記載されており、【図26】には、柱状半導体層106の上部に形成された「第1のシリサイド118」(本願明細書の段落【0054】ないし【0056】参照)の上部を露出した状態が記載されている。
また、本願明細書の段落【0069】には、「図30に示すように、第2の金属127を堆積し、第1のコンタクト128、129を形成する。第1の金属配線と柱状半導体層上部を直接接続するため、柱状半導体層上部のコンタクトを形成する工程が不要である。また、第1のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。また、柱状半導体層106上部と第1のサイドウォール122上部と第2の金属と、がそれぞれ接触するため、柱状半導体層上部の抵抗を低減することができる。」と記載されており、【図30】には、「第2の金属127」と「第1のシリサイド118」を直接接続した状態が記載されている。
以上より、本願発明における「柱状半導体層」との語は、「柱状半導体層」の上部をシリサイド化することによって形成された「第1のシリサイド118」を含む部位を指し示すものと認められる。
そうすると、引用発明2における「前記ピラー26の上端26-1に形成されたシリサイド層38」は、本願発明における「柱状半導体層の上部」に相当するといえ、引用発明2における「第1の金属膜67」は、本願発明における「第1の金属からなる第1のサイドウォール」に相当するといえ、本願発明と引用発明2とは、「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォール」を有する点において共通するといえる。
オ 上記1(2)アの引用文献2の記載(段落【0025】、【0035】、【0037】、【0038】、【0040】ないし【0043】及び【0045】)並びに引用文献2の【図2A】及び【図2B】の記載より、引用発明2における「第1の金属膜67」の上面と、「ピラー26」の上面は、上方から見たとき、重なりを有さないものと認められる。
そうすると、本願発明と引用発明2とは、「上方から見たとき、前記第1のサイドウォールの上面は、前記柱状半導体層の上面と重なりを有さないことを特徴とする」との点において共通するといえる。
カ 本願発明と引用発明2とは、「半導体装置」である点において共通するといえる。
キ 以上より、本願発明と引用発明2とは、下記の点で一致するものと認められる。
「トランジスタの一部である柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォールと、
を有し、
上方から見たとき、前記第1のサイドウォールの上面は、前記柱状半導体層の上面と重なりを有さないことを特徴とする半導体装置。」
ク そうすると、本願発明と引用発明2との間に相違点があるとは認められない。

3 判断
(1)新規性について
ア 上記2(2)のとおり、本願発明と引用発明2との間に相違点があるとは認められない。
そうすると、本願発明は引用文献2に記載された発明であるといえるから、本願発明は特許法第29条第1項第3号に該当し、同項柱書の規定により特許を受けることができない。
イ なお、請求人は平成29年5月12日付け意見書(以下、単に「意見書」という。)において、引用発明2の「第1の金属膜67」が取り囲んでいるのは「シリサイド層38」であるのに対し、本願発明の「第1のサイドウォール」が取り囲んでいるのは「半導体層」であるから、本願発明と引用発明2とは相違する旨を主張している。
しかしながら、上記2(2)エのとおり、本願発明における「柱状半導体層」との語は、「柱状半導体層」の上部をシリサイド化することによって形成された「第1のシリサイド118」を含む部位を指し示すものと認められ、本願発明と引用発明2とは、「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第1の金属からなる第1のサイドウォール」を有する点において相違しないから、請求人の上記主張を採用することはできない。

(2)進歩性について
ア 本願発明と引用発明1との相違点について検討する。
イ 上記1(1)ア(ア)及び(イ)の引用文献1の記載(段落【0010】、【0015】、【0026】及び【0029】)並びに上記1(2)アの引用文献2の記載(段落【0053】)より、引用発明1と引用発明2とは、柱状半導体層の上部側壁の周囲を取り囲むように金属を形成し、柱状半導体層と金属との接触面積を増やすことによって、コンタクト抵抗を低減した点において共通するものであるといえる。
そうすると、引用発明1における「コンタクト205」の構造(すなわち、柱状半導体層の上部側壁の周囲だけでなく、柱状半導体層の上面にも金属のコンタクトを形成した構造)に代えて、引用発明2における「第1の金属膜67」の構造(すなわち、柱状半導体層の上部側壁の周囲に金属のコンタクトを形成した構造)を採用し、柱状半導体層の上部側壁の周囲にのみ「コンタクト205」を形成し、柱状半導体層の上面には「コンタクト205」を形成しないことによって、上記相違点に係る構成とすることは、当業者であれば容易になし得たことである。
ウ また、本願発明の奏する作用効果は、引用発明1及び2から予測される範囲内のものにすぎず、格別顕著なものということはできない。
エ 以上より、本願発明は引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
オ なお、請求人は意見書において、引用発明1ではリソグラフィの合わせ余裕が必要となり、素子面積が増大するのに対し、本願発明では柱状半導体層の上部に自己整合でサイドウォールを形成することができ、素子面積を小さくすることができる旨を主張している。
しかしながら、本願発明は「物」の発明であって製造方法を特定しておらず、引用発明1と同様のフォトリソグラフィ技術を用いてサイドウォールを形成したものも本願発明の技術的範囲に属することは明らかであるから、請求人の上記主張を採用することはできない。
カ また、請求人は意見書において、本願発明は柱状構造体の側部を取り囲む金属からなるサイドウォールにより表面キャリアを誘起できるとの効果が得られる旨を主張している。
しかしながら、上記2(2)エのとおり、本願発明における「柱状半導体層」との語は、「柱状半導体層」の上部をシリサイド化することによって形成された「第1のシリサイド118」を含む部位を指し示すものと認められるところ、本願発明は、柱状半導体層のうちシリサイド化されていない部分の周囲に第1のサイドウォールを形成するとは特定していないから、本願発明が上記の効果を奏するものとは認められない。
なお、仮に本願発明が上記の効果を奏するとしても、当該効果は引用発明1の構成から当業者が予測できる範囲内のものにすぎず、格別顕著なものとはいえない。
キ さらに、請求人は意見書において、引用発明2の「第1の金属膜67」は「シリサイド層38」の側面に形成されたものであって、半導体層の側面に金属のサイドウォールを形成したものではなく、引用発明1と引用発明2とでは構造が相違するから、引用発明1に対して引用発明2を適用することによって相違点に係る構成とすることは、当業者が容易になし得たことではない旨を主張している。
しかしながら、半導体層がシリサイド化されているか否かに関わらず、接触面積を増やすことによって接触抵抗を低減できることは技術常識であり、引用発明1における「コンタクト205」と引用発明2における「第1の金属膜67」は、接触面積を増やすことによって接触抵抗を低減する構造である点において相違しないから、引用発明1における「コンタクト205」の構造に代えて引用発明2における「第1の金属膜67」の構造を採用することに格別の困難があったとはいえない。

第5 むすび
以上のとおり、本願発明は、引用文献2に記載された発明(引用発明2)であるから、特許法第29条第1項第3号に該当し、同項柱書の規定により、特許を受けることができない。
また、本願発明は、引用文献1に記載された発明(引用発明1)及び引用文献2に記載された発明(引用発明2)に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2017-06-01 
結審通知日 2017-06-05 
審決日 2017-06-19 
出願番号 特願2014-224528(P2014-224528)
審決分類 P 1 8・ 113- WZ (H01L)
P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 市川 武宜小堺 行彦  
特許庁審判長 鈴木 匡明
特許庁審判官 須藤 竜也
河口 雅英
発明の名称 半導体装置の製造方法、及び、半導体装置  
代理人 上杉 浩  
代理人 田中 伸一郎  
代理人 西島 孝喜  
代理人 須田 洋之  
代理人 大塚 文昭  
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