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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1335021
審判番号 不服2017-6362  
総通号数 217 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-01-26 
種別 拒絶査定不服の審決 
審判請求日 2017-05-01 
確定日 2017-12-19 
事件の表示 特願2012-249358「半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法」拒絶査定不服審判事件〔平成26年 5月29日出願公開、特開2014- 99456、請求項の数(13)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年11月13日の出願であって,その手続の経緯は以下のとおりである。
平成28年 5月16日 拒絶理由通知(起案日)
平成28年 8月 2日 意見書の提出
平成29年 1月30日 拒絶査定(起案日)
平成29年 5月 1日 拒絶査定不服審判の請求


第2 原査定の概要
1 原査定
平成29年1月30日付けの拒絶査定(以下「原査定」という。)の概要は次のとおりである。

この出願については,平成28年5月16日付け拒絶理由通知書に記載した理由1.によって,拒絶をすべきものです。
なお,意見書の内容を検討しましたが,拒絶理由を覆すに足りる根拠が見いだせません。

●理由1(特許法第29条第2項)について

・請求項 1-13
・引用文献等 1-10
出願人は,意見書において,
「まず,相違点2に関して,審査官殿は「第1エピタキシャル層中のドーパント元素のピーク濃度は,第2エピタキシャル層中のドーパント元素のピーク濃度よりも高い蓋然性が高い」と認定されましたが,これには承服できません。
引用文献1において,第1のエピタキシャル膜12の比抵抗は,0.002Ω・cm以上200Ω・cm以下であることが好ましく,0.1Ω・cm以上20Ω・cm以下であることがより好ましいと記載されており(段落[0021],[0039]),第2のエピタキシャル膜13の比抵抗は,1Ω・cm以上200Ω・cm程度以下となるように調整すればよいと記載されています(段落[0055])。
このように,第1のエピタキシャル膜12と第2のエピタキシャル膜13の比抵抗の数値範囲が個別に記載されてはいるものの,両者は大部分で重複しており,しかも,両者の大小関係に関しては何ら言及されておりません。・・・
しかも,引用文献1において,第1のエピタキシャル膜12のドーパント濃度を第2のエピタキシャル膜13のドーパント濃度よりも高くすることは,以下に説明するように,阻害されています。引用文献1で第1のエピタキシャル膜12にドーパントを添加しているのは,Cuなどの陽イオンが裏面から侵入するのを防止するバリア層という目的のためであり(段落[0020],[0021]),本願発明のように,第2エピタキシャル層の重金属をゲッタリングするゲッタリング層の強化という目的ではありません。実際,引用文献1の段落[0021]には,「ドーパント濃度を高めたエピタキシャル膜を形成すると,エピタキシャル成長炉内のチャンバーやシリコンカーバイド製のサセプタなどにドーパントが付着するなどして第2層目のエピタキシャル膜の比抵抗を制御できなくなる」という記載があり,これは,上記のようなバリア層という目的を達成する限りは,高ドーパント(低抵抗)ではなく通常の抵抗品の方が好ましいという技術を意図しており,本願発明のような「第1エピタキシャル層中のドーパント元素のピーク濃度は,第2エピタキシャル層中のドーパント元素のピーク濃度よりも高い」という構成とは逆方向の教示です。」と主張している。

しかしながら,引用文献1の段落【0068】-【0072】には,実施例2として,第1のエピタキシャル層の比抵抗が0.2Ω・cm,第2のエピタキシャル層の比抵抗が5Ω・cmである実施例2,第1のエピタキシャル層の比抵抗が2Ωcm,第2のエピタキシャル層の比抵抗が5Ωである実施例3が開示されており,これらは,第1エピタキシャル層中のドーパント元素のピーク濃度は,第2エピタキシャル層中のドーパント元素のピーク濃度よりも高いことを示している蓋然性が高い。(なお,実施例1においても,第1のエピタキシャル層の比抵抗が0.005Ω・cm,0.1Ω・cm,第2のエピタキシャル層の比抵抗が5Ω・cmである実施例1が開示されている。)

そして,引用文献1に記載の発明において,引用文献3に記載のゲッタリング層形成手段(なお,段落【0005】,【0014】-【0016】には,炭素クラスタイオンを注入して,ゲッタリング層を形成すること,モノマーイオンに比べて,シリコン基板の表面近くにより高いドーズ量で注入が出来るというゲッタリング技術が記載されている。)を用いることに格別の困難性は認められない。
よって,請求項1-4に係る発明は,引用文献1-2から,進歩性を有しない。

また,出願人は意見書において,「引用文献2には,炭素クラスターイオンを照射することはおろか,イオン注入によってゲッタリング層を形成することに関して,全く記載されておりません。
この相違点に関して,審査官殿は,「また,引用文献2に記載の発明において,さらにゲッタリング能を高めるために,半導体ウェーハ表面に,炭素クラスタイオンを注入することによって,炭素が固溶した改質層を形成することは,適宜なし得た事項である。」と判断されましたが,この判断には大きな論理の飛躍があると言わざるを得ず,到底承服できません。
本願出願時において,半導体ウェーハ表面にイオン注入でゲッタリング層を形成する技術としては,炭素のモノマーイオンを注入するものしか存在しなかったところ,イオン注入によってゲッタリング層を形成することに関して全く記載されていない引用文献2において,当業者が「さらにゲッタリング能を高めるために」といった動機を仮に持ったとしても,適用するとしたら引用文献1のような半導体ウェーハ表面に炭素のモノマーイオンを注入する技術までであり,引用文献3のような「デバイス形成方法」のイオン注入技術をいきなり半導体ウェーハ表面に適用することなど,容易に想到するものではありません。」と主張している。

しかしながら,引用文献2には,第1エピタキシャル層に,ゲッタリング層を形成することが記載され,ゲッタリング層をイオン注入によって得ることは,一般的な技術手段であるし,炭素のクラスターイオンを注入して,ゲッタリング層を形成すること,モノマーイオンに比べて,シリコン基板の表面近くにより高いドーズ量で注入が出来るというゲッタリング技術が,上記したように引用文献3に記載されている。
よって,引用文献2に記載の発明において,さらにゲッタリング能を高めるために,引用文献3に記載のように,半導体ウェーハ表面に,炭素クラスタイオンを注入することによって,炭素が固溶した改質層を形成することは,適宜なし得た事項である。
よって,請求項1-4に係る発明は,引用文献2-3から,進歩性を有しない。

そして,その余の点については,先に述べたとおりであるから,請求項1-13に係る発明は,引用文献1-5に記載の発明から,進歩性を有しない。

なお,炭素イオンを注入し,濃度プロファイルの半値幅を100nm以下とすることなどは,引用文献6(特に,段落【0052】-【0053】及び第11図参照。半導体ウェーハに炭素クラスターイオンを注入し,熱処理後においても,注入された炭素イオンの深さ方向濃度プロファイルの半値幅が100nm以下(第11図から明らか。)であること,濃度ピークを深さ20?30nm程度の位置とすること(【0053】,第11図),濃度プロファイルのピークが2E21atoms/cm^(3)であること(【0053】)も記載されている。),引用文献7(特に,特許請求の範囲,段落【0068】-【0069】,【0090】,【0110】-【0131】及び第1-2,7,10図参照。半導体エピタキシャルウェーハ及びその製造方法において,半導体ウェーハに炭素イオンを注入してゲッタリング層を形成すること,その後,エピタキシャル層を形成した場合に,注入された炭素イオンの深さ方向濃度プロファイルの半値幅が100nm以下(第10図から明らか。)であること,濃度ピーク深さが150nm程度以下であること(第10図から明らか。),ピーク炭素濃度が1E19atoms/cm^(3)以上であること(第10図から明らか。)が記載されている。)に記載のように,周知技術であるし,炭素イオンを注入して,複数のゲッタリング層を形成することは,引用文献8(特に,段落【0002】-【0018】及び第1-3図参照。),引用文献9(特に,段落【0005】,【0021】-【0054】及び第1-2図参照。)に記載のように,周知技術であるし,炭素クラスターイオンを注入して,ゲッタリング層を形成することは。引用文献3,引用文献10(特に,段落【0036】参照。)に記載のように周知技術である。
したがって,請求項1-13に係る発明は,引用文献1-5及び引用文献6-10に記載の周知技術から,進歩性を有しない。

よって,出願人の主張は採用できない。

<引用文献等一覧>
1.特開2011-003577号公報
2.特開平10-050714号公報
3.特表2009-518869号公報
4.特表2007-502541号公報
5.特開2010-114409号公報
6.特開2010-062529号公報(周知技術を示す文献。)
7.国際公開第2011/125305号(周知技術を示す文献。)
8.特開2001-177086号公報(周知技術を示す文献。)
9.国際公開第2010/016457号(周知技術を示す文献。)
10.特開2011-151318号公報(周知技術を示す文献。)」

2 拒絶理由通知
原査定の根拠となった平成28年5月16日付けの拒絶理由通知の概要は次のとおりである。

1.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由1.について

・請求項 1-4
・引用文献等 1-3
・備考
引用文献1(特に,段落【0018】,【0021】,【0023】,【0035】,【0054】-【0055】及び第1図参照。)には,シリコン半導体ウェーハ11上に第1エピタキシャル層12を形成する工程と,該第1エピタキシャル層上に第2エピタキシャル層13を形成する工程と,を有する半導体エピタキシャルウェーハの製造方法であって,半導体ウェーハ表面にゲッタリング層(炭素などの非ドーパントイオン種をイオン注入して形成。)を形成する工程を有し,リン,ヒ素,アンチモンなどをドーパント元素とする第1エピタキシャル層の比抵抗0.002?200Ω・cm(ドーパント濃度6E13?3.5E19/cm^(3)),第2エピタキシャル層の比抵抗1?200Ω・cm(ドーパント濃度6E13?4.5E14/cm^(3))であって,第1エピタキシャル層中のドーパント元素のピーク濃度は,第2エピタキシャル層中のドーパント元素のピーク濃度よりも高い蓋然性が高い,半導体エピタキシャルウェーハの製造方法が記載されている。
また,引用文献2(特に,段落【0001】,【0022】,【0024】,【0031】及び第1図参照。)には,シリコン半導体ウェーハ1上に第1エピタキシャル層2を形成する工程と,該第1エピタキシャル層上に第2エピタキシャル層3を形成する工程と,を有する半導体エピタキシャルウェーハの製造方法であって,前記第1エピタキシャル層中のドーパント元素のピーク濃度(1E18atoms/cm^(3)以上。ボロン濃度3.5?13E19atoms/cm^(3))は,前記第2エピタキシャル層中のドーパント元素のピーク濃度(1E16atoms/cm^(3)以下。ボロン濃度?1.5E15atoms/cm^(3))よりも高くし,界面にゲッタリング能(なお,第1エピタキシャル層,第2エピタキシャル層は,本願発明同様のドーパント濃度を有しているから,第1エピタキシャル層がゲッタリング能を有していることは明らか。)を持たせたとした半導体エピタキシャルウェーハの製造方法が記載されている。

ここで,引用文献3(特に,段落【0014】,【0016】,【0040】,【0046】及び第9図参照。)には,基板に,炭素クラスタイオンを注入して,ゲッタリング層となる,炭素が固溶した改質層を形成することが記載されているから,引用文献1に記載の発明において,半導体ウェーハ表面に,炭素クラスタイオンを注入することによって,炭素が固溶した改質層を形成することは,適宜なし得た事項である。
よって,請求項1-4に係る発明は,引用文献1-2から,進歩性を有しない。

また,引用文献2に記載の発明において,さらにゲッタリング能を高めるために,半導体ウェーハ表面に,炭素クラスタイオンを注入することによって,炭素が固溶した改質層を形成することは,適宜なし得た事項である。
よって,請求項1-4に係る発明は,引用文献2-3から,進歩性を有しない。

・請求項 5-12
・引用文献等 1-3
・備考
引用文献3には,ゲッタリング層形成用に,クラスターイオンを照射して,炭素濃度プロファイルのピークを1.0E15atoms/cm^(3)以上(第9図。4E20?1.5E21atoms/cm^(3)。)とすること,ピークを表面から150nmの範囲内(第9図。35nm付近。)にすること,炭素濃度プロファイルの半値幅を100nm以下(第9図。30?40nmとすること。)とすること,クラスターイオン照射後に,アニールを行うこと(【0046】)が記載されているから,請求項5-12に係る発明は,引用文献1-3から,進歩性を有しない。

・請求項 1-12
・引用文献等 1-5
・備考
引用文献4(特に,段落【0044】-【0047】及び第8図参照。),引用文献5(特に,段落【0211】-【0219】及び第22図参照。)には,一つの層内(シリコン基板)に,二つのゲッタリング層を設けることが記載されているし,所望するゲッタリング能などに応じて,複数のゲッタリング層を一つの層内に設けることは適宜なし得た事項であるから,引用文献1-2に記載の発明において,クラスターイオンを第1のエピタキシャル層表面に照射し,所定のゲッタリング層を第1のエピタキシャル層に形成することは,適宜なし得た事項である。
よって,請求項1-12に係る発明は,引用文献1-5から,進歩性を有しない。

・請求項 13
・引用文献等 1-5
・備考
引用文献5(特に,段落【0221】-【0228】及び第22-23図参照。)には,第2のエピタキシャル層に固体撮像素子を形成することが示唆されているから,請求項13に係る発明は,引用文献1-5から,進歩性を有しない。

<引用文献等一覧>
1.特開2011-003577号公報
2.特開平10-050714号公報
3.特表2009-518869号公報
4.特表2007-502541号公報
5.特開2010-114409号公報


第3 本願発明
本願の請求項1-13に係る発明(以下,それぞれ「本願発明1」-「本願発明13」という。)は,本願の願書に最初に添付された特許請求の範囲の請求項1-13に記載された事項により特定される,以下のとおりの発明である。
「【請求項1】
半導体ウェーハ上に第1エピタキシャル層を形成する工程と,
該第1エピタキシャル層上に第2エピタキシャル層を形成する工程と,
を有する半導体エピタキシャルウェーハの製造方法であって,
前記半導体ウェーハ表面または前記第1エピタキシャル層表面に,炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面または第1エピタキシャル層表面に,炭素が固溶した改質層を形成する工程をさらに有し,
前記第1エピタキシャル層中のドーパント元素のピーク濃度は,前記第2エピタキシャル層中のドーパント元素のピーク濃度よりも高いことを特徴とする半導体エピタキシャルウェーハの製造方法。
【請求項2】
前記第1エピタキシャル層中のドーパント元素のピーク濃度を1.0×10^(18)?1.0×10^(20)atoms/cm^(3)の範囲とし,前記第2エピタキシャル層中のドーパント元素のピーク濃度を1.0×10^(13)?1.0×10^(16)atoms/cm^(3)の範囲とする請求項1に記載の半導体エピタキシャルウェーハの製造方法。
【請求項3】
前記第1エピタキシャル層中のドーパント元素が,ボロン,リン,砒素およびアンチモンからなる群から選択される1または2以上の元素である請求項1または2に記載の半導体エピタキシャルウェーハの製造方法。
【請求項4】
前記半導体ウェーハがシリコンウェーハであり,前記第1エピタキシャル層および前記第2エピタキシャル層がシリコンエピタキシャル層である請求項1?3のいずれか1項に記載の半導体エピタキシャルウェーハの製造方法。
【請求項5】
前記クラスターイオンの照射後,次のエピタキシャル層を形成する前に,前記半導体ウェーハに対して結晶性回復のための熱処理を行う請求項1?4のいずれか1項に記載の半導体エピタキシャルウェーハの製造方法。
【請求項6】
前記半導体ウェーハ表面または前記第1エピタキシャル層表面からの深さが150nm以下の範囲内に,前記改質層における炭素濃度プロファイルのピークが位置するように,前記クラスターイオンを照射する請求項1?5のいずれか1項に記載の半導体エピタキシャルウェーハの製造方法。
【請求項7】
半導体ウェーハと,該半導体ウェーハ上に位置する第1エピタキシャル層と,該第1エピタキシャル層上に位置する第2エピタキシャル層と,を有する半導体エピタキシャルウェーハであって,
前記半導体ウェーハの表面または前記第1エピタキシャル層の表面に形成された,炭素が固溶してなる改質層をさらに有し,
前記改質層における前記炭素の濃度プロファイルの半値幅が100nm以下であり,
前記第1エピタキシャル層中のドーパント元素のピーク濃度は,前記第2エピタキシャル層中のドーパント元素のピーク濃度よりも高いことを特徴とする半導体エピタキシャルウェーハ。
【請求項8】
前記第1エピタキシャル層中のドーパント元素のピーク濃度が1.0×10^(18)?1.0×10^(20)atoms/cm^(3)の範囲であり,前記第2エピタキシャル層中のドーパント元素のピーク濃度が1.0×10^(13)?1.0×10^(16)atoms/cm^(3)の範囲である請求項7に記載の半導体エピタキシャルウェーハ。
【請求項9】
前記第1エピタキシャル層中のドーパント元素が,ボロン,リン,砒素およびアンチモンからなる群から選択される1または2以上の元素である請求項7または8に記載の半導体エピタキシャルウェーハ。
【請求項10】
前記半導体ウェーハがシリコンウェーハであり,前記第1エピタキシャル層および前記第2エピタキシャル層がシリコンエピタキシャル層である請求項7?9のいずれか1項に記載の半導体エピタキシャルウェーハ。
【請求項11】
前記半導体ウェーハ表面または前記第1エピタキシャル層表面からの深さが150nm以下の範囲内に,前記改質層における炭素濃度プロファイルのピークが位置する請求項7?10のいずれか1項に記載の半導体エピタキシャルウェーハ。
【請求項12】
前記改質層における炭素濃度プロファイルのピーク濃度が,1.0×10^(15)atoms/cm^(3)以上である請求項7?11のいずれか1項に記載の半導体エピタキシャルウェーハ。
【請求項13】
請求項1?6のいずれか1項に記載の製造方法で製造されたエピタキシャルウェーハまたは請求項7?12のいずれか1項に記載のエピタキシャルウェーハの第2エピタキシャル層に,固体撮像素子を形成することを特徴とする固体撮像素子の製造方法。」


第4 引用文献及び引用発明
1 引用例1について
(1)引用例1の記載事項
原査定の拒絶の理由に引用された刊行物である特開2011-3577号公報(以下「引用例1」という。)には,「シリコンウェーハ及びその製造方法,並びに,半導体デバイスの製造」(発明の名称)について,図1?図6とともに次の事項が記載されている(下線は,参考のため,当審において付したもの。以下,同様である。)。
ア 「【技術分野】
【0001】
本発明はシリコンウェーハ及びその製造方法に関し,特に,マルチチップパッケージ(MCP)に搭載される半導体デバイス用として好適なシリコンウェーハ及びその製造方法に関する。また,本発明は,MCPへの搭載が好適な半導体デバイスの製造方法に関する。」

イ 「【発明が解決しようとする課題】
【0016】
しかしながら,上述の通り,高いドーズ量のイオンを深い位置に注入することは,イオン注入装置の特性から見て現実的でないことから,特許文献3,4の方法をデバイス後工程で導入される重金属のゲッタリングに適用することは,たとえ効果があるにせよ現実的でない。他方,デバイス後工程で導入される重金属のゲッタリングに着目した場合,並びに,近年のデバイス前工程における温度履歴に着目した場合には,必ずしも特許文献3,4に記載された高濃度のイオン注入を行うことは必要でないと考えられる。本発明は,このような技術的知見に基づきなされたものである。」

ウ 「【課題を解決するための手段】
【0017】
本発明によるシリコンウェーハは,シリコン基板と,前記シリコン基板上に設けられたn型の第1のエピタキシャル膜と,前記第1のエピタキシャル膜上に設けられ,デバイスが形成される第2のエピタキシャル膜と,を備えることを特徴とする。
【0018】
本発明によるシリコンウェーハの製造方法は,シリコン基板の表面にn型の第1のエピタキシャル膜を形成する第1のエピタキシャル工程と,前記第1のエピタキシャル膜上にデバイスが形成される第2のエピタキシャル膜を形成する第2のエピタキシャル工程と,を備えることを特徴とする。
【0019】
本発明による半導体デバイスの製造方法は,シリコン基板の表面にn型の第1のエピタキシャル膜を形成する第1のエピタキシャル工程と,前記第1のエピタキシャル膜上にデバイスが形成される第2のエピタキシャル膜を形成する第2のエピタキシャル工程と,前記第2のエピタキシャル膜に半導体素子を形成するデバイス前工程と,前記デバイス前工程を行った後,前記シリコン基板の一部を裏面側から除去することにより,前記シリコン基板と前記第1及び第2のエピタキシャル膜の合計厚みを100μm以下とする薄型化工程と,薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と,を備えることを特徴とする。
【0020】
本発明によれば,デバイスが形成される第2のエピタキシャル膜の下部に位置するn型の第1のエピタキシャル膜がバリア層として機能することから,デバイス後工程でシリコンウェーハの裏面側から導入される重金属がデバイス領域に到達することがない。これは,n型ドーパントが格子位置に移動することによりプラス電荷を持つため,Cuなど外部から侵入する陽イオンを阻害するものと考えられる。したがって,n型のエピタキシャル膜ではCuの固溶度が低下することから,裏面から侵入する重金属のバリアとして効果を発揮する。第1のエピタキシャル膜に含まれるn型のドーパントは,高温・長時間の熱処理を行うと拡散してしまうが,近年のデバイス前工程ではドーパントの拡散は無視できるレベルに抑えられる。
【0021】
本発明において,前記第1のエピタキシャル膜は,比抵抗が0.002Ω・cm以上200Ω・cm以下であることが好ましく,上述したようにドーパント濃度を高めたエピタキシャル膜を形成すると,エピタキシャル成長炉内のチャンバーやシリコンカーバイド製のサセプタなどにドーパントが付着するなどして第2層目のエピタキシャル膜の比抵抗を制御できなくなるため0.1Ω・cm以上20Ω・cm以下であることがより好ましい。比抵抗が上記の範囲となるようn型のドーパントのドーズ量を設定すれば,重金属のバリア層としての効果を十分に発揮することが可能となる。」
<当審注:引用例1の原文には,段落【0019】の末尾に「薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と,,を備えることを特徴とする。」と記載されているが,前記「,,」は明らかな誤記であるので,上記のとおりに認定した。>

エ 「【発明を実施するための形態】
……(中略)……
【0030】
図1に示すように,本実施形態によるシリコンウェーハ10は,シリコン基板11とその表面11aに形成された2層のエピタキシャル膜12,13によって構成されている。1層目のエピタキシャル膜12は,重金属のバリア層として機能する。具体的には,エピタキシャル膜12にはn型のドーパントが含まれており,これによるCuイオンの固溶度低下によってバリア層として働く。2層目のエピタキシャル膜13はデバイス領域となる層である。
……(中略)……
【0035】
また,シリコン基板11の表面11a側には,イオン注入によるダメージ層が形成されていても構わない。このようなダメージ層を形成すれば,これがCuやNiなどの重金属のゲッタリングサイトとして機能する。ダメージ層は,デバイス層を汚染しない非金属イオン種の注入によって形成され,そのドーズ量は,1×10^(13)/cm^(2)以上3×10^(14)/cm^(2)以下とすることが好ましい。ダメージ層の形成に用いられるイオン種は,p型ドーパントとして用いられるイオン種,n型ドーパントとして用いられるイオン種,さらには,非ドーパントイオンから選択することができる。p型ドーパントとして用いられるイオン種としては,ボロンを選択することが好ましい。さらに,非ドーパントとしては,ヘリウム,アルゴン,フッ素,酸素,窒素,炭素,シリコン又はゲルマニウムを選択することが好ましい。
【0036】
イオン種としてボロンを選択すれば,注入ダメージだけでなく,シリコン基板11のボロン濃度が高まることから,格子位置に導入されることによりボロン負イオンとなりCuなどの陽イオン金属に対してゲッタリング効果も高められる。また,n型ドーパントとして用いられるイオン種としては,リン,アンチモン又は砒素を選択することが好ましい。イオン種としてn型ドーパントを選択すれば,注入ダメージだけでなく,ダメージ層の領域近傍でn型ドーパントイオンが格子位置に導入され正イオンとなり,ボロン基板よりもCuイオンの固溶度が低くなることから,デバイス後工程における裏面研削,裏面研磨時におけるCuイオン汚染のバリアとして効果を発揮する。さらに,イオン種として非ドーパントイオンを選択した場合には,注入ダメージやデバイス熱処理により転位を発生し,これがゲッタリング源となるが,トランジスタのしきい値などに変動が生じる危険性がない。
【0037】
図1に示すように,エピタキシャル膜12は,シリコン基板11の表面11a側に形成されており,シリコン基板11の裏面から導入されたCuなどの陽イオンの固溶度を低下させる。すなわち,重金属のバリア層として機能する。
【0038】
エピタキシャル膜12の厚みは,シリコン基板11の表面11aから0.1μm以上10μm以下であることが好ましく,1μm以上3μm以下であることがより好ましい。これは,エピタキシャル膜12の厚みが0.1μm未満であるとバリア層としての機能が低下するからであり,厚みが10μmを超えると平坦度の劣化や生産性低下を招くからである。
【0039】
エピタキシャル膜12の比抵抗は,0.002Ω・cm以上200Ω・cm以下であることが好ましく,0.1Ω・cm以上20Ω・cm以下であることがより好ましい。
【0040】
エピタキシャル膜12のドーパント種は,リン,アンチモン,砒素から選択することができる。
【0041】
上記n型ドーパントには格子位置に導入され正イオンとなり,ボロン基板よりもCuイオンの固溶度が低くなることから,デバイス後工程における裏面研削,裏面研磨時におけるCuイオン汚染のバリアとして効果を発揮する。
【0042】
2層目のエピタキシャル膜13は,上述の通りデバイスが形成される膜であり,その膜厚はデバイス種により決定され特に限定しないが,1μm以上10μm以下とすることが好ましい。これは,エピタキシャル膜13の膜厚を10μm超に厚くすると,その分シリコン基板21の厚さが薄くなるため,酸素析出層の残厚が薄くなる事によりゲッタリング能力が低下するとともに,エピタキシャル成長に時間がかかり,かつ膜厚増加は平坦度劣化に繋がり最先端デバイスでは対応できないからである。また,エピタキシャル膜13の膜厚が1μm未満であると,デバイスの空乏層が1層目のエピタキシャル膜12に到達するおそれがあるからである。
【0043】
以上が本実施形態によるシリコンウェーハ10の構成である。このようなシリコンウェーハ10に対しては,デバイス前工程によって表面にデバイス形成を行った後,シリコン基板11の一部を裏面側から除去することにより,厚みを100μm以下とすることができる。」

オ 「【0049】
図5は,シリコンウェーハ10の製造工程(ステップS10)を説明するためのフローチャートである。
……(中略)……
【0051】
次に,シリコン基板11に対して酸素析出熱処理を行う(ステップS12)。本発明において酸素析出熱処理を行うことは必須でないが,これを行うことにより酸素析出物が形成され,重金属のゲッタリング効果を高めることが可能となる。特に限定されるものではないが,酸素析出熱処理は次に説明する2通りの方法で行うことができる。
……(中略)……
【0054】
このようにして酸素析出熱処理(ステップS12)が完了すると,次に,シリコン基板11の表面に1層目のエピタキシャル膜12を形成する(ステップS13)。エピタキシャル膜12の形成においては,トリクロロシランなどのシリコン原料ガスに,ホスフィンなどのn型ドーパントガスを添加することにより導電型をn型とする。エピタキシャル膜12の膜厚については特に限定されないが,0.1μm以上10μm以下とすればよい。比抵抗に関しては0.002Ω・cm以上200Ω・cm以下となるよう調整すればよい。
【0055】
そして,エピタキシャル膜12の表面に2層目のエピタキシャル膜13を形成する(ステップS14)。エピタキシャル膜13の形成においては,トリクロロシランなどのシリコン原料ガスに,ジボランなどのp型ドーパントガスあるいはホスフィンなどのn型ドーパントガスを添加することにより,導電型をp型もしくはn型とする。エピタキシャル膜13の膜厚については特に限定されないが,1μm以上10μm以下とすることが好ましい。ドーパント濃度については特に限定されず,比抵抗が1Ω・cm以上200Ω・cm程度以下となるよう調整すればよい。
【0056】
エピタキシャル膜12,13は,同一のエピタキシャル装置を用いて連続形成しても構わないし,それぞれ別のエピタキシャル装置を用いて形成しても構わない。同一のエピタキシャル装置を用いて連続形成する場合には,ステップS13の完了後,ステップS14を行う前にチャンバー内を十分にパージする必要がある。
【0057】
尚,エピタキシャル膜12,13を形成する前に,シリコン基板11に対してダメージ層形成のためのイオン注入を行っても構わない。この場合,1×10^(13)atoms/cm^(2)以上5×10^(15)atoms/cm^(2)以下,好ましくは5×10^(13)atoms/cm^(2)以上1×10^(15)atoms/cm^(2)以下のドーズ量でイオン注入を行うことが好ましい。
【0058】
以上により,シリコンウェーハ10が完成する。このように,本実施形態では,必ずしもイオン注入を行う必要がないことから,この場合,イオン注入装置が不要である。」

カ 「【実施例】
【0068】
[比較例1]
直径100mm,厚み525μm,初期酸素濃度が1.1×10^(18)atoms/cm^(3),比抵抗が10Ω・cmから20Ω・cmに調整されたボロンドープのCZウェーハを複数作製した。
……(中略)……
【0070】
[実施例1]
比較例1のサンプルを5枚用い,基板の表面にシリコンエピタキシャル成長を行った。条件としては,ホスフィンガスとトリクロロシランガスを用いることにより,それぞれ比抵抗0.005Ω・cm,0.1Ω・cm,20Ω・cm,100Ω・cmのn型エピタキシャル膜を2μm厚み成長させた。
次に,別のエピタキシャル成長装置にて,ジボランガスとトリクロロシランガスを用い,比抵抗5Ω・cmのp型エピタキシャル膜を3μm厚み成長させた。
【0071】
[実施例2]
比較例1のサンプルを4枚用い,基板の表面にシリコンエピタキシャル成長を行った。条件としては,ホスフィンガスとトリクロロシランガスを用いることにより比抵抗が0.2Ω・cmになるように設定し,それぞれエピタキシャル膜を0.5μm,1μm,2μm,10μmの厚みになるように成長させた。
次に,同一チャンバー内で十分にパージを行った後,ジボランガスとトリクロロシランガスを用い,比抵抗5Ω・cmのp型エピタキシャル膜を3μm厚み成長させた。
【0072】
[実施例3]
比較例1のサンプルを4枚用い,基板の表面にシリコンエピタキシャル成長を行った。条件としては,ホスフィンガスとトリクロロシランガスを用いることにより比抵抗が2Ω・cmになるように設定し,それぞれエピタキシャル膜を0.5μm,1μm,2μm,10μmの厚みになるように成長させた。
次に,同一チャンバー内で十分にパージを行った後,ジボランガスとトリクロロシランガスを用い,比抵抗5Ω・cmのp型エピタキシャル膜を3μm厚み成長させた。
【0073】
[実施例4]
第1のn型エピタキシャル成長前にドーズ量が5×1013atoms/cm2となるようにアルゴンイオンを注入した他は,実施例1と同様にして実施例4のサンプルを作製した。
【0074】
[評価]
全てのサンプルに対して,デバイス前工程における低温プロセスを模した熱処理を施した後,表面にバックグラインドテープを貼り付け裏面側から研削を行うことにより,最終厚みを100μmとした。次に,20ppbのCuを添加したスラリーにて研削面を3μm研磨した。
得られたサンプルは,30日間放置した後に全反射蛍光X線評価にて表面に拡散してきたCu濃度を測定した。
その結果,比較例1,2では表面に1.2×10^(11)atoms/cm_(2)のCuが検出された。これに対し,実施例1?4のサンプルでは表面のCu濃度は1.0×10^(10)atoms/cm^(2)以下である事が確認できた。」

(2)引用発明
ア 引用発明1
第4の1(1)ア?カ,特に同オの記載から,引用例1には,シリコンウエーハの製造方法の発明として,次の発明(以下「引用発明1」という。)が記載されていると認められる。
「シリコン基板11の表面に1層目のエピタキシャル膜12を形成するステップと,
前記エピタキシャル膜12の表面に2層目のエピタキシャル膜13を形成するステップと,
前記エピタキシャル膜12,13を形成する前に,前記シリコン基板11に対してダメージ層形成のためのイオン注入を,1×10^(13)atoms/cm^(2)以上5×10^(15)atoms/cm^(2)のドーズ量で行うステップと,
を有し,
前記1層目のエピタキシャル膜12を形成する際は,前記エピタキシャル膜12の比抵抗が0.002Ω・cm以上200Ω・cm以下となるよう調整され,デバイスが形成される膜である前記2層目のエピタキシャル膜13を形成する際は,ドーパント濃度は特に限定されず,比抵抗が1Ω・cm以上200Ω・cm程度以下となるよう調整されることを特徴とするシリコンウエーハの製造方法。」

イ 引用発明2
また,第4の1(1)ア?カ,特に同エの記載から,引用例1には,シリコンウエーハの発明として,次の発明(以下「引用発明2」という。)が記載されていると認められる。
「シリコン基板11とその表面11aに形成された2層のエピタキシャル膜12,13によって構成されているシリコンウェーハ10であって,
前記シリコン基板11の表面11a側に,イオン注入により形成された,重金属のゲッタリングサイトとして機能するダメージ層を有し,
前記エピタキシャル膜12の比抵抗は,好ましくは0.002Ω・cm以上200Ω・cm以下であり,デバイスが形成される膜である前記エピタキシャル膜13の比抵抗は,好ましくは1Ω・cm以上200Ω・cm以下であることを特徴とするシリコンウエーハ。」

2 引用例2について
(1)引用例2の記載事項
原査定の拒絶の理由に引用された刊行物である特開平10-50714号公報(以下「引用例2」という。)には,「シリコン基板とその製造方法」(発明の名称)について,図1?図6とともに次の事項が記載されている。
ア 「【特許請求の範囲】
【請求項1】 シリコン基板において,ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコンとドーパント濃度が1×10^(18)atoms/cm^(3)以上であるシリコンとによって形成された界面を少なくとも一つ以上持つ多層膜を基板上に有するシリコン基板。
【請求項2】 ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコン基板において,基板上にドーパント濃度が1×10^(18)atoms/cm^(3)以上である第一層とドーパント濃度が1×10^(16)atoms/cm^(3)以下である第二層を順次積層したシリコン基板。
【請求項3】 請求項2において,第一層と第二層の間にドーパント濃度が1×10^(16)?1×10^(18)atom/cm^(3)の範囲にある中間層を積層したシリコン基板。
【請求項4】 気相成長法により各層を順次形成する請求項1?請求項3に記載のシリコン基板の製造方法。」

イ 「【0001】
【発明の属する技術分野】この発明は,エピタキシャル層を形成した半導体シリコン基板の改良に係り,特に,ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコン基板を用いて,気相成長法またはイオン注入法にてドーパント濃度の異なる層を積層することにより,製造が容易で重金属のゲッタリング能が高く,熱的に安定し厚み制御が容易な無欠陥層(DZ層)を有し,不整合転位の発生による重金属ゲッタリング並びにオートドーピングの抑制効果を有する半導体シリコン基板とその製造方法に関する。」

ウ 「【発明が解決しようとする課題】
……(中略)……
【0011】この発明は,上述の半導体シリコン基板の問題点を解消し,製造が容易で重金属に対するゲッタリング能が高く,熱的に安定し厚み制御が容易なDZ層を有し,不整合転位の発生による重金属ゲッタリング並びにオートドーピングの抑制効果を有する半導体シリコン基板並びにその製造方法の提供を目的としている。」

エ 「【0012】
【課題を解決するための手段】発明者らは,まず,重金属汚染に関する上述の問題点,すなわち,シリコン基板の特性,例えば,PタイプかNタイプ,ドーパント濃度,酸素濃度などに依存せず,熱的に安定で,パーティクル発生がなく,低コストで効率よく重金属を捕獲できるゲッタリング法について種々検討した結果,シリコン基板上に,ドーパント濃度が大きく異なる層や基板を積層することによって,その界面に不整合転位や応力場を形成し,これらにより重金属をゲッタリングでき,上述の目的を達成できることを知見した。
【0013】また,発明者らは,重金属汚染に加えてDZ層に関する上述の問題点,すなわち,シリコン基板の特性に依存せず,熱的に安定で,パーティクル発生がなく,低コストで効率よく重金属をゲッタリングでき,かつDZ-IG処理工程を省略し,熱的に安定なDZ層でかつDZ層の厚さの制御が容易なDZ層の形成方法について種々検討した結果,ドーパント濃度が大きく異なる層を積層した2層構造又は3層構造を持ったシリコンウェーハとなすことにより,ドーパント濃度が大きく異なる層の界面に不整合転位や応力場が形成され,これらにより重金属をゲッタリングでき,さらに,エピタキシャル成長によりDZ層を形成しているので酸素析出が起こり難く,DZ層として高濃度ドープ層を用いているので,ラッチアップ対策としても非常に有効であることを知見し,この発明を完成した。」

オ 「【0018】
【発明の実施の形態】重金属ゲッタリングのために,界面に不整合転位や応力場を形成するには,SiGe結晶(薄膜を含む)に代表されるように混晶を用いる方法があるが,この発明においては,ドーパント濃度の差を利用するもので,この方法では通常のシリコン基板に含まれている元素のみを用いているため,他の特性の劣化や製作設備費の増加などがほとんどない利点がある。
【0019】この発明では,ドーパント濃度の差はなるべく大きい方が歪みが大きくなり,不整合転位や応力場が形成されやすくなることから,界面のドーパント濃度差を検討した結果,公知のいずれの特性を有するシリコン基板を用いる場合も,ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコンとドーパント濃度が1×10^(18)atoms/cm^(3)以上であるシリコンとによって形成された界面が最も効果的であることを確認した。
【0020】この発明において,ドーパント濃度の差を利用した界面は,シリコン基板上に積層される2層以上の多層膜内に1つ以上形成すればよく,シリコン基板の種類や特性,要求される被膜種等の組合せにより適宜選定するとよく,また,被膜層内のドーパント濃度が一定の他,当該界面での所定のドーパント濃度の差が確保できれば,被膜層内のドーパント濃度が連続的あるいは漸次変化するように成膜されても,この発明によるゲッタリング能は同様に発揮される。
【0021】また,ドーパント濃度の差を利用した界面によるゲッタリング層の形成方法として,実施例に示すごとく,気相成長法,イオン注入法を用いていることにより,ドーパント濃度の制御が容易でドーパント濃度差が急峻な界面を形成できるという効果がある。また,発明者らは,基板の貼り合わせ法よっても上記と同様の構成,作用効果が得られることを確認した。
【0022】一例を示すと,図1に示すごとく,ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコン基板1上に,気相成長法あるいはイオン注入法により,ドーパント濃度が1×10^(18)atoms/cm^(3)以上である第一層2を形成することにより,ドーパント濃度の差により界面に不整合転位や歪み場が形成され,重金属が転位や歪み場に効率よくゲッタリングされる。
【0023】従って,PタイプかNタイプ,ドーパント濃度,酸素濃度などのシリコン基板の特性に依存することなく,熱的に安定で,パーティクルの発生がなく,低コストで効率よく重金属をゲッタリングできる。また,気相成長法やイオン注入法により形成するため,膜厚やドーパント濃度の制御が容易で,かつ急峻な界面が得られる。
【0024】次に図1に示すごとく,第一層2上に気相成長法あるいはイオン注入法により,ドーパント濃度が1×10^(16)atoms/cm^(3)以下である第二層3,すなわちエピタキシャル層を形成して2層構造となす。先の第一層2は重金属ゲッタリング層を兼ねたDZ層であり,これによって,気相成長法により形成する場合,DZ-IG処理工程を省略でき,気相成長法あるいはイオン注入法による場合は,DZ層の厚さの制御が可能となる。さらにエピタキシャル層中への酸素の拡散がほとんど無視できるので熱処理後にBMDが形成されることもなく,熱的に安定である。
【0025】DZ層である第一層2とエピタキシャル層である第二層3との界面はデバイス領域に近くまたトレンチキャバシタを形成する領域でもあるので,不整合転位の発生を防止し,応力を低減する必要がある。この対策として,界面の遷移層幅を大きくし,好ましくは0.5μm以上とする必要がある。従って,所定のドーパント濃度差の界面を一定厚みで成膜できれば,層内のドーパント濃度が連続的あるいは漸次変化するように成膜されていてもよい。」

カ 「【0031】
【実施例】
実施例1
以下の実施例に用いた本発明の基板およびエピタキシャル層の構造は次の通りである。
1)外観: 8インチφ,(675±5)μmt,両面鏡面基板
2)面方位: (100)±0.5°
3)抵抗率: 3?5Ω・cm(ボロン濃度:2.8?4.5×10^(15)atoms/cm^(3))
4)第一層 ・抵抗率:0.001?0.003Ω・cm(ボロン濃度:3.5?13×10^(19)atoms/cm^(3))
・膜厚:5μm^(t)
5)第二層 ・抵抗率:?10Ω・cm(ボロン濃度:?l.5×10^(15)atoms/cm^(3))
・膜厚:3μm^(t)
第一層と第二層はSiHCl_(3)を原料ガスとした熱CVD法(化学気相成長法)により形成した。
【0032】重金属ゲッタリング能の比較
本発明と従来ゲッタリング法との比較を示す。それぞれのゲッタリング能を形成したエピタキシャル基板に?10^(12)atoms/cm^(2)のFe,Ni,Cr,Cuの混合汚染を施し,高温プロセスで熱処理した後,酸化膜耐圧の良品率(yield)およびC-t法によるキャリア寿命を調べた。それぞれのプロセスを以下に示す。
高温プロセス: 1150℃×5hrs.+700℃×6hrs.+1050℃×5hrs.
酸化膜耐圧良品率の測定: 酸化膜厚200Å,印加電圧 11MV/cm
【0033】表1から明らかなようにこの発明によるゲッタリング法が他の方法に比べて優れていることが示された。なお,ゲッタリング能仕様に示すBMDについては,Wright Etch液を用い,片面2μmの選択エッチを施した後,光学顕微鏡を用いて測定した値である。」

(2)引用発明
ア 引用発明3
第4の2(1)ア?カから,引用例2には,シリコン基板の製造方法の発明として,次の発明(以下「引用発明3」という。)が記載されていると認められる。
「ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコン基板1上に,気相成長法により,ドーパント濃度が1×10^(18)atoms/cm^(3)以上である第一層2を形成する工程と,
前記第一層2上に気相成長法により,ドーパント濃度が1×10^(16)atoms/cm^(3)以下であるエピタキシャル層である第二層3を形成する工程と,
を有し,前記シリコン基板1と前記第一層2のドーパント濃度の差により,界面に不整合転位や歪み場が形成され,重金属が転位や歪み場に効率よくゲッタリングされることを特徴とするシリコン基板の製造方法。」

イ 引用発明4
また,第4の2(1)ア?カから,引用例2には,シリコン基板の発明として,次の発明(以下「引用発明4」という。)が記載されていると認められる。
「ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコン基板1と,該シリコン基板1上に形成されたドーパント濃度が1×10^(18)atoms/cm^(3)以上である第一層2と,該第一層2上に形成されたドーパント濃度が1×10^(16)atoms/cm^(3)以下であるエピタキシャル層である第二層3と,を有するシリコン基板であって,
前記シリコン基板1と前記第一層2のドーパント濃度の差により,界面に不整合転位や歪み場が形成され,重金属が転位や歪み場に効率よくゲッタリングされることを特徴とするシリコン基板。」

3 引用例3について
(1)引用例3の記載事項
原査定の拒絶の理由に引用された刊行物である特表2009-518869号公報(以下「引用例3」という。)には,「炭素クラスターの注入により半導体デバイスを製造するためのシステムおよび方法」(発明の名称)について,図1?図17とともに次の事項が記載されている。
ア 「【0014】
炭素注入(ゲッタリング注入)
炭素注入は,かねて欠陥または汚染物をゲッタリングする方法として用いられてきた。例えば,Stolk et alおよびUeda et alの上記参考文献参照。欠陥はシリコン中のBおよびPの拡散を一時的に増大させることが示されているので,格子間欠陥の捕捉は拡散を制限するための方法の候補であると考えられてきた。従来のプロセスでは,CO_(2)またはCOガス源のいずれかが従来のプラズマイオン源に用いられている。C^(+)のビームを発生させ,注入を工業的イオン注入システムで実施することができる。CO_(2)またはCOガスを使用すると,従来のプラズマ源の有効寿命は短くなる。これは,酸化作用および該源に見いだされる絶縁体の炭素トラッキングが原因である。
【0015】
炭素インプラントの従来の施用の一つは,高エネルギー(MeV)の炭素をシリコン中に深く,トランジスタ構造から離して注入することにより,金属不純物のゲッタリングを提供することである。シリコン中では,存在するあらゆる金属原子が,おもに漏れを増大させることにより活性構造の電気性能を低下させる可能性がある。活性デバイス領域から金属不純物を除去する方法は数多く研究されている。用いられているアプローチの一つは,活性デバイスから離してシリコン中に炭素を注入することである。シリコン中の炭素は不純物トラップとして働くので,炭素と相互作用する金属原子はすべて高温を経てもその位置にそのまま残る。このメカニズムはゲッタリングとよばれ,炭素インプラントはゲッタリングの選択肢の一つである。
【0016】
発明の概要
簡潔に述べると,本発明は,集積回路中のPMOSトランジスタ構造の製造において基板にホウ素,ヒ素およびリンをドープする場合に,炭素クラスターを基板中に注入してトランジスタの接合特性を改善することを包含するプロセスに関する。この新規アプローチに由来するプロセスは二つある:(1)USJ形成のための拡散制御;および(2)ストレスエンジニアリングのための高ドーズ量炭素注入。USJ形成のための拡散制御を,PMOS中のソース/ドレイン構造のホウ素または浅いホウ素クラスターインプラントと併せて説明する。より詳細には,C_(16)H_(X)^(+)のようなクラスター炭素イオンを,これに続くホウ素インプラントとほぼ同じドーズ量でソース/ドレイン領域中に注入し;その後,好ましくはB_(18)H_(X)^(+)またはB_(10)H_(X)^(+)のようなホウ化水素クラスターを用いて浅いホウ素インプラントを行って,ソース/ドレインエクステンションを形成する。これに続くアニーリングおよび活性化において,炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散は低減する。Stolk et al.およびRobertson et alの上記参考文献では,一時的に増大したホウ素の拡散はシリコン格子中の格子間欠陥によりもたらされると主張されている。」

イ 「【0032】
ストレスエンジニアリング
上記参考文献Ang,et alで議論されているように,シリコン中のトランジスタのソース/ドレイン領域中に組み込まれる炭素はSi_(x)C_(y)材料を形成することができ,該材料は,純粋なシリコンに格子不整合をもたらし,したがって,トランジスタチャネルに機械的に応力を加え,キャリヤ移動度を増大させることが示されている。Si_(x)C_(y)材料はシリコンより小さな格子を有するので,この材料は,NMOSトランジスタの移動度を改善するのに有用な引張応力をチャネルに作り出す。したがって,本発明の重要な観点に従って,NMOSトランジスタのソース/ドレイン領域中でシリコンをSi_(x)C_(y)に選択的に転化する手段として,例えばC_(16)H_(10)^(+)での炭素クラスター注入を用いて高ドーズ量インパクトを実施する。所定のイオン電流においてC_(16)H_(10)のようなクラスターを使用すると炭素のドーズ量が16倍になり,高ドーズ量での極浅インプラントが可能になる。
【0033】
注入によりSi_(x)C_(y)材料を形成するさらなる利点は,注入装置によりもたらされる制御である。イオン注入は一般に,装置の精度および制御が他の形態の半導体処理装置の能力を大きく上回るため,半導体製造において有効なプロセスである。詳細には,提案した用途に関し,炭素濃度の綿密なプロファイルをインプラントのエネルギーおよびドーズ量の制御により詳細に管理することができる。実際,インプラント段階の手順をさまざまなドーズ量およびエネルギーと共に予見して,炭素プロファイルを任意の望ましいプロファイルの輪郭に合わせることができる。どのような詳細なプロセスがもっとも有利な結果をもたらすか明らかでないため,イオン注入により利用可能な炭素プロファイルの制御により,最終的なトランジスタの性質の詳細な最適化が可能になる。
【0034】
ストレスエンジニアリングで炭素を組み込むために炭素のクラスターを用いることの他の利点は,クラスター注入の自己非晶質化(self-amorphization)の特徴に関する。適切な応力を発生させるために,包含される炭素はSiC格子構造との置換部位を占有しなければならない。置換部位における包含の程度は,炭素を組み込む手段と材料の暴露温度の両方に依存する。従来の炭素組込手段は,エピタキシャルかモノマーインプラントかに関わらず,炭素を結晶質構造に加えることを包含するが,クラスター炭素インプラントは自己非晶質化層を提供する。クラスター炭素インプラントにより形成した非晶質層は再結晶化しなければならないが,これはドーパントインプラントのアニーリングにより自動的に達成される。しかしながら,再結晶化プロセスは置換部位中への炭素の組込を促進する。そのようなプロセスは,再結晶化プロセスで周知である置換部位中へのドーパント原子の組込と同様である。
【0035】
ストレスエンジニアリングを施したSiC格子をCMOSのプロセスの流れに組み込む方法
ストレスエンジニアリングを施したデバイスを作り出すために,本発明は,ホウ素またはホウ素クラスターのS/DインプラントまたはSDEインプラント)を実施する前に,P型の深いソース/ドレイン領域中へのかなり深い炭素インプラントを,例えば炭素1個あたり約10keV,1E15/cm^(2)?5E15/cm^(2)という高ドーズ量で実施することを含む。これは,モノマー炭素インプラントまたはクラスター炭素インプラントのいずれかであることができる。好ましい態様はクラスター炭素インプラントを含む。炭素クラスターがポリシリコンゲート構造中に注入されるのを回避するために,ゲートポリ(gate poly)上面上に窒化物キャップを付着させてもよい。炭素をP型ソース/ドレイン(S/D)領域中に注入した後,低温アニールを用いると,Si格子の置換部位を炭素に占有させることができる。約600℃?900℃のスパイクアニール,例えば5 sec RTA処理で,所望の結果が得られる可能性がある。約80kVの引出においてC_(7)H_(X)^(+)注入を用いた10keV実効Cインプラントの後,700℃,900℃および1100℃ RTAアニールを用いて,裸のSiウエハ上でわれわれが得たデータを,図10に示す。最低温度でのアニールが最良の結果,すなわち歪みの最高値をもたらした。このアニールの後,図12?17に要点をまとめたCMOS構造を実施して,ストレスエンジニアリングを施した完成デバイスを作成することができる。窒化物キャップまたは他のマスクバリヤを炭素注入に先立ちポリゲート上に付着させた場合,バリヤを除去してからS/D構造に注入する。」

ウ 「【0040】
図3は,6kV(ホウ素1個あたり300eVの実効インプラントエネルギーをもたらす)で引き出したB_(18)H_(X)^(+)によりシリコン中に注入したホウ素の二次イオン質量分析法(SIMS)での深さプロファイルおよび活性化プロファイルに対するC_(16)H_(X)^(+)共注入の効果を示している。B_(18)H_(X)^(+)のドーズ量5.6E13,すなわちホウ素の実効ドーズ量(注入されたB18とよぶ)1E15の注入された状態でのプロファイルを,Axcelis Summit高速熱アニーリングシステム(AxcelisのRapid Thermal Annealingシステムの説明については,例えばwww.axcelis.com/products/summitXT.html参照)で5秒間にわたり950℃でアニールした。アニール後のホウ素プロファイルを(B18)とよぶ。実効接合深さは,アニール中にホウ素の拡散が一時的に増大するため,約10nmから約25nmまで拡散した(接合深さの基準点として5E18cm^(-2)のドーパント濃度を使用)。他のウエハは,炭素クラスターC_(16)H_(X)^(+)を用いて1keV,2keV,3keV,4keVまたは5keVのいずれかの実効炭素ドーズ量の1E15ドーズ量で最初に注入し,このプロセスでアニールした。(B18+1keV C)および(B18+5keV C)に関するアニールしたホウ素のSIMSプロファイルを図3に示す。これらの接合深さははるかに浅く,炭素インプラントがホウ素拡散を順調に制限したことを示している。これらのプロファイルの形状はまた,まったく異なっている。約15nmのもっとも浅い(炭素がない場合の25nmの接合深さと比較して)アニールされた接合は(B18+1keV C)により得られたが,非常に急激で箱のような接合はプロセス(B18+5keV C)により約18nmの接合深さで得られた。
……(中略)……
【0046】
図9は,3つの異なるドーズ量(2E15,4E15および8E15原子/cm^(2))に関する10keVでのC_(7)H_(7)インプラントのSIMSプロファイル(炭素濃度対深さ)を示している。図10は,ドーズ量2e15で700℃,900℃および1100℃において5secにわたりアニールしたC_(7)H_(7)インプラント(炭素原子1個あたり10keV)のラマンスペクトルを示している。各試料に関しラマンピークのシフトを測定し,Gダイン/cm^(2)での応力値に変換した。得られた値は,700℃でのより低いアニール温度が,より高いアニール温度と比較してより高い応力値を与えたことを示している。この炭素分子インプラントを用いて,かなりの置換炭素を達成しうることが示されている。」

エ 図3は,B_(18)H_(X)^(+)によりシリコン中に注入したホウ素の二次イオン質量分析法(SIMS)での深さプロファイルおよび活性化プロファイルに対するC_(16)H_(X)^(+)共注入の効果を示す図であって,同図には,炭素クラスターイオンの共注入の有無,及び,アニーリングの有無で場合分けした4つのプロファイルが示されているが,どのプロファイルも,深さ0Å近傍の位置でピーク濃度は1E+21atoms/ccと1E+22atoms/ccの中間値であり,深さ100Åの位置での濃度は1E+20atoms/cc以下であることが記載されている。
したがって,B_(18)H_(X)^(+)によりシリコン中に注入したホウ素の二次イオン質量分析法(SIMS)での深さプロファイルの半値幅は,炭素クラスターイオンを共注入した場合も,しない場合も,100nm以内であることは明らかである。

オ 図9は,3つの異なるドーズ量(2E15,4E15および8E15原子/cm^(2))に関する10keVでのC_(7)H_(7)インプラントのSIMSプロファイル(炭素濃度対深さ)を示す図であって,同図には,3つの異なるドーズ量でのC_(7)H_(7)インプラントのSIMSプロファイルが示されており,最も傾きがなだらかなドーズ量2E15原子/cm^(2)のプロファイルは,ピーク濃度が4E+20atoms/ccであり,濃度が2E+20atoms/ccにおける半値幅は約40nmであることが記載されている。
したがって,C_(7)H_(7)インプラントのSIMSプロファイルにおける半値幅は,いずれのドーズ量であっても100nm以下であることは明らかである。

(2)引用例3に記載された技術事項
ア 第4の3(1)ア?イから,引用例3には,次の技術事項が記載されていると認められる。
「集積回路中のPMOSトランジスタ構造の製造において基板にホウ素,ヒ素およびリンをドープする場合に,炭素クラスターを基板中に注入してトランジスタの接合特性を改善することを包含するプロセスであって,
P型の深いソース/ドレイン領域中へのかなり深い炭素インプラントを,前記ドープを実施する前に,C_(7)H_(7)^(+)のようなクラスター炭素インプラントにより,炭素1個あたり約10keV,1E15/cm^(2)?5E15/cm^(2)というドーズ量で実施した後に,
ホウ化水素クラスターを用いて浅いホウ素インプラントを行って,ソース/ドレインエクステンションを形成し,
これに続き,Si格子の置換部位を炭素に占有させるとともに,炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散を低減させるために,アニーリングおよび活性化を行うことで,
ソース/ドレイン領域中に組み込まれる炭素がSi_(x)C_(y)材料を形成することでNMOSトランジスタの移動度を改善する引張応力をチャネルに作り出す,ストレスエンジニアリングを施したSiC格子をCMOSのプロセスの流れに組み込む方法。」

イ また,第4の3(1)ウ?オから,引用例3には,次の技術事項が記載されている。
「3つの異なるドーズ量(2E15,4E15および8E15原子/cm^(2))及び10keVで炭素クラスター(C_(7)H_(7))をイオン注入すると,いずれのドーズ量であっても,C_(7)H_(7)インプラントのSIMSプロファイルの半値幅は100nm以下であること,
ホウ素クラスター(B_(18)H_(X)^(+))を6kVでシリコン中に注入すると,C_(16)H_(X)^(+)を共注入した場合もしない場合もアニール後のホウ素プロファイルの半値幅は100nm以内であるが,C_(16)H_(X)^(+)を共注入した場合は,アニール後のホウ素プロファイルは,炭素インプラントがホウ素拡散を制限するため接合深さがはるかに浅くなること。」

4 引用例4について
原査定の拒絶の理由に引用された刊行物である特表2007-502541号公報(以下「引用例4」という。)には,「SIMOX・SOIシリコン基板中の内部ゲッタリング」(発明の名称)について,図1?図9とともに次の事項が記載されている。
ア 「【0044】
本発明のいくつかの実施の形態では,複数のゲッタリング部位が,好ましくは異なるエネルギーで実施される2つの別個のイオン打ち込み過程を用いて,ウェハー中に生み出される。例として,図7および図8Aを参照すると,最初のステップ50では,ウェハー52は,約5×10^(15)cm^(-2)から約10^(18)cm^(-2)までの範囲内の,より好ましくは,約5×10^(16)cm^(-2)から約1.5×10^(17)cm^(-2)までの範囲内のドーズ量の酸素をウェハー52に打ち込むために,約30keVから約300keVまでの範囲内の,より好ましくは約120keVから約220keVまでの範囲内のエネルギーの酸素イオンのビーム54にさらされる。打ち込まれた酸素イオンは,ウェハーの上面の下の選択された深さでピーク値を有する例示的な曲線56のような分布曲線を示す。この打ち込みステップは,複数の酸素の析出および/または関連する構造上の欠陥58を,打ち込み曲線56と同程度のウェハーの深さの範囲内に生み出す。
【0045】
図7および図8Bを参照すると,次に,ステップ60で,約5×10^(15)cm^(-2)から約10^(18)cm^(-2)までの範囲内の,より好ましくは,約5×10^(16)cm^(-2)から約2×10^(17)cm^(-2)までの範囲内の別のドーズ量の酸素イオンが,典型的には,第1の打ち込みステップで用いられたエネルギーよりも低い,異なるエネルギーの酸素イオンのビームにウェハーをさらすことで,ウェハーに打ち込まれる。第2の打ち込みステップの酸素ビームのエネルギーは,約30keVから約300keVまでの範囲内にあり,より好ましくは,約120keVから約220keVまでの範囲内とすることができる。この例では,第2の打ち込みステップは,第2の打ち込みステップで打ち込まれたイオンの分布を示す曲線64と同程度のウェハーの深さの範囲に亘って分布した複数の酸素の析出および/または構造上の欠陥62を生み出す。この第2の集合の酸素の析出および/または構造上の欠陥を含むこの領域は,本明細書では,第2のゲッタリング層と呼ばれる。第1および第2のゲッタリング層が,ある程度重なっていても,または,実質的に空間的に分離していてもよいことが,理解されなければならない。さらに,上述された実施の形態と同じように,両ゲッタリング層の遮蔽部位は,好ましくは,連続的な酸化物層を形成するのではなく,基板中に存在する金属不純物の析出のためのより広い析出面積を提供するように,分離した析出の形態をとる。
【0046】
図7,図8C,および,図8Dを参照すると,2つのゲッタリング層を形成した後に,ステップ66では,シリコンのエピタキシャル層68が,例えば,公知の付着方法を用いて,上述されたように,基板上面の上に形成される。次に,連続的な埋め込まれた酸化物層70が,例えば,SIMOXプロセスを用いて,エピ層の上面の下の選択された深さで生み出される。
【0047】
例として,図9は,ゲッタリング部位が上述されたように2つのイオン打ち込みステップを用いて生み出された,本発明の方法に基づく例示的なSOIウェハー中のニッケル不純物の濃度に関連する実験データを示している。SOIウェハーのゲッタリング部位は,最初に,約212keVのエネルギーの酸素ビームにウェハーをさらすことによって,ウェハーに約7×10^(16)cm^(-2)のドーズ量の酸素イオンを打ち込み,次に,約150keVのエネルギーの酸素ビームにウェハーをさらすことによって,ウェハーに1×10^(17)cm^(-2)の別のドーズ量の酸素イオンを打ち込んで,生み出された。例示されたデータは,約0.4μmの深さでのこのウェハー中のニッケルの濃度が,約3×10^(10)原子/cm^(2 )であることを示している。前述された実験データと同様に,この実験データは,異なるエネルギーで実行される複数の打ち込みステップによる本発明のSOIウェハーで得られる最適なゲッタリング効率を提供することを意図するものでないことが,理解されなければならない。より詳しく言うと,打ち込みエネルギーおよび/または打ち込まれる酸素のドーズ量は,基板内に存在する金属不純物を遮蔽する際の,生み出されたゲッタリング部位の効率を最適化するように,上記の範囲内で変えられてよい。さらに,本発明の上記の実施の形態では,2つの打ち込みステップが用いられたが,別の実施の形態では,3つ以上の打ち込みステップが,好ましくは異なるエネルギーで,用いられて,金属不純物を遮蔽するための3つ以上のゲッタリング層が生み出されてよい。」

5 引用例5について
(1)引用例5の記載事項
原査定の拒絶の理由に引用された刊行物である特開2010-114409号公報(以下「引用例5」という。)には,「SOI基板とその製造方法,固体撮像装置とその製造方法,および撮像装置」(発明の名称)について,図1?図31とともに次の事項が記載されている。
ア 「【0211】
[SOI基板の製造方法の第8例]
第2の実施の形態に係るSOI基板の製造方法の第8例を,図22の概略構成断面図によって説明する。
【0212】
図22(1)に示すように,シリコン基板23の内部にゲッター層14を形成する。上記ゲッター層14は,炭素(C),酸素(O),アルゴン(Ar),シリコン(Si),ヘリウム(He),リン(P),ヒ素(As),アンチモン(Sb),ホウ素(B)のいずれかの元素がイオン注入されて形成される。
上記ゲッター層14は,上記第2基板22中に炭素を,例えば5×10^(13)cm^(-2)以上の炭素ドーズ量で,望ましくは5×10^(14)cm^(-2)以上の炭素ドーズ量でイオン注入して形成される。
その後,ダメージ回復の熱処理を行う。例えば1000℃,10分の熱処理を行う。
【0213】
次いで,上記シリコン基板23上にエピタキシャル成長によってシリコン層からなる第1シリコンエピタキシャル成長層18を形成する。
上記エピタキシャル成長は,例えば基板温度を1100℃にして,例えば約2μmのシリコンエピタキシャル成長層を形成する。この第1シリコンエピタキシャル成長層18の膜厚は,適宜選択される。
【0214】
上記シリコンエピタキシャル成長に用いるシリコン原料ガスには,四塩化シリコン(SiCl_(4)),トリクロロシラン(SiHCl_(3)),ジクロロシラン(SiH_(2)Cl_(2)),モノシラン(SiH_(4))等の通常の半導体プロセスで用いられる材料を使用することが可能である。例えば,トリクロロシラン(SiHCl_(3)),ジクロロシラン(SiH_(2)Cl_(2))を用いる。
【0215】
次に,図22(2)に示すように,上記シリコン基板23と上記第1シリコンエピタキシャル成長層18の表面に酸化膜36を形成する。
次に,酸素をイオン注入して,上記第1シリコンエピタキシャル成長層18中に酸化シリコン層19を形成する。すなわち,酸素イオンを約1×10^(17)cm^(-2)のドーズ量でイオン注入した後,1200℃以上の高温熱処理を施して,いわゆるSIMOX構造を形成する。
【0216】
次に,図22(3)に示すように,イオン注入法を用いて,上記酸化シリコン層19に不純物を注入して不純物注入領域からなるダメージ層15を形成する。上記ダメージ層15は,平面レイアウト上,上記酸化シリコン層19の全域にわたって,かつ,上記酸化シリコン層19の厚さ方向の全域もしくは一部に形成されている。すなわち,上記ダメージ層15は,上記酸化シリコン層19内に形成され,上記第1シリコンエピタキシャル成長層18側にはみ出して形成されない。例えば,上記第1シリコンエピタキシャル成長層18側に例えば1μm以下の膜厚の上記酸化シリコン層19を残した状態に形成される。したがって,上記ダメージ層15が上記酸化シリコン層19内から上記酸化シリコン層19と上記第1シリコンエピタキシャル成長層18の界面まで形成されることは差し支えない。その詳細は,前記図5によって説明した通りである。
上記イオン注入は,例えば不純物(イオン注入種)に炭素を用い,上記第1シリコンエピタキシャル成長層18の厚さが約0.3μm,上記酸化シリコン層19の厚さが約0.3μmの場合,注入エネルギーを200keV,ドーズ量を1×10^(14)cm^(-2)に設定する。この炭素のイオン注入条件は,第1シリコンエピタキシャル成長層18,酸化シリコン層19等の膜厚や,前記第5図に示した酸化シリコン層19に相当する酸化シリコン層12とダメージ層15の位置関係をどのケースにするかで決まり,上述の条件に限定されるものではない。
【0217】
上記ダメージ層15を形成するイオン注入に用いる不純物は,上記炭素(C)の他に,シリコン(Si),ゲルマニウム(Ge),スズ(Sn),ヘリウム(He),ネオン(Ne),アルゴン(Ar),クリプトン(Kr),キセノン(Xe),ホウ素(B),アルミニウム(Al),ガリウム(Ga),インジウム(In),窒素(N),リン(P),ヒ素(As),アンチモン(Ab),水素(H)もしくは酸素(O)を用いることができる。または上記元素の化合物もしくは上記元素のクラスターもしくは数十?数千の分子状クラスターイオンであってもよい。上記元素の化合物としては,CO,CH_(3),SiF,PH_(2)等があり,上記クラスターとしては,H_(2),Ar_(2),P_(4),P_(3)等がある。
【0218】
次に,図22(4)に示すように,露出している上記酸化膜36(前記図22(2)参照)を除去し,第1シリコンエピタキシャル成長層18やシリコン基板23を露出させる。図面は,酸化膜36を除去した後の状態を示した。
【0219】
次に,図22(5)に示すように,上記第1シリコンエピタキシャル成長層18上にエピタキシャル成長によってシリコン層からなる第2シリコンエピタキシャル成長層20を形成する。
このようにして,SOI基板10(10C)が完成する。」

6 引用例6について
(1)引用例6の記載事項
原査定において周知技術を示す文献として例示された刊行物である特開2010-62529号公報(以下「引用例6」という。)には,「半導体装置の製造方法」(発明の名称)について,図1?図16とともに次の事項が記載されている。
ア 「【特許請求の範囲】
【請求項1】
n型FETを形成する半導体装置の製造方法であって,
シリコンを主成分とする半導体基板の表面に,前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し,
前記半導体基板の前記素子領域上に,ゲート絶縁膜を形成し,
前記ゲート絶縁膜上に,ゲート電極を形成し,
前記素子領域のうち前記ゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に,炭素クラスターイオン,炭素モノマーイオン,または,炭素を含んだ分子状のイオンをイオン注入することにより,前記ソース/ドレイン・コンタクト領域となる前記領域を非晶質化し,
さらに,非晶質化された前記領域に,n型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより,前記ソース/ドレイン・コンタクト領域となる不純物注入層を形成し,
熱処理により,前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする半導体装置の製造方法。」

イ 「【背景技術】
……(中略)……
【0005】
従来から認識されているように,炭素(Carbon)が添加されたシリコン(Si:C)技術は,シリコンに形成された高性能n型FETを製造するための有望な技術となっている。
【0006】
例えば,n型FETのチャネル領域に隣接するシリコン基板中にSi:Cを埋設した場合,チャネル領域に引張応力が印加される。これにより,電子の移動度が増加し,n型FETの性能を向上させることができる。
……(中略)……
【0015】
既述のようにして炭素モノマーイオンをイオン注入技術により打ち込んで埋め込みSi:C構造を形成した場合,炭素のSi中における固溶限は,3.5×10^(17)cm^(-3)(at melting point)と極めて低い。したがって,SiC析出させることなく,かつSi結晶を歪ませるため高濃度にSi中の格子置換位置に炭素を固溶させることは難しい。
【0016】
さらに,Si中における格子置換位置の炭素濃度は,1.0%?1.5%程度と低い。したがって,格子間位置の炭素濃度は,高いものとなっている。
【0017】
また,炭素イオン注入領域の結晶回復が不完全であることにより,接合リーク異常等のトランジスタ特性劣化が生じている。
【0018】
ここで,炭素イオン注入後のアモルファスSi層の結晶回復のためには,モノマーイオン注入よりも,ドーズレートを低減しセルフアニーリングを抑制可能な炭素クラスターイオン注入が有効であると考えられる。
【0019】
しかし,格子置換位置の高い炭素濃度を達成しつつ,完全な結晶回復を実現する炭素活性化手法はない。すなわち,既述のような従来技術では,n型FETの動作性能を向上させることができていない。」

ウ 「【0027】
次に,露出したp型のウェル拡散層領域103に,炭素クラスターイオンを,炭素のピーク濃度が2%以上となる条件でイオン注入技術により打ち込む。すなわち,該素子領域のうちゲート電極105を挟むソース/ドレイン・コンタクト領域となる領域に,炭素クラスターイオンをイオン注入することにより,ソース/ドレイン・コンタクト領域となる該領域を非晶質化する。なお,該炭素クラスターイオンは,C_(7)H_(7)またはC_(5)H_(5)の少なくとも何れか一方である。
【0028】
さらに,非晶質化された該領域に,n型の不純物として砒素および燐のうち少なくとも一つを1×10^(15)cm^(-2)以上のドーズ量でイオン注入技術により打ち込む。
【0029】
これにより,露出したシリコン基板101表面にn型のソース/ドレイン・コンタクト領域となる不純物注入層108を形成する(図5)。
……(中略)……
【0034】
次に,Xeフラッシュランプアニールによる高温極短時間熱処理を行う。このXeフラッシュランプアニールにより,シリコン基板101の基板表面温度が1200℃?140
0℃の範囲に制御される。この処理時間は0.2m秒?2.0m秒である。
【0035】
これにより,n型のソース/ドレイン・コンタクト領域となる不純物注入層108中の炭素および不純物を活性化するとともに,n型のソース/ドレイン・エクステンション領域となる不純物注入層110中の炭素および不純物を活性化する。
【0036】
次に,シリコン窒化膜を堆積し,このシリコン窒化膜をRIE等により異方性エッチングする。これにより,シリコン窒化膜側壁111を形成する。その後,シリサイド技術により,ソース/ドレイン・コンタクト領域(不純物注入層)108の表面および多結晶ゲート電極105の表面に,ニッケルモノシリサイド(NiSi)膜112a,112bを形成する(図7)。
【0037】
次に,層間絶縁膜114をシリコン基板101上に形成する。さらに,この層間絶縁膜114中に,ニッケルモノシリサイド(NiSi)膜112a,112bに接続する配線層を形成する。これにより,トランジスタ素子である半導体装置100が完成する(図8)。
【0038】
このように,ソース/ドレイン・コンタクト領域108に,炭素クラスターイオン注入技術により,高濃度の炭素を打ち込み,非晶質化させる。これにより,該イオン注入時のセルフアニーリングが抑制され,後の熱処理により良好な結晶回復を達成できる。
【0039】
さらに,砒素や燐を炭素クラスターイオン注入の前後どちらか少なくとも一方にイオン注入技術により打ち込む。これにより,後述のように,炭素によるシリコン再結晶化(固相成長)速度の低下を補うことができる。
【0040】
さらに,炭素ならびに砒素や燐の活性化を高温極短時間熱処理で行う。これにより,結晶構造はシリコンと同様な極めて良好な結晶性を有し,格子置換位置の炭素濃度が高い歪み炭素添加シリコン結晶を,ソース/ドレイン・コンタクト領域に形成できる。
【0041】
結果として,n型FETのチャネル領域に引張応力が印加され,チャネル部分を流れるキャリア(電子)の移動度を増大させることが可能となる。すなわち,高性能なn型FETを得ることが可能となる。」

エ 「【0052】
ここで,図11は,炭素クラスターイオン(C_(7)H_(7))がイオン注入されたシリコン(100)基板の深さと,熱処理後の炭素濃度と,の関係を示す図である。なお,図11においては,Xeフラッシュランプアニールによりシリコン(100)基板の基板表面温度を,0.8m秒間,1250℃に制御することにより,シリコン(100)基板を熱処理した。
【0053】
図11に示すように,炭素クラスターイオンを注入したSi(100)基板を,Xeフラッシュランプアニールで熱処理することにより,深さ20nm?30nm近傍で,炭素濃度がピーク値(2×10^(21)cm^(-3))になっている。この炭素濃度がピーク値に到達している領域は,シリコン固相成長が止まっている領域であり,積層欠陥,双晶などの結晶欠陥が多数形成されている。なお,基板表面温度1350℃,処理時間0.8msecのレーザーアニールでも同様の結果が得られた。
【0054】
ここで,図12は,500℃の窒素雰囲気中における,(100)単結晶シリコン基板の固相成長速度の不純物濃度依存性を示す図である。
【0055】
図12に示すように,炭素は(100)単結晶シリコンの固相成長速度を減少させる。これにより,上述のように,固相成長が停止し,欠陥が生成される現象が現れる。
【0056】
一方,n型ドーパントとして用いることが可能な砒素または燐は,(100)単結晶シリコンの固相成長速度が増加する。
【0057】
そこで,n型ドーパントとして用いることが可能な砒素または燐を,炭素クラスターイオンを注入した領域にイオン注入する。さらに,Xeフラッシュランプアニールやレーザーアニールで達成される極めて熱非平衡である高温極短時間の熱処理により,炭素を活性化する。これにより,格子置換位置の高い炭素濃度を達成しつつ,結晶回復を行うことが可能となる。
【0058】
以上のように,本実施例に係る半導体装置の製造方法によれば,動作速度を向上させたn型FETを形成することができる」

オ 「炭素クラスターイオン(C_(7)H_(7))がイオン注入されたシリコン(100)基板の深さと,熱処理後の炭素濃度と,の関係を示す図」(段落【0014】)を示す図11には,炭素濃度のピーク値は2×10^(21)atom/cm^(2)であり,半値幅(炭素濃度1×10^(21)atom/cm^(2)における炭素濃度プロファイルの幅)は約30nmであることが記載されている。

(2)引用例6に記載された技術事項
ア 第4の6(1)ア?ウから,引用例6には,次の技術事項が記載されていると認められる。
「シリコンを主成分とする半導体基板の素子領域のうちゲート電極を挟むソース/ドレイン・コンタクト領域となる領域に炭素クラスターイオンを注入して非晶質化し,非晶質化された該領域にn型の不純物として砒素および燐のうち少なくとも一つをイオン注入した後に,Xeフラッシュランプアニールによる高温極短時間熱処理を行うことで注入した炭素及びn型の不純物を活性化することで,極めて良好な結晶性を有し,格子置換位置の炭素濃度が高い歪み炭素添加シリコン結晶を前記ソース/ドレイン・コンタクト領域に形成することで,
チャネル領域に引張応力が印加され,チャネル部分を流れるキャリアの移動度を増大させることが可能な,高性能なn型FETの製造方法。」

イ また,第4の6(1)エ?オから,引用例6には,次の技術事項が記載されている。
「炭素クラスターイオン(C_(7)H_(7))がイオン注入されたシリコン(100)基板をXeフラッシュランプアニールで熱処理すると,炭素濃度のピーク値が2×10^(21)cm^(-3)であり,半値幅は約30nmである炭素濃度プロファイルが得られるが,前記炭素濃度がピーク値に到達している領域には積層欠陥,双晶などの結晶欠陥が多数形成されているところ,
前記炭素クラスターイオンを注入した領域に,(100)単結晶シリコンの固相成長速度を増加させるn型ドーパントとして砒素または燐をイオン注入すると,高温極短時間の熱処理により炭素を活性化でき,格子置換位置の高い炭素濃度を達成しつつ,結晶回復を行うことが可能となること。」

7 引用例7について
(1)引用例7の記載事項
原査定において周知技術を示す文献として例示された国際公開第2011/125305号(以下「引用例7」という。)には,「シリコンエピタキシャルウエーハ,シリコンエピタキシャルウエーハの製造方法,及び半導体素子又は集積回路の製造方法」(発明の名称)について,図1?図10とともに次の事項が記載されている。
ア 「[0068] 図10に,シリコン基板に炭素イオンを注入し熱処理をする前と後の炭素濃度プロファイルの変化を示す。図10に示した熱処理後の炭素濃度プロファイルは,単純なガウス形の拡散プロファイルになっていないことがわかる。このように,炭素イオンの拡散も空孔型拡散と格子間型拡散の両方の機構でおこると考えられる。そのため,炭素イオンを高濃度でシリコン基板に注入することにより,シリコン基板からエピタキシャル層へのドーパント(リン,ボロン)の浮き上がり現象をエピタキシャル成長工程と素子製造工程において抑制することが可能となる。結果として,縦型トランジスタのオン抵抗低減,リーク電流の低減が実現できるようになる。
[0069] また,一方で炭素イオンを1×10^(15)atoms/cm^(2)前後のドーズ量でイオン注入すると,その領域が強力なゲッタリングサイトとなることが知られている。そのため,上記の炭素イオン注入されたエピタキシャル層-シリコン基板領域は,安定かつ強力なゲッタリングサイトにもなり,この手法を用いたデバイスの歩留まり,電気特性の向上にも寄与するという副次的な効果も当然期待される。」

イ 「[0090] ここで,炭素イオンをシリコン基板表面に注入したときの注入エネルギーと形成される炭素濃度分布の関係を図7に示す。このように,注入エネルギーが低いほどシリコン基板表面近傍に炭素イオン注入層を形成することができる。」

ウ 「実施例
[0110] 以下,実施例及び比較例を示して本発明をより具体的に説明するが,本発明はこれらに限定されるものではない。
[0111] (実施例1)
直径200mm,赤燐ドープ,抵抗率が1.2mΩcmのCZ単結晶からエピタキシャル用のシリコン基板を作製した。
そして裏面側に300nmの厚さのCVD酸化膜を形成した。
[0112] その後,このシリコン基板に大電流イオン注入装置を用いて炭素イオンの注入を行った。具体的には,シリコン基板のイオン注入を行う表面にはパッド酸化膜を形成せずに,5°のチルティングでチャネリング対策を行った。加速電圧を60keV,ドーズ量を1.0×10^(15)atoms/cm^(2)とした。
そしてイオン注入後に,RTA装置を用いて回復熱処理を行った。この熱処理条件は,昇温速度30℃/sec,窒素雰囲気1200℃,30秒とした。
[0113] その後,基板洗浄を実施し,エピタキシャル成長を行った。このエピタキシャル成長は,枚葉式反応機を用い,トリクロロシランをシリコンソースに用いて1150℃で厚さ5μmのエピタキシャル層を形成した。
形成したエピタキシャル層の厚さを赤外線の干渉法で調べた結果,5.0?5.2μmの範囲であった。また,エピタキシャル層の抵抗率はショットキーダイオードによるCV法により測定した結果,ウエーハ中央で10.0Ωcmであった。
[0114] 作製したエピタキシャルウエーハについて,以下に示す様な評価を行った。
作製したエピタキシャルウエーハのエピタキシャル層の欠陥を,プレファレンシャルエッチングで評価した。
また,プレファレンシャルエッチングを行ったウエーハについて,オートドープの影響を比較的強く受ける外周10?20mmの位置からそれぞれチップを切り出し,それぞれ角度研摩を行い,スプレデイングレジスタンスによりドーパントプロファイルを測定した。ここでスプレデイングレジスタンスは補正データで抵抗値から不純物濃度に換算した。その結果を図3に示した。なお,エピタキシャル層の厚さはプレファレンシャルエッチングでエッチングした分,約1.0μm薄くなっている。」

エ 「請求の範囲
[請求項1] シリコン基板にエピタキシャル層が形成されたシリコンエピタキシャルウエーハであって,
前記シリコン基板は,リンまたはボロンが2.0×10^(19)atoms/cm^(3)以上の濃度でドープされており,かつ少なくとも裏面側にCVD酸化膜が形成され,表面から炭素イオンが注入されたことによる炭素イオン注入層が形成されたものであり,
該炭素イオン注入層が形成された前記シリコン基板の表面に前記エピタキシャル層が形成されたものであることを特徴とするシリコンエピタキシャルウエーハ。

[請求項2] 前記炭素イオン注入層は,炭素イオンが3.0×10^(14)atoms/cm^(2)以上のドーズ量で注入されたものであることを特徴とする請求項1に記載のシリコンエピタキシャルウエーハ。」

オ 図7は,炭素イオンの注入エネルギーと深さ方向の炭素濃度分布(ドーズ量:1×10^(15)atoms/cm^(2))を示す図であって,同図には,炭素イオンを注入したときの炭素濃度分布が示されており,注入エネルギーが低いほどシリコン基板表面に近い位置にピークを有することが記載されている。
また,図10は,熱処理前と1100℃で1時間熱処理した後の本発明のエピタキシャルウエーハのエピタキシャル層-シリコン基板界面付近の炭素濃度分布(SIMS)の変化を示す図であって,同図には,シリコン基板に炭素イオンを注入し熱処理をした後の炭素濃度プロファイルは,シリコン基板とエピタキシャル層の界面のややシリコン基板側にピークを有することが記載されている。

(2)引用例7に記載された技術事項
ア 第4の7(1)ウには,次の技術事項が記載されている。
「シリコン基板に炭素イオンの注入を行った後,昇温速度30℃/sec,窒素雰囲気1200℃,30秒の熱処理条件で回復熱処理を行い,その後,エピタキシャル成長を行ったこと。」
また,第4の7(1)アには,次の技術事項が記載されている。
「シリコン基板に炭素イオンを注入し熱処理をした後の炭素濃度プロファイルは単純なガウス形の拡散プロファイルになっていないものの,上記の炭素イオン注入されたエピタキシャル層-シリコン基板領域は,安定かつ強力なゲッタリングサイトになること。」

8 引用例8について
(1)引用例8の記載事項
原査定において周知技術を示す文献として例示された刊行物である特開2001-177086号公報(以下「引用例8」という。)には,「撮像素子及びその製造方法」(発明の名称)について,図1?図4とともに次の事項が記載されている。
ア 「【0012】次に,図1に示すように,CCD固体撮像素子100の内部には,基板110の深層部に第1ゲッタ層120が基板全面にわたって設けられ,この第1ゲッタ層120の上層に第1エピタキシャル成長層130が基板全面にわたって設けられている。また,この第1エピタキシャル成長層130の上層であって,素子分離領域100Bから基板分断部100Cにわたる領域に第2ゲッタ層140が設けられている。さらに,第1エピタキシャル成長層130及び第2ゲッタ層140の上層に第2エピタキシャル成長層150が設けられている。
【0013】このようなCCD撮像素子100では,エピタキシャル成長基板110内の第1,第2エピタキシャル成長層130,150の中間に第2ゲッタ層140を有することから,この第2ゲッタ層140が撮像領域のフォトセンサ部の近い位置に配置される。また,この第2ゲッタ層140を撮像領域100Aの周辺領域,すなわち素子分離領域100Bから基板分断部100Cかけて形成されたことから,撮像領域の素子構造には影響を与えることなく,第2ゲッタ層140を設けることができる。したがって,フォトセンサ部に影響する重金属類のゲッタリングを容易に行うことができ,重金属類による白キズの発生を有効に抑制することができる。なお,第1ゲッタ層120によるゲッタリングの作用は従来と同様である。」

9 引用例9について
原査定において周知技術を示す文献として例示された国際公開第2010/016457号(以下「引用例9」という。)には,「半導体装置の製造方法」(発明の名称)について,図1A?図4Fとともに次の事項が記載されている。
ア 「[0022] 本例の製造方法では,まずCZ法により育成されたシリコン単結晶にスライス,研削,エッチング,鏡面研磨等の処理を施し,シリコン単結晶基板1を得る。シリコン単結晶基板1の直径や厚さは特に限定されないが,固溶度から初期格子間酸素濃度は2.7×10^(18)atoms/cc(ASTM F-121,1979)以下に限定される。
[0023] 次いで,上記シリコン単結晶基板1をイオン注入装置にセットし,図1Aに示すようにシリコン単結晶基板1の一方の表面(同図の上面)に炭素イオンをイオン注入し,図1Bに示すようにシリコン単結晶基板1の表面近傍に非キャリア性ドーパントを含む第1の層2を形成する。
……(中略)……
[0026] また,非キャリア性ドーパントを含む第1の層2の深さは特に限定されないが,シリコン単結晶基板1に存在する酸素の捕獲機能を考慮すると,できる限りシリコン単結晶基板1の表面近傍に形成することがより好ましい。
[0027] 次いで,非キャリア性ドーパントを含む第1の層2が形成されたシリコン単結晶基板1を気相成長装置にセットし,図1Cに示すようにシリコン単結晶基板1の表面にシリコンエピタキシャル層3を形成する。
……(中略)……
[0029] 次いで,上記シリコンエピタキシャル層3が形成されたシリコン単結晶基板1をイオン注入装置にセットし,図1Dに示すようにシリコンエピタキシャル層3の表面(同図の上面)に炭素イオンをイオン注入し,図1Eに示すようにシリコンエピタキシャル層3に非キャリア性ドーパントを含む第2の層4を形成する。
[0030] この炭素イオンの注入は,加速エネルギが1?2000keV,ピーク密度が10^(15)?10^(22)atoms/cc,表面からの深さが0.01~2μmの条件ですることができる。
[0031] また,イオン注入されるイオンは炭素以外にも非キャリア性を有するドーパントであればよく,Si,Ge,Sn,Pb,He,Ne,Ar,Kr,Xeなども用いることができる。特に上述した非キャリア性ドーパントを含む第1の層2とは異なり,本例の非キャリア性ドーパントを含む第2の層4は,デバイスプロセスにおける金属不純物を捕獲する機能を司ることから,当該金属不純物と結合し易いドーパントを用いることがより好ましい。
[0032] また,非キャリア性ドーパントを含む第2の層4の深さは特に限定されないが,金属不純物の捕獲機能を考慮すると,デバイス活性領域より深い位置であって当該デバイス活性領域の近傍に形成することがより好ましい。
[0033] 以上の工程により,シリコン単結晶基板1に非キャリア性ドーパントを含む第1の層2が形成され,シリコンエピタキシャル層3に非キャリア性ドーパントを含む第2の層4が形成されたウェーハが得られる。
[0034] このウェーハによれば,上述した気相成長工程の熱処理やその後のデバイス工程の熱処理によって,シリコン単結晶基板1に存在する酸素は外方拡散しようとするが,図1Eに矢印で示すように,非キャリア性ドーパントを含む第1の層2よりも裏面側に存在する酸素は非キャリア性ドーパントを含む第1の層2により発生している歪に引き寄せられて炭素と結合する。
[0035] これにより非キャリア性ドーパントを含む第1の層2の歪みは緩和され金属不純物の捕獲機能は低下するものの,シリコンエピタキシャル層3に形成された非キャリア性ドーパントを含む第2の層4にはごく少数の酸素が捕獲されるだけであるため(非キャリア性ドーパントを含む第1の層2よりシリコン単結晶基板1の表面側の領域に存在する酸素が捕獲される),当該非キャリア性ドーパントを含む第2の層4の金属不純物の捕獲機能の低下を抑制することができる。
[0036] また,シリコン単結晶基板1の初期酸素濃度が高くても非キャリア性ドーパントを含む第1の層2により酸素を捕獲でき,非キャリア性ドーパントを含む第2の層4がゲッタリング機能を発揮するので,初期酸素濃度が低いシリコン単結晶を用いなくても高いゲッタリング能力を有するウェーハを得ることができる。」

10 引用例10について
原査定において周知技術を示す文献として例示された刊行物である特開2011-151318号公報(以下「引用例10」という。)には,「半導体装置およびその製造方法」(発明の名称)について,図1?図7とともに次の事項が記載されている。
ア 「【0031】
次に,本実施の形態における半導体装置100の製造手順を説明する。図2および図3は,本実施の形態における半導体装置の製造手順を示す工程断面図である。
まず,基板1に素子分離絶縁膜2を形成する。素子分離絶縁膜2は,たとえば,フィールド酸化膜とすることができる。つづいて,基板1上にゲート絶縁膜3を形成する。次いで,ゲート絶縁膜3上にゲート電極4を形成する。その後,ゲート電極4およびゲート絶縁膜3をマスクとして,イオン注入により基板1表面に不純物をドーピングし,ソース・ドレイン拡張領域5を形成する。つづいて,CVD(化学気相成長:Chemical Vapor Deposition)法でたとえばシリコン酸化膜等の絶縁膜を全面に堆積し,異方性エッチングにより,ゲート絶縁膜3およびゲート電極4の側壁に,サイドウォールスペーサ6を形成する。これにより,図2(a)に示した構成の半導体装置100が得られる。
【0032】
次いで,ゲート電極4およびサイドウォールスペーサ6をマスクとして,イオン注入により基板1表面に不純物をドーピングし,熱処理によって活性化して,深いソース・ドレイン領域7を形成する(図2(b))。
【0033】
この後,ゲート電極4およびサイドウォールスペーサ6をマスクに用いて,異方性のエッチングにより,ソース・ドレイン領域7を部分的にエッチングし,掘り込み領域11を形成する(図2(c))。ここで,掘り込み領域11は,基板1とソース・ドレイン領域7とのPN接合に達しないように形成する。つまり,掘り込み領域11は,基板1が露出しないように形成することができ,掘り込み領域11の底部および側面にソース・ドレイン領域7が露出するようにする。
【0034】
つづいて,掘り込み領域11の底部に露出したソース・ドレイン領域7表面に,不純物を浅くイオン注入して熱処理を加え,シリサイド層14を構成する金属元素のゲッタリングサイトとして機能するゲッタリング層12を形成する(図3(a))。ゲッタリング層12は,基板1とソース・ドレイン領域7とのPN接合に達しないように形成する。また,この際,ゲッタリング層12の表面にアモルファス層が残留しないように熱処理を行う。これにより,後の埋め戻し工程におけるシリコンの選択成長を容易に行うことができる。
【0035】
本実施の形態において,イオン注入する不純物は,当該不純物を半導体中にイオン注入することにより,シリサイド層14を構成する金属元素のゲッタリングサイトとして機能する領域が形成される元素とすることができる。イオン注入する不純物は,たとえばカーボン,酸素,窒素,フッ素,または希ガス元素の少なくとも一つを含む構成とすることができる。
【0036】
本実施の形態において,イオン注入する不純物は,たとえばカーボンとすることができる。カーボンは,シリコン中でいくつかの形態のSi-Cクラスタを形成し,このSi-Cクラスタが歪み場を誘起して金属元素をゲッタリングすることができる。また,カーボンは,シングルカーボンイオンとすることもできるが,シングルカーボンイオンではなく,クラスタカーボンイオンとすることもできる。クラスタカーボンイオンとしては,たとえば,C_(7)H_(7),C_(14)H_(14),C_(16)H_(10)等とすることができる。クラスタカーボンを用いることにより,不純物を浅く注入することができ,ゲッタリング層12が,基板1とソース・ドレイン領域7とのPN接合に達しないように形成しやすくすることができる。
【0037】
つづいて,ソース・ドレイン拡張領域5およびソース・ドレイン領域7と同導電型の不純物をドーピングしながら,選択成長法により掘り込み領域11上に結晶層を形成して,せり上げソース・ドレイン領域13を形成する(図3(b))。
【0038】
次いで,基板1上の全面に金属層を形成し,熱処理によって,当該金属層がシリコンと接している部分で金属層の金属元素とシリコンとを反応させ,シリサイド層14を形成する。その後,未反応の金属層を除去する(図3(c))。ここで,金属層は,ニッケル層とすることができる。この場合,シリサイド層14は,ニッケルシリサイドとすることができる。本実施の形態において,シリサイド層14は,ゲッタリング層12と接しないように形成される。
……(中略)……
【0041】
本実施の形態において,シリサイド層14とゲッタリング層12とが離れて形成されている。そのため,シリサイド層14を形成する際に,ゲッタリング層12の存在がシリサイド層14に影響を与えることがない。これにより,シリサイド層14を良好に接続することができ,シリサイド層14と半導体電極10との界面抵抗を低く保つことができる。
【0042】
また,ゲッタリング層12の存在がシリサイド層14に影響を与えないため,シリサイド層14のでき栄えを気にすることなく,ゲッタリング層12の形成条件を選択することができる。
【0043】
さらに,シリサイド層14を形成する際に,ゲッタリング層12が形成されているため,シリサイド層14またはこれを形成するための金属層からの金属元素の拡散を抑制し,リーク電流および寄生抵抗を小さくすることができる。」


第5 対比・判断
A 引用例1を主引例としたときの検討
1 本願発明1について
(1)対比
本願発明1と引用発明1とを対比すると,次のことがいえる。
ア 引用発明1の「シリコン基板11の表面に1層目のエピタキシャル膜12を形成するステップ」は,本願発明1の「半導体ウェーハ上に第1エピタキシャル層を形成する工程」に相当する。

イ 引用発明1の「前記エピタキシャル膜12の表面に2層目のエピタキシャル膜13を形成するステップ」は,本願発明1の「該第1エピタキシャル層上に第2エピタキシャル層を形成する工程」に相当する。

ウ 引用発明1の「前記エピタキシャル膜12,13を形成する前に,前記シリコン基板11に対してダメージ層形成のためのイオン注入を,1×10^(13)atoms/cm^(2)以上5×10^(15)atoms/cm^(2)のドーズ量で行うステップ」において,「ダメージ層形成のためのイオン」種が「イオン注入」された「前記シリコン基板11」中に固溶するかどうかは引用例1には記載されていないが,少なくとも,「前記シリコン基板11」中に,前記「イオン」種が「注入」された層が形成されることは明らかである。
したがって,引用発明1の「前記エピタキシャル膜12,13を形成する前に,前記シリコン基板11に対してダメージ層形成のためのイオン注入を,1×10^(13)atoms/cm^(2)以上5×10^(15)atoms/cm^(2)のドーズ量で行うステップ」と,本願発明1の「前記半導体ウェーハ表面または前記第1エピタキシャル層表面に,炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面または第1エピタキシャル層表面に,炭素が固溶した改質層を形成する工程」とは,「前記半導体ウェーハ表面」に,「イオンを照射して,該半導体ウェーハ表面」に「照射」された「イオン」種が注入された「層を形成する工程」である点で共通する。

エ そして,引用発明1の「シリコンウエーハの製造方法」は,以下に挙げる相違点を除き,本願発明1の「半導体エピタキシャルウェーハの製造方法」に相当する。

オ したがって,本願発明1と引用発明1との間には,次の一致点,相違点があるといえる。

(一致点)
「半導体ウェーハ上に第1エピタキシャル層を形成する工程と,
該第1エピタキシャル層上に第2エピタキシャル層を形成する工程と,
を有する半導体エピタキシャルウェーハの製造方法であって,
前記半導体ウェーハ表面に,イオンを照射して,該半導体ウェーハ表面に,照射されたイオン種が注入された層を形成する工程をさらに有することを特徴とする半導体エピタキシャルウェーハの製造方法。」

(相違点)
(相違点1)本願発明1は「前記半導体ウェーハ表面」に,「炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面」に,「炭素が固溶した改質層を形成する」のに対し,引用発明1は「前記エピタキシャル膜12,13を形成する前に,前記シリコン基板11に対してダメージ層形成のためのイオン注入を,1×10^(13)atoms/cm^(2)以上5×10^(15)atoms/cm^(2)のドーズ量で行う」点。
(相違点2)本願発明1は「前記第1エピタキシャル層中のドーパント元素のピーク濃度は,前記第2エピタキシャル層中のドーパント元素のピーク濃度よりも高い」のに対して,引用発明1は「前記エピタキシャル膜12の比抵抗が0.002Ω・cm以上200Ω・cm以下となるよう調整され」,「前記2層目のエピタキシャル膜13」は「比抵抗が1Ω・cm以上200Ω・cm程度以下となるよう調整される」ものの,「前記エピタキシャル膜12」及び「前記2層目のエピタキシャル膜13」中のドーパント元素のピーク濃度は不明である点。

(2)相違点についての判断
上記各相違点のうち,相違点1について検討する。
ア 第4の3(2)アで示したように,引用例3には,「集積回路中のPMOSトランジスタ構造の製造」過程において,「P型の深いソース/ドレイン領域中へのかなり深い炭素インプラント」を「ホウ素」の「ドープを実施する前に,C_(7)H_(7)^(+)のようなクラスター炭素インプラントにより,炭素1個あたり約10keV,1E15/cm^(2)?5E15/cm^(2)というドーズ量で実施」すると,「Si格子の置換部位を炭素に占有」すなわちSi中に「炭素」が固溶した「Si_(x)C_(y)材料」層を形成でき,これにより,「炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散を低減させる」とともに,「NMOSトランジスタの移動度を改善する引張応力をチャネルに作り出す」ことが記載されている。

イ これに対して,引用発明1は,第4の1(1)アで摘記したように,「マルチチップパッケージ(MCP)に搭載される半導体デバイス用として好適なシリコンウェーハ及びその製造方法に関する」もの,すなわち,「半導体デバイス」を形成する土台となる「シリコンウェーハの製造方法」についてのものであり,「前記シリコン基板11に対してダメージ層形成のためのイオン注入」をする際にトランジスタを「前記シリコン基板11」に作り込むことは,引用例1には,記載も示唆もされていない。
また,引用発明1の「1×10^(13)atoms/cm^(2)以上5×10^(15)atoms/cm^(2)のドーズ量」で行う「イオン注入」は,「前記シリコン基板11」に該「イオン注入」による「ダメージ層」を「形成」するのものためにすぎず,当該「ダメージ層」において「注入」された「イオン」種が固溶していることは,引用例1には何ら記載されていない。
加えて,引用例3に記載された技術は,「ホウ素」の「ドープを実施する前」に「P型の深いソース/ドレイン領域中へのかなり深い炭素インプラント」をすることで,「炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散を低減させる」ものであり,相違点1に係る本願発明1の「前記半導体ウェーハ表面」に「炭素を含むクラスターイオンを照射」するという構成を備えていない。そして,引用例3に記載された技術は「P型の深いソース/ドレイン領域中へのかなり深い炭素インプラント」をして当該「P型の深いソース/ドレイン領域中」の「かなり深い」位置に「Si_(x)C_(y)材料」層を形成することで「炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散を低減させる」ものであるから,当該引用例3に記載された技術を引用発明1に適用するにあたり,炭素が固溶した層である前記「Si_(x)C_(y)材料」層を前記「ソース/ドレイン領域」表面に設けることには阻害要因があるといえる。
さらに,引用例1には,第4の1(1)エで摘記したように,「ダメージ層の形成に用いられるイオン種は,p型ドーパントとして用いられるイオン種,n型ドーパントとして用いられるイオン種,さらには,非ドーパントイオンから選択することができる。p型ドーパントとして用いられるイオン種としては,ボロンを選択することが好ましい。さらに,非ドーパントとしては,ヘリウム,アルゴン,フッ素,酸素,窒素,炭素,シリコン又はゲルマニウムを選択することが好ましい」(段落【0035】)という記載があるが,記載されたイオン種はすべてモノマーイオンであると認められ,これらの中から,特に炭素を選択するとともに,これを「炭素を含むクラスターイオン」とする動機付けが見出せない。

ウ 以上から,引用例3に記載された技術は「ソース/ドレイン領域中」に「ゲッタリング」層を形成することができるものであるが,引用発明1には,当該引用例3に記載された技術を適用する動機付けがあるとは認められず,仮に適用できたとしても,相違点1に係る構成を得ることができるとは認められない。
したがって,当業者といえども,引用発明1に引用例3に記載された技術を適用すること,さらに,これにより相違点1に係る構成を得ることを容易に想到できたとは認められない。

エ そして,引用例2,引用例4,引用例5,及び,原査定において周知技術を示す文献として例示された引用例7ないし9には,第4の2,第4の4,第4の5,第4の7ないし9で摘記したように,相違点1に係る本願発明1の構成は記載も示唆もされていない。
また,原査定において周知技術を示す文献として例示された引用例6及び10には,炭素を含むクラスターイオンを照射して,炭素が固溶してチャネル領域に引張応力を印加する層,あるいは,ゲッタリング層を形成することは記載されている。しかし,これらの文献に記載された技術は,いずれも引用例3と同様に,集積回路中のトランジスタ構造の製造過程においてクラスターイオンを照射する技術に関するものであり,上記イ及びウで検討したように,引用発明1に適用する動機付けがあるとは認められず,仮に適用できたとしても,相違点1に係る構成を得ることができるとは認められない。

オ これに対して,本願発明1は,相違点1に係る構成を備えることで,「クラスターは複数の原子または分子の集合体であるため,1原子または1分子あたりのエネルギーを小さくして打ち込むことができ,半導体ウェーハの結晶へ与えるダメージは小さい」(本願明細書の段落【0057】)ものとなり,「クラスターイオンを構成する元素の析出領域を局所的かつ高濃度にすることができ,その結果,上記半値幅Wを100nm以下とすることが可能となった」(同段落【0062】)ため,「照射する元素は少なくとも炭素を含むものとすれば,改質層18のゲッタリング能力を確実に得ることができる。格子位置の炭素原子は共有結合半径がシリコン単結晶と比較して小さいため,シリコン結晶格子の収縮場が形成されるため,格子間の不純物を引き付けるゲッタリング能力が高い。」(同段落【0047】)という,本願明細書に記載された格別の効果を奏するものである。

カ よって,本願発明1は,相違点2について検討するまでもなく,引用例2ないし10に記載された技術を参照しても,引用発明1に基づいて当業者が容易に発明をすることができたとはいえない。

2 本願発明2ないし6について
本願発明2ないし6は,本願発明1の記載を引用しており,本願発明1をさらに限定した発明である。
したがって,本願発明1と同じ理由により,本願発明2ないし6は,引用例2ないし10に記載された技術を参照しても,引用発明1に基づいて当業者が容易に発明をすることができたとはいえない。

3 本願発明7について
本願発明7は,本願発明1に対応する「半導体エピタキシャルウェーハ」の発明であり,相違点1に係る本願発明1の「前記半導体ウェーハ表面または前記第1エピタキシャル層表面に,炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面または第1エピタキシャル層表面に,炭素が固溶した改質層を形成する」という構成に,「クラスターイオンを照射」という特定はないものの,対応する「前記半導体ウェーハの表面または前記第1エピタキシャル層の表面に形成された,炭素が固溶してなる改質層」という構成を備えるものである。
したがって,本願発明7は,引用例2ないし10に記載された技術を参照しても,引用発明2に基づいて当業者が容易に発明をすることができたとはいえない。

4 本願発明8ないし12について
本願発明8ないし12は,本願発明7の記載を引用しており,本願発明7をさらに限定した発明である。
したがって,本願発明7と同じ理由により,本願発明8ないし12は,引用例2ないし10に記載された技術を参照しても,引用発明2に基づいて当業者が容易に発明をすることができたとはいえない。

5 本願発明13について
本願発明13は,本願発明1又は本願発明7の記載を引用しており,本願発明1又は本願発明7をさらに限定した発明である。
したがって,本願発明1又は本願発明7と同じ理由により,本願発明13は,引用例2ないし10に記載された技術を参照しても,引用発明1又は引用発明2に基づいて当業者が容易に発明をすることができたとはいえない。

B 引用例2を主引例としたときの検討
1 本願発明1について
(1)対比
本願発明1と引用発明3とを対比すると,次のことがいえる。
ア 引用発明3の「第一層2」は「気相成長法」により「形成」されるから,エピタキシャル層であると認められる。
したがって,引用発明3の「ドーパント濃度が1×10^(16)atoms/cm^(3)以下のシリコン基板1上に,気相成長法により,ドーパント濃度が1×10^(18)atoms/cm^(3)以上である第一層2を形成する工程」は,本願発明1の「半導体ウェーハ上に第1エピタキシャル層を形成する工程」に相当する。

イ 引用発明3の「第二層3」も「気相成長法」により「形成」されるから,エピタキシャル層であると認められる。
したがって,引用発明3の「前記第一層2上に気相成長法により,ドーパント濃度が1×10^(16)atoms/cm^(3)以下であるエピタキシャル層である第二層3を形成する工程」は,本願発明1の「該第1エピタキシャル層上に第2エピタキシャル層を形成する工程」に相当する。

ウ 引用発明3において,「第一層2」の「ドーパント濃度が1×10^(18)atoms/cm^(3)以上」であり,「第二層3」の「ドーパント濃度が1×10^(16)atoms/cm^(3)以下である」ことと,本願発明1の「前記第1エピタキシャル層中のドーパント元素のピーク濃度は,前記第2エピタキシャル層中のドーパント元素のピーク濃度よりも高い」こととは,「前記第1エピタキシャル層中のドーパント元素」の「濃度は,前記第2エピタキシャル層中のドーパント元素」の「濃度よりも高い」点で共通する。

ウ そして,引用発明3の「シリコン基板の製造方法」は,以下に挙げる相違点を除き,本願発明1の「半導体エピタキシャルウェーハの製造方法」に相当する。

エ したがって,本願発明1と引用発明3との間には,次の一致点,相違点があるといえる。

(一致点)
「半導体ウェーハ上に第1エピタキシャル層を形成する工程と,
該第1エピタキシャル層上に第2エピタキシャル層を形成する工程と,
を有する半導体エピタキシャルウェーハの製造方法であって,
前記第1エピタキシャル層中のドーパント元素の濃度は,前記第2エピタキシャル層中のドーパント元素の濃度よりも高いことを特徴とする半導体エピタキシャルウェーハの製造方法。」

(相違点)
(相違点1)本願発明1は「前記半導体ウェーハ表面または前記第1エピタキシャル層表面に,炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面または第1エピタキシャル層表面に,炭素が固溶した改質層を形成する工程をさらに有」するのに対し,引用発明3はそのような構成を備えていない点。
(相違点2)本願発明1は「前記第1エピタキシャル層中のドーパント元素のピーク濃度は,前記第2エピタキシャル層中のドーパント元素のピーク濃度よりも高い」のに対して,引用発明3は「第一層2」の「ドーパント濃度が1×10^(18)atoms/cm^(3)以上」であり,「第二層3」の「ドーパント濃度が1×10^(16)atoms/cm^(3)以下である」ものの,前記「第一層2」及び「第二層3」における「ドーパント」のピーク「濃度」は不明である点。

(2)相違点についての判断
上記各相違点のうち,相違点1について検討する。
ア 第4の3(2)アで示したように,引用例3には,「集積回路中のPMOSトランジスタ構造の製造」過程において,「P型の深いソース/ドレイン領域中へのかなり深い炭素インプラント」を「ホウ素」の「ドープを実施する前に,C_(7)H_(7)^(+)のようなクラスター炭素インプラントにより,炭素1個あたり約10keV,1E15/cm^(2)?5E15/cm^(2)というドーズ量で実施」すると,「Si格子の置換部位を炭素に占有」すなわちSi中に「炭素」が固溶した「Si_(x)C_(y)材料」層を形成でき,これにより,「炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散を低減させる」とともに,「NMOSトランジスタの移動度を改善する引張応力をチャネルに作り出す」ことが記載されている。

イ 一方,引用発明3は,第4の2(1)イで摘記したように,「製造が容易で重金属のゲッタリング能が高く,熱的に安定し厚み制御が容易な無欠陥層(DZ層)を有し,不整合転位の発生による重金属ゲッタリング並びにオートドーピングの抑制効果を有する半導体シリコン基板とその製造方法」についてもの,すなわち,後に「半導体デバイス」を形成する土台となる「半導体シリコン基板」の「製造方法」についてのものであり,当該「シリコン基板」に対して半導体デバイスを形成する過程においての処理を先取りして行うことは,引用例2には,記載も示唆もされていない。

ウ また,引用例2には,相違点1に係る本願発明1の「前記半導体ウェーハ表面または前記第1エピタキシャル層表面に,炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面または第1エピタキシャル層表面に,炭素が固溶した改質層を形成する工程をさらに有」するという構成は,記載も示唆もされていない。
これに対し,引用例3に記載された技術は,上記アのとおり,「ホウ素」の「ドープを実施する前」に「P型の深いソース/ドレイン領域中へのかなり深い炭素インプラント」をすることで,その位置に「炭素」が固溶した「Si_(x)C_(y)材料」層を形成することで,「炭素原子による格子間欠陥のゲッタリングによりホウ素の拡散を低減させる」ものであり,相違点1に係る本願発明1の「前記半導体ウェーハ表面」に「イオンを照射」して「該半導体ウェーハ表面」に「炭素が固溶した改質層を形成する」という構成を備えていない。

エ そして,引用例2には,第4の2(1)エで摘記したように,「低コストで効率よく重金属をゲッタリングでき,かつDZ-IG処理工程を省略し,熱的に安定なDZ層でかつDZ層の厚さの制御が容易なDZ層の形成方法について種々検討した結果,ドーパント濃度が大きく異なる層を積層した2層構造又は3層構造を持ったシリコンウェーハとなすことにより,ドーパント濃度が大きく異なる層の界面に不整合転位や応力場が形成され,これらにより重金属をゲッタリングでき,さらに,エピタキシャル成長によりDZ層を形成しているので酸素析出が起こり難く,DZ層として高濃度ドープ層を用いているので,ラッチアップ対策としても非常に有効であることを知見し,この発明を完成した。」(段落【0013】)と記載されている。
すなわち,引用発明3は,「DZ-IG処理工程を省略」することを前提に種々検討した結果,「ドーパント濃度が大きく異なる層を積層した2層構造又は3層構造を持ったシリコンウェーハとなすことにより,ドーパント濃度が大きく異なる層の界面に不整合転位や応力場が形成され,これらにより重金属をゲッタリングでき」るという知見に基づいて完成されたものである。
そうすると,引用発明3において,「シリコン基板11」表面に炭素を含むクラスターイオンを照射して,炭素が固溶した改質層を形成することで,「シリコンウェーハ」の内部にゲッタリング効果を持たせるというイントリンシックゲッタリング(IG)の手法を採用することを,当業者が想起したとは,認められない。

オ 以上から,引用例3に記載された技術は「ソース/ドレイン領域中」に「ゲッタリング」層を形成するものではあるが,引用発明3には,当該引用例3に記載された技術を適用する動機付けがあるとは認められず,仮に適用できたとしても,相違点1に係る構成を得ることができるとは認められない。
したがって,当業者といえども,引用発明3に引用例3に記載された技術を適用すること,さらに,これにより相違点1に係る構成を得ることを容易に想到できたとは認められない。

カ そして,引用例1,引用例4,引用例5,及び,原査定において周知技術を示す文献として例示された引用例7ないし9には,第4の1,第4の4,第4の5,第4の7ないし9で摘記したように,相違点1に係る本願発明1の構成は記載も示唆もされていない。
また,原査定において周知技術を示す文献として例示された引用例6及び10には,炭素を含むクラスターイオンを照射して,炭素が固溶してチャネル領域に引張応力を印加する層,あるいは,ゲッタリング層を形成することは記載されている。しかし,これらの文献に記載された技術は,いずれも引用例3と同様に,集積回路中のトランジスタ構造の製造過程においてクラスターイオンを照射する技術に関するものであり,上記ア?ウで検討したように,引用発明3に適用する動機付けがあるとは認められず,仮に適用できたとしても,相違点1に係る構成を得ることができるとは認められない。

キ これに対して,本願発明1は,相違点1に係る構成を備えることで,「クラスターは複数の原子または分子の集合体であるため,1原子または1分子あたりのエネルギーを小さくして打ち込むことができ,半導体ウェーハの結晶へ与えるダメージは小さい」(本願明細書の段落【0057】)ものとなり,「クラスターイオンを構成する元素の析出領域を局所的かつ高濃度にすることができ,その結果,上記半値幅Wを100nm以下とすることが可能となった」(同段落【0062】)ため,「照射する元素は少なくとも炭素を含むものとすれば,改質層18のゲッタリング能力を確実に得ることができる。格子位置の炭素原子は共有結合半径がシリコン単結晶と比較して小さいため,シリコン結晶格子の収縮場が形成されるため,格子間の不純物を引き付けるゲッタリング能力が高い。」(同段落【0047】)という,本願明細書に記載された格別の効果を奏するものである。

ク よって,本願発明1は,相違点2について検討するまでもなく,引用例1及び引用例3ないし10に記載された技術を参照しても,引用発明3に基づいて当業者が容易に発明をすることができたとはいえない。

2 本願発明2ないし6について
本願発明2ないし6は,本願発明1の記載を引用しており,本願発明1をさらに限定した発明である。
したがって,本願発明1と同じ理由により,本願発明2ないし6は,引用例1及び引用例3ないし10に記載された技術を参照しても,引用発明3に基づいて当業者が容易に発明をすることができたとはいえない。

3 本願発明7について
本願発明7は,本願発明1に対応する「半導体エピタキシャルウェーハ」の発明であり,相違点1に係る本願発明1の「前記半導体ウェーハ表面または前記第1エピタキシャル層表面に,炭素を含むクラスターイオンを照射して,該半導体ウェーハ表面または第1エピタキシャル層表面に,炭素が固溶した改質層を形成する」という構成に,「クラスターイオンを照射」という特定はないものの,対応する「前記半導体ウェーハの表面または前記第1エピタキシャル層の表面に形成された,炭素が固溶してなる改質層」という構成を備えるものである。
したがって,本願発明7は,引用例1及び引用例3ないし10に記載された技術を参照しても,引用発明4に基づいて当業者が容易に発明をすることができたとはいえない。

4 本願発明8ないし12について
本願発明8ないし12は,本願発明7の記載を引用しており,本願発明7をさらに限定した発明である。
したがって,本願発明7と同じ理由により,本願発明8ないし12は,引用例1及び引用例3ないし10に記載された技術を参照しても,引用発明4に基づいて当業者が容易に発明をすることができたとはいえない。

5 本願発明13について
本願発明13は,本願発明1又は本願発明7の記載を引用しており,本願発明1又は本願発明7をさらに限定した発明である。
したがって,本願発明1又は本願発明7と同じ理由により,本願発明13は,引用例1及び引用例3ないし10に記載された技術を参照しても,引用発明3又は引用発明4に基づいて当業者が容易に発明をすることができたとはいえない。


第6 むすび
以上のとおり,本願発明1-13は,当業者が引用発明1ないし4,及び,引用例3ないし10に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-12-06 
出願番号 特願2012-249358(P2012-249358)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 桑原 清  
特許庁審判長 深沢 正志
特許庁審判官 加藤 浩一
鈴木 匡明
発明の名称 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法  
代理人 川原 敬祐  
代理人 杉村 憲司  
代理人 福井 敏夫  
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