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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G11C
審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 G11C
審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1336637
審判番号 不服2016-16231  
総通号数 219 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-03-30 
種別 拒絶査定不服の審決 
審判請求日 2016-10-31 
確定日 2018-02-09 
事件の表示 特願2015-555238「ワンタイムプログラマブル素子のエラー検出/訂正」拒絶査定不服審判事件〔平成26年 8月 7日国際公開、WO2014/120529、平成28年 3月22日国内公表、特表2016-508658、請求項の数(25)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由
第1 手続の経緯
本件審判請求に係る出願(以下,「本願」という。)は,2014年1月22日(パリ条約による優先権主張外国庁受理2013年1月29日(以下,「優先日」という。),米国)を国際出願日として出願したものであって,その手続の経緯は以下のとおりである。

平成27年 7月24日 :国内書面,翻訳文の提出
平成27年12月24日 :手続補正書の提出
平成28年 2月 1日付け :拒絶理由の通知
平成28年 7月 6日 :意見書,手続補正書の提出
平成28年 7月25日付け :拒絶査定
平成28年10月31日 :審判請求書,手続補正書の提出
平成28年11月25日 :前置報告
平成29年 3月 1日 :上申書の提出
平成29年 9月 8日付け :拒絶理由の通知(当審)
平成29年12月11日 :意見書,手続補正書の提出

第2 本願発明
本願請求項1-25に係る発明(以下,それぞれ「本願発明1」-「本願発明25」という。)は,平成29年12月11日付けの手続補正で補正された特許請求の範囲の請求項1-25に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。

「 【請求項1】
第1のワンタイムプログラマブル(OTP)素子と,
第2のOTP素子と,
前記第1のOTP素子からのデータの第1の表現を受信し前記第2のOTP素子からの前記データの第2の表現を受信するように結合された,エラー検出回路と,
マルチプレクサを含む出力回路であって,前記エラー検出回路の出力に応答して,前記データの前記第1の表現に基づくか,または前記第2のOTP素子からのデータの前記第2の表現に基づいて,OTP読出し結果を出力する,出力回路と
を備え,
前記エラー検出回路の前記出力が,前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグを含み,
前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて,前記出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力し,
前記第1のフラグがデアサートされて,前記第2のフラグがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第1の表現に基づいて前記OTP読出し結果を出力し,
前記第1のフラグがアサートされて,前記第2のフラグがデアサートされていることに基づいて,前記出力回路が,前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第2の表現に基づいて前記OTP読出し結果を出力し,
かつ,
前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する,回路。」

なお,本願発明2-25の概要は以下のとおりである。

本願発明2-9は,本願発明1を減縮した発明である。

本願発明10は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。また,本願発明11-15は,本願発明10を減縮した発明である。

本願発明16は,本願発明1に対応する「装置」の発明である。また,本願発明17-20は,本願発明16を減縮した発明である。

本願発明21は,本願発明1に対応する「コンピュータ可読記憶媒体」の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。また,本願発明22は,本願発明21を減縮した発明である。

本願発明23は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。また,本願発明24-25は,本願発明23を減縮した発明である。

第3 引用文献,引用発明等
1 引用文献1について
原査定の拒絶の理由に引用された引用文献1(特開平9-288619号公報)には,図面とともに次の事項が記載されている。

A 「【0001】
【発明の属する技術分野】この発明は,コンピュータシステムの主記憶装置の主として信頼性向上に関するものである。
…(中略)…
【0008】
【発明が解決しようとする課題】上記の従来技術は,訂正用のメモリセルの読み出しが通常使用のメモリセルのデータに2ビット以上のエラーが発生されたときに限られている。したがって,訂正用のメモリセルが通常使用のメモリセルよりも先に2ビット以上のエラーの状態になったときには訂正ができない。また,データの読み出し制御は通常のECC回路と1個のメモリセルを用いた主記憶制御と異なっており,専用の複雑な主記憶制御回路を製作しなければいけないという問題があった。
【0009】この発明は,このような問題を解決するためになされたもので,この発明は既存のECC回路を内蔵した主記憶制御装置を変更することなく流用し,二重化したメモリセルを等価に扱うことにより,一方のメモリセルで2ビット以上のエラーが検出されても他方のメモリセルを用いて処理が継続できる安価で信頼性の高い主記憶装置を提供すること目的とする。」

B 「【0037】
【発明の実施の形態】
実施の形態1.図1は,この発明の一実施形態を示す半導体メモリ装置の構成図である。図において,1・2はそれぞれ第1メモリセル・第2メモリセル,3・4はそれぞれメモリセル1・2の誤り検査を行うためのECC検査回路からなる誤り検査手段,5はECC検査回路の検査結果によりメモリセル1・2の出力を選択する選択器からなる選択手段,6はECC回路すなわち誤り訂正符号回路を内蔵した主記憶制御装置(以下,MCUという),7はメモリセルを制御するための制御線,8・9はそれぞれメモリセル1・2とECC検査回路3・4および選択器5とを結ぶデータバス,10は選択器と主記憶制御装置を結ぶデータバス,11・12はそれぞれECC検査回路3・4での結果を選択器5に伝達するための信号線,13はシステムバスである。」

C 「【0042】実施の形態2.図3は,この発明の実施の形態2における選択器の構成図である。図において,11aおよび12aはそれぞれECC検査回路3および4における検査結果においてノーエラーだったことを示す信号線,11bおよび12bはそれぞれECC検査回路3および4における検査結果において1ビットエラーだったことを示す信号線,11cおよび12cはそれぞれECC検査回路3および4における検査結果において2ビット以上エラーだったことを示す信号線,14?16はANDゲート,17は第2メモリセル出力データ有効信号,18は第2メモリセル出力データ有効信号17が1の場合に第2メモリセルからのデータを選択し,その他の場合には第1メモリセルからのデータを選択するセレクタである。ただし,第1ECC検査回路の検査結果の信号線11aおよび11cは反転してANDゲート14に入力され,第2ECC検査回路の検査結果の信号線12bおよび12cは反転してANDゲート15に入力される。その他の構成要素については図1と同一である。」

D 「【0050】実施の形態4.図5は,この発明の実施の形態4における選択器の構成図である。図において,第1ECC検査回路の検査結果の信号線11aおよび11cは反転してANDゲート14に入力され,第2ECC検査回路の検査結果の信号線12aおよび12cは反転してANDゲート15に入力される。また,ANDゲート14の出力は反転してANDゲート16に入力される。その他の構成要素については,図1および図3と同一である。
【0051】第1メモリセル1からの読み出しデータに1ビットエラーが含まれ,第2メモリセル2からの読み出しデータが正常である場合を例にとり,動作について説明する。第1メモリセル1から読み出されたデータは,第1ECC検査回路3で検査され,その結果は2ビット以上エラーなので,信号線11a・11b・11cには(0,1,0)が出力される。したがって,ANDゲート14の出力は1になる。第2メモリセル2から読み出されたデータは,第2ECC検査回路4で検査され,その結果はノーエラーなので,信号線12a・12b・12cには(1,0,0)が出力される。ANDゲート15の出力は1になる。よって,ANDゲート16の入力は(0,0)になるので,出力である第2メモリセル出力データ有効信号17に0が出力され,セレクタ3は第1メモリセルから1の読み出しデータを選択し,データバス10に出力する。
【0052】また,第1メモリセル1からの読み出しデータが正常であり,第2メモリセル2からの読み出しデータに1ビットエラーが含まれた場合は,信号線11a・11b・11cは(1,0,0),信号線12a・12b・12cは(0,1,0)になるので,ANDゲート14・15の出力はそれぞれ(0,1)になり,ANDゲート16の出力である第2メモリセル出力データ有効信号17は1になるため,セレクタ3は第2メモリセル2からの読み出しデータを選択する。
【0053】また,第1メモリセル1からの読み出しデータ,および第2メモリセル2からの読み出しデータの双方に1ビットエラーが含まれた場合は,信号線11a・11b・11cは(0,1,0),信号線12a・12b・12cは(0,1,0)になるので,ANDゲート14・15の出力はそれぞれ1になり,ANDゲート16の出力である第2メモリセル出力データ有効信号17は0になるため,セレクタ3は第1メモリセル1からの読み出しデータを選択する。
【0054】また,第1メモリセル1からの読み出しデータに2ビット以上のエラーが含まれており,第2メモリセル2からの読み出しデータに1ビットエラーが含まれた場合は,信号線11a・11b・11cは(0,0,1),信号線12a・12b・12cは(0,1,0)になるので,ANDゲート14・15の出力はそれぞれ(0,1)になり,ANDゲート16の出力である第2メモリセル出力データ有効信号17は1になるため,セレクタ3は第2メモリセル2からの読み出しデータを選択する。
【0055】また,第1メモリセル1からの読み出しデータに1ビットエラーが含まれており,第2メモリセル2からの読み出しデータに2ビット以上のエラーが含まれた場合は,信号線11a・11b・11cは(0,1,0),信号線12a・12b・12cは(0,0,1)になるので,ANDゲート14・15の出力はそれぞれ(1,0)になり,ANDゲート16の出力である第2メモリセル出力データ有効信号17は0になるため,セレクタ3は第1メモリセル1からの読み出しデータを選択する。
【0056】上記実施の形態の主記憶装置は,どちらかのデータが1ビットエラーであった場合,ECC検査回路の検査結果により1ビットエラーの読み出しデータを選択するので,ECC回路を内蔵したMCUで誤り訂正を行なうことが可能であり,読みだし要求を出したプロセッサに対して正常なデータを供給することが可能である。また,ECC回路を内蔵したMCUに1ビットエラーを自動訂正した場合,メモリへの書き戻しを行なう機能により,メモリセル内のエラーの訂正が可能になる。」

したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「第1のメモリセル(1)からの読み出しデータを受信する第1ECC検査回路(3)と,
第2のメモリセル(2)からの読み出しデータを受信する第2ECC検査回路(4)と,
前記第1ECC検査回路(3)と前記第2ECC検査回路(4)の検査結果に応答して,前記第1のメモリセル(1)からの読み出しデータに基づくか,または前記第2のメモリセル(2)からの読み出しデータに基づいて,メモリセルからの読み出しデータを選択し出力する選択器(5)とを備え,
前記第1ECC検査回路(3)および第2ECC検査回路(4)の前記検査結果の出力が,前記第1のメモリセル(1)からの読み出しデータにおいて,ノーエラーが検出されたかどうかを指示する信号線(11a)の出力信号,訂正可能な1ビットエラーが検出されたかどうかを指示する信号線(11b)の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線(11c)の出力信号,前記第2のメモリセル(2)からの読み出しデータにおいて,ノーエラーが検出されたかどうかを指示する信号線(12a)の出力信号,訂正可能な1ビットエラーが検出されたかどうかを指示する信号線(12b)の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線(12c)の出力信号を含み,
前記選択器(5)は,前記信号線(11b)の出力信号がアサートされて,前記信号線(12b)の出力信号がデアサートされているとき,または,前記信号線(11c)の出力信号がデアサートされて,前記信号線(12c)の出力信号がアサートされているときに,第1の値(”0”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第1のメモリセル(1)からの読み出しデータを選択し,
前記信号線(11b)の出力信号がデアサートされて,前記信号線(12b)の出力信号がアサートされているとき,または,前記信号線(11c)の出力信号がアサートされて,前記信号線(12c)の出力信号がデアサートされているときに,第2の値(”1”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第2のメモリセル(2)からの読み出しデータを選択する回路。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(国際公開第2012/018918号)の段落[0023]-[0025],図2には,「磁気トンネル接合OTP素子」(以下,「引用文献2技術」という。)が記載されていると認められる。

3 引用文献3について
原査定の拒絶の理由に引用された引用文献3(特開昭61-243549号公報)には,図面とともに次の事項が記載されている。

E 「〔実施例〕
以下,本発明の実施例を,図面により詳細に説明する。
第1図は,本発明の一実施例を示す誤り検出訂正機能付き記憶装置のブロック図である。
この実施例では,コンピュータシステムにおけるメモリ,あるいは電子交換機の主記憶装置に,本発明を適用し,記憶装置のブロックを2ブロック設けた場合を示す。第1図中,1-1,1-2はそれぞれ記憶装置(メモリ),2-1,2-2はエラーチェック符号付加回路,3-1,3-2はエラー検出訂正回路,4はバスインタフェース回路,5は出力制御回路である。
バスBUSを介して記憶装置1-1,1-2に送られてくるデータは,読み出し制御線RDをディスエーブルにし,バスインタフェース回路4を通過し,エラーチェック符号付加回路2-1,2-2で各々後に各記憶装置1-1,1-2からデータを読み出したときエラーチェックを行うために必要となるエラーチェック符号を付加し,アドレス線Aによって指定された各記憶装置1-1,1-2上の当該アドレスにデータを書き込む。データ読み出し時には,アドレス線Aによって指定された各記憶装置1-1,1-2のアドレスから各々データを読み出し,各エラー検出訂正回路3-1,3-2でエラーチェックおよび訂正を行い,訂正不可能な場合(すなわち,ECC回路では2ビット以上の誤りが発生した場合)には,各エラー発生検出信号E1,E2に従って,データ出力制御回路5により正しいデータの出力の選択,差し止めを行う。」(第3頁左下欄第3行-同頁右下欄第12行)

F 「第2図は,第1図におけるデータ出力制御回路の構成図である。
データ出力制御回路5は,例えば第2図に示すように,セレクタ18と論理回路からなる。通常,セレクタ18は,エラー発生検出信号E1により出力データとしてD1側を選択し,記憶装置1-1のエラー検出訂正回路3-1で訂正不可能なエラーが発生した場合には,セレクタ18は出力データをD2側に切換える。両記憶装置1-1,1-2がエラーを発生した場合には,データ出力を制止しエラー信号EBを送る。片側の記憶装置のみがエラーを発生した場合には,エラー信号ESを送り,セレクタ18から出力したデータDを読み出した記憶装置1-1,1-2の双方に再書き込みする。ただし,エラー信号ESを各ブロック対応に用意すれば,誤りを発生した記憶装置に個別に再書き込みを行うことも可能である。」(第3頁右下欄第13行-第4頁左上欄第10行)

したがって,上記引用文献3には,
「2つのメモリにおいて共に訂正不可能なエラーが検出されたときに,エラー信号EBを生成する」
旨の技術(以下,「引用文献3技術」という。)が記載されていると認められる。

第4 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 引用発明の「第1のメモリセル(1)」と「第2のメモリセル(2)」とは二重化されたメモリセルであり,引用発明の「メモリセル」と本願発明1の「ワンタイムプログラマブル(OTP)素子」とは,上位概念において“メモリセル”である点で共通することから,引用発明の「第1のメモリセル(1)」,「第2のメモリセル(2)」はそれぞれ,本願発明1の「第1のOTP素子」,「第2のOTP素子」に対応する。

イ 引用発明の「第1ECC検査回路(3)」は,「第1のメモリセル(1)からの読み出しデータを受信」し,「第2ECC検査回路(4)」は,「第2のメモリセル(2)からの読み出しデータを受信」し,「前記第1ECC検査回路(3)と前記第2ECC検査回路(4)の検査結果に応答して」,「メモリセルからの読み出しデータを選択し出力する」ことから,両者をあわせて“エラー検出回路”とみることができ,引用発明の「第1のメモリセル(1)からの読み出しデータ」は“第1のメモリセルからのデータの第1の表現”,「第2のメモリセル(2)からの読み出しデータ」は“第2のメモリセルからのデータの第2の表現”とみることができるから,引用発明と本願発明1とは,“第1のメモリセルからのデータの第1の表現を受信し前記第2のメモリセルからの前記データの第2の表現を受信するように結合された,エラー検出回路”を有する点で共通するといえる。

ウ 引用発明は,「前記第1ECC検査回路(3)と前記第2ECC検査回路(4)の検査結果に応答して,前記第1のメモリセル(1)からの読み出しデータに基づくか,または前記第2のメモリセル(2)からの読み出しデータに基づいて,メモリセルからの読み出しデータを選択し出力する」「選択器(5)」を備えるところ,上記イでの検討より,引用発明の「第1のメモリセル(1)からの読み出しデータ」は“第1のメモリセルからのデータの第1の表現”,「第2のメモリセル(2)からの読み出しデータ」は“第2のメモリセルからのデータの第2の表現”とみることができる。
また,引用発明の「選択器(5)」は,「メモリセルからの読み出しデータを選択し出力する」ことから,“出力回路”とみることができる。
そうすると,引用発明の「前記第1ECC検査回路(3)と前記第2ECC検査回路(4)の検査結果に応答して,前記第1のメモリセル(1)からの読み出しデータに基づくか,または前記第2のメモリセル(2)からの読み出しデータに基づいて,メモリセルからの読み出しデータを選択し出力する選択器(5)」と本願発明1の「マルチプレクサを含む出力回路であって,前記エラー検出回路の出力に応答して,前記データの前記第1の表現に基づくか,または前記第2のOTP素子からのデータの前記第2の表現に基づいて,OTP読出し結果を出力する,出力回路」とは,“出力回路であって,前記エラー検出回路の出力に応答して,前記データの前記第1の表現に基づくか,または前記第2のメモリセルからのデータの前記第2の表現に基づいて,メモリ読出し結果を出力する,出力回路”である点で共通するといえる。

エ 引用発明では,「前記第1ECC検査回路(3)および第2ECC検査回路(4)の前記検査結果の出力が,前記第1のメモリセル(1)からの読み出しデータにおいて,…(中略)…訂正不可能なエラーが検出されたかどうかを指示する信号線(11c)の出力信号」,「前記第2のメモリセル(2)からの読み出しデータにおいて,…(中略)…訂正不可能なエラーが検出されたかどうかを指示する信号線(12c)の出力信号を含」むところ,本願発明1の「第1のフラグ」は「エラー検出回路の前記出力が,前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する」ものであり,「第2のフラグ」は「前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する」ものであるから,引用発明の「信号線(11c)の出力信号」,「信号線(12c)の出力信号」はそれぞれ,本願発明1の「第1のフラグ」,「第2のフラグ」に相当するといえる。
そうすると,引用発明の「前記第1ECC検査回路(3)および第2ECC検査回路(4)の前記検査結果の出力が,前記第1のメモリセル(1)からの読み出しデータにおいて,ノーエラーが検出されたかどうかを指示する信号線(11a)の出力信号,訂正可能な1ビットエラーが検出されたかどうかを指示する信号線(11b)の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線(11c)の出力信号,前記第2のメモリセル(2)からの読み出しデータにおいて,ノーエラーが検出されたかどうかを指示する信号線(12a)の出力信号,訂正可能な1ビットエラーが検出されたかどうかを指示する信号線(12b)の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線(12c)の出力信号を含」むことと,
本願発明1の「前記エラー検出回路の前記出力が,前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグを含」むこととは,後記する点で相違するものの,
“前記エラー検出回路の前記出力が,前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグを少なくとも含”む点で共通しているといえる。

オ 引用発明では,「選択器(5)は,前記信号線(11b)の出力信号がアサートされて,前記信号線(12b)の出力信号がデアサートされているとき」,「第1の値(”0”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第1のメモリセル(1)からの読み出しデータを選択し」,「前記信号線(11b)の出力信号がデアサートされて,前記信号線(12b)の出力信号がアサートされているとき」,「第2の値(”1”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第2のメモリセル(2)からの読み出しデータを選択する」ところ,「信号線(11b)の出力信号がアサートされ」るとき,あるいは,「信号線(12b)の出力信号がアサートされ」るときは,訂正可能な1ビットエラーが検出されたときであるから,訂正不可能なエラーが検出されたかどうかを指示する「信号線(11c)の出力信号」および「信号線(12c)の出力信号」はデアサートされるときであることは明らかである。
すなわち,引用発明では,「信号線(11c)の出力信号」および「信号線(12c)の出力信号」がデアサートされるときには,「第1の値(”0”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第1のメモリセル(1)からの読み出しデータを選択し」,または,「第2の値(”1”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第2のメモリセル(2)からの読み出しデータを選択する」ことが読み取れ,上記ウ,エでの検討より,引用発明の「信号線(11c)の出力信号」,「信号線(12c)の出力信号」はそれぞれ,本願発明1の「第1のフラグ」,「第2のフラグ」に相当し,引用発明の「選択器(5)」は“出力回路”とみることができるから,引用発明は,
“第1のフラグと第2のフラグとがデアサートされていることに基づいて,出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,前記出力回路が,データの第1の表現又はデータの第2の表現に基づいてメモリ読出し結果を出力”するといえる。
そうすると,引用発明の「選択器(5)は,前記信号線(11b)の出力信号がアサートされて,前記信号線(12b)の出力信号がデアサートされているとき」,「第1の値(”0”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第1のメモリセル(1)からの読み出しデータを選択し」,「前記信号線(11b)の出力信号がデアサートされて,前記信号線(12b)の出力信号がアサートされているとき」,「第2の値(”1”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第2のメモリセル(2)からの読み出しデータを選択する」ことと,
本願発明1の「前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて,前記出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力」することとは,後記する点で相違するものの,
“前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて,前記出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,前記出力回路が,前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記メモリ読出し結果を出力”することである点で共通しているといえる。

カ 引用発明では,「選択器(5)は」,「前記信号線(11c)の出力信号がデアサートされて,前記信号線(12c)の出力信号がアサートされているときに,第1の値(”0”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第1のメモリセル(1)からの読み出しデータを選択」するところ,上記イでの検討より,引用発明の「第1のメモリセル(1)からの読み出しデータ」は“第1のメモリセルからのデータの第1の表現”とみることができ,また,上記ウ,エでの検討より,引用発明の「信号線(11c)の出力信号」,「信号線(12c)の出力信号」はそれぞれ,本願発明1の「第1のフラグ」,「第2のフラグ」に相当し,引用発明の「選択器(5)」は“出力回路”とみることができるから,引用発明は,
“第1のフラグがデアサートされて,第2のフラグがアサートされていることに基づいて,第1の値を有する第1の選択信号を生成するとき,出力回路が,データの第1の表現に基づいてメモリ読出し結果を出力”するといえる。
そうすると,引用発明の「選択器(5)は」,「前記信号線(11c)の出力信号がデアサートされて,前記信号線(12c)の出力信号がアサートされているときに,第1の値(”0”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第1のメモリセル(1)からの読み出しデータを選択」することと,
本願発明1の「前記第1のフラグがデアサートされて,前記第2のフラグがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第1の表現に基づいて前記OTP読出し結果を出力」することとは,後記する点で相違するものの,
“前記第1のフラグがデアサートされて,前記第2のフラグがアサートされていることに基づいて,前記第1の値を有する前記第1の選択信号を生成するとき,前記出力回路が,前記データの前記第1の表現に基づいて前記メモリ読出し結果を出力”することである点で共通しているといえる。

キ 引用発明では,「選択器(5)は」,「前記信号線(11c)の出力信号がアサートされて,前記信号線(12c)の出力信号がデアサートされているときに,第2の値(”1”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第2のメモリセル(2)からの読み出しデータを選択する」ところ,上記イでの検討より,引用発明の「第2のメモリセル(2)からの読み出しデータ」は“第2のメモリセルからのデータの第2の表現”とみることができ,また,上記ウ,エでの検討より,引用発明の「信号線(11c)の出力信号」,「信号線(12c)の出力信号」はそれぞれ,本願発明1の「第1のフラグ」,「第2のフラグ」に相当し,引用発明の「選択器(5)」は“出力回路”とみることができるから,引用発明は,
“前記第1のフラグがアサートされて,前記第2のフラグがデアサートされていることに基づいて,前記第2の値を有する前記第2の選択信号を生成するとき,前記出力回路が,前記データの前記第2の表現に基づいて前記メモリ読出し結果を出力する”といえる。
そうすると,引用発明の「選択器(5)は」,「前記信号線(11c)の出力信号がアサートされて,前記信号線(12c)の出力信号がデアサートされているときに,第2の値(”1”)を有する選択信号(第2メモリセル出力データ有効信号17)を生成して前記第2のメモリセル(2)からの読み出しデータを選択する」ことと,
本願発明1の「前記第1のフラグがアサートされて,前記第2のフラグがデアサートされていることに基づいて,前記出力回路が,前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第2の表現に基づいて前記OTP読出し結果を出力」することとは,後記する点で相違するものの,
“前記第1のフラグがアサートされて,前記第2のフラグがデアサートされていることに基づいて,前記第2の値を有する前記第2の選択信号を生成するとき,前記出力回路が,前記データの前記第2の表現に基づいて前記メモリ読出し結果を出力する”ことである点で共通しているといえる。

したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「 第1のメモリセルと,
第2のメモリセルと,
前記第1のメモリセルからのデータの第1の表現を受信し前記第2のメモリセルからの前記データの第2の表現を受信するように結合された,エラー検出回路と,
出力回路であって,前記エラー検出回路の出力に応答して,前記データの前記第1の表現に基づくか,または前記第2のメモリセルからのデータの前記第2の表現に基づいて,メモリ読出し結果を出力する,出力回路と
を備え,
前記エラー検出回路の前記出力が,前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグを少なくとも含み,
前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて,前記出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,前記出力回路が,前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記メモリ読出し結果を出力し,
前記第1のフラグがデアサートされて,前記第2のフラグがアサートされていることに基づいて,前記第1の値を有する前記第1の選択信号を生成するとき,前記出力回路が,前記データの前記第1の表現に基づいて前記メモリ読出し結果を出力し,
前記第1のフラグがアサートされて,前記第2のフラグがデアサートされていることに基づいて,前記第2の値を有する前記第2の選択信号を生成するとき,前記出力回路が,前記データの前記第2の表現に基づいて前記メモリ読出し結果を出力する,
回路。」

(相違点)
(相違点1)
本願発明1では,メモリが「第1のワンタイムプログラマブル(OTP)素子」と,「第2のOTP素子」とにより構成されているのに対して,引用発明では,メモリが「第1のメモリセル」と,「第2のメモリセル」とにより構成されている点。

(相違点2)
エラー検出回路に関し,本願発明1の「エラー検出回路」が「第1のOTP素子からのデータの第1の表現を受信し前記第2のOTP素子からの前記データの第2の表現を受信するように結合され」ているのに対して,引用発明は,エラー検出回路が「第1のメモリセル(1)からの読み出しデータを受信する第1ECC検査回路(3)」と,「第2のメモリセル(2)からの読み出しデータを受信する第2ECC検査回路(4)」の2つの検査回路から構成される点。

(相違点3)
出力回路に関し,本願発明1の「出力回路」は「マルチプレクサ」を含むのに対して,引用発明の出力回路(選択器(5))は,「マルチプレクサ」を含むかどうか言及されていない点。

(相違点4)
本願発明1では,「エラー検出回路の前記出力が,前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグ」のみを含むのに対して,
引用発明では,「第1ECC検査回路(3)および第2ECC検査回路(4)の前記検査結果の出力」が,「前記第1のメモリセル(1)からの読み出しデータにおいて」,第1のフラグ(訂正不可能なエラーが検出されたかどうかを指示する信号線(11c)の出力信号)の他に,「ノーエラーが検出されたかどうかを指示する信号線(11a)の出力信号,訂正可能な1ビットエラーが検出されたかどうかを指示する信号線(11b)の出力信号」を含み,「前記第2のメモリセル(2)からの読み出しデータにおいて」,第2のフラグ(訂正不可能なエラーが検出されたかどうかを指示する信号線(12c)の出力信号)の他に,「ノーエラーが検出されたかどうかを指示する信号線(12a)の出力信号,訂正可能な1ビットエラーが検出されたかどうかを指示する信号線(12b)の出力信号」を含む点。

(相違点5)
本願発明1では,「前記マルチプレクサが,前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力」するのに対して,引用発明では,「選択器(5)」において,「マルチプレクサ」が「第1のメモリセル(1)からの読み出しデータ」または「第2のメモリセル(2)からの読み出しデータ」を選択することは言及されていない点。

(相違点6)
本願発明1では,「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」のに対して,引用発明では,第1のフラグ(信号線(11c)の出力信号)がアサートされて,かつ第2のフラグ(信号線(12c)の出力信号)がアサートされているときの出力回路のメモリ読出し結果出力についての言及がなく,また,そのときに「エラー信号」を出力することについても言及されていない点。

(2)相違点についての判断
ア 相違点6について
事案に鑑みて,上記相違点6を先に検討すると,引用発明では,「選択器(5)」は,信号線(11a,11b,11c,12a,12b,12c)の出力信号に応じて,第1の値(”0”)を有する選択信号(17)を生成して第1のメモリセル(1)からの読み出しデータ,または第2の値(”1”)を有する選択信号(17)を生成して第2のメモリセル(2)からの読み出しデータのいずれかを選択するよう動作すると認められる。
また,引用発明では,第1のフラグ(信号線(11c)の出力信号)がアサートされて,かつ第2のフラグ(信号線(12c)の出力信号)がアサートされているときの出力回路のメモリ読出し結果出力についての言及がなく,メモリ読出し結果の出力をしないエラー検出についても言及がないことから,「選択器(5)」は,第1のメモリセル(1)からの読み出しデータ,または第2のメモリセル(2)からの読み出しデータのいずれかを選択するよう動作すると解され,いずれの読み出しデータも選択せず,エラー信号を出力すること,本願発明1のように「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと(以下,「相違点6に係る本願発明1の構成」という。)を想起する動機があったとはいえない。
そして,引用文献2記載技術のような「磁気トンネル接合OTP素子」や,引用文献3記載技術のような,「2つのメモリにおいて共に訂正不可能なエラーが検出されたときに,エラー信号EBを生成する」旨の技術が本願の優先日前に当該技術分野の周知技術であったとしても,相違点6に係る本願発明1の構成が周知技術であったとまではいえない。
そうすると,引用発明において,第1のフラグと第2のフラグとがアサートされていることに基づいて,出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,マルチプレクサが,OTP読出し結果として,訂正不可能なエラーが検出されたデータの第1の表現又はデータの第2の表現のいずれも伴わないエラー信号を出力すること,すなわち,上記相違点6に係る構成とすることは,当業者が適宜なし得たものであるとすることはできない。

イ まとめ
上記相違点1-5について判断するまでもなく,本願発明1は,当業者であっても,引用発明及び引用文献2,3技術に基づいて容易に発明できたものとはいえない。

2 本願発明2-9について
本願発明2-9は,本願発明1を減縮した発明であり,本願発明1の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと,と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2,3記載技術に基づいて容易に発明できたものとはいえない。

3 本願発明10-15について
本願発明10は,本願発明1に対応する方法の発明であり,本願発明11-15は,本願発明10を減縮した発明であり,本願発明1の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと,と対応する構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2,3記載技術に基づいて容易に発明できたものとはいえない。

4 本願発明16-20について
本願発明16は,本願発明1に対応する「装置」の発明であり,本願発明17-20は,本願発明16を減縮した発明であり,本願発明1の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと,と対応する構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2,3記載技術に基づいて容易に発明できたものとはいえない。

5 本願発明21-22について
本願発明21は,本願発明1に対応する「コンピュータ可読記憶媒体」の発明であり,本願発明22は,本願発明21を減縮した発明であり,本願発明1の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと,と対応する構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2,3記載技術に基づいて容易に発明できたものとはいえない。

6 本願発明23-25について
本願発明23は,本願発明1に対応する方法の発明であり,本願発明24-25は,本願発明23を減縮した発明であり,本願発明1の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと,と対応する構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2,3記載技術に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,請求項1-27について上記引用文献1及び引用文献2,3に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,平成29年12月11日付け手続補正により補正された請求項1,請求項10,16,21,23は,それぞれ「第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」という事項,前記事項に対応する構成を有するものとなっており,上記のとおり,本願発明1-25は,上記引用文献1及び引用文献2,3に記載された発明に基づいて,当業者が容易に発明できたものではない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
1 特許法第36条第6項第2号について
(1)当審では,請求項1-27の「前記出力回路が,」 「前記第1のフラグと前記第2のフラグとがデアサートされているときに,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成し,」が特定する事項が不明確であるとの拒絶の理由を通知しているが,平成29年12月11日付けの手続補正により,「前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて,前記出力回路が,第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき,前記マルチプレクサが,前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力し,」と補正された結果,この拒絶の理由は解消した。

(2)当審では,請求項1-27の「前記出力回路が,」「前記第1のフラグと前記第2のフラグとがアサートされているときに,前記第1の選択信号又は前記第2の選択信号を生成し」,「前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記第1の選択信号又は前記第2の選択信号が生成されるとき,前記OTP読出し結果としてエラー信号を出力する」が特定する事項が不明確であるとの拒絶の理由を通知しているが,平成29年12月11日付けの手続補正により,「前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する,」と補正された結果,この拒絶の理由は解消した。

(3)当審では,請求項1-27の「出力回路」が「マルチプレクサ」を含むか否か,「OTP読出し結果」の出力が「マルチプレクサ」によりなされるか否か不明確であるとの拒絶の理由を通知しているが,平成29年12月11日付けの手続補正により,「マルチプレクサ」を特定する補正がなされた結果,この拒絶の理由は解消した。

2 特許法第36条第4項第1号について
当審では,請求項1-27の「OTP読出し結果」として出力される「エラー信号」について,どのように「第1の選択信号又は前記第2の選択信号」を生成し,生成された「第1の選択信号又は前記第2の選択信号」に基づいて如何にして「エラー信号」を出力できるのか,この出願の発明の詳細な説明は,当業者が請求項1-27に係る発明を実施することができる程度に明確かつ十分に記載されたものでないとの拒絶の理由を通知しているが,平成29年12月11日付けの手続補正により,「前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて,前記出力回路が,前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき,前記マルチプレクサが,前記OTP読出し結果として,前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する,」と補正された結果,この拒絶の理由は解消した。

第7 むすび
以上のとおり,本願発明1-25は,当業者が引用発明及び引用文献2,3記載技術に基づいて容易に発明をすることができたものではない。したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2018-01-29 
出願番号 特願2015-555238(P2015-555238)
審決分類 P 1 8・ 121- WY (G11C)
P 1 8・ 537- WY (G11C)
P 1 8・ 536- WY (G11C)
最終処分 成立  
前審関与審査官 後藤 彰  
特許庁審判長 高木 進
特許庁審判官 辻本 泰隆
須田 勝巳
発明の名称 ワンタイムプログラマブル素子のエラー検出/訂正  
代理人 村山 靖彦  
代理人 黒田 晋平  

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